KR20070069914A - 반도체 소자의 미세 패턴 형성 방법 - Google Patents

반도체 소자의 미세 패턴 형성 방법 Download PDF

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Abstract

본 발명은 현재의 포토리소그래피 장비를 그대로 사용하면서도 40㎚ 이하의 라인 선폭을 갖는 반도체 소자의 미세 패턴 형성 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 미세 패턴 형성 방법은 반도체 기판 상부에 식각대상층을 형성하는 단계; 상기 식각대상층 상에 하드마스크 물질막을 형성하는 단계; 상기 하드마스크 물질막의 소정 영역 상부에 일정 간격 이격된 제1하드마스크 패턴을 형성하는 단계; 상기 제1하드마스크 패턴 측벽에 스페이서를 형성하는 단계; 상기 제1하드마스크 패턴을 제거하는 단계; 상기 스페이서를 베리어로 상기 하드마스크용 물질막을 식각하여 제2하드마스크 패턴을 형성하는 단계; 및 상기 제2하드마스크를 식각 베리어로 상기 식각대상층을 식각하여 식각대상층패턴을 형성하는 단계 를 포함하며, 이에 따라 본 발명은 마스크 장비의 한계에도 불구하고, SiON 스페이서와 비정질 카본을 이용하여 40㎚ 이하의 미세 패턴을 형성할 수 있다.
미세 패턴, SiON막, 비정질 카본(Amorphous Carbon), 스페이서

Description

반도체 소자의 미세 패턴 형성 방법{METHOD FOR FORMING FINE PATTERN IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1l은 본 발명의 일실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판
12 : 플로팅 게이트용 제1폴리실리콘막
13 : 플로팅 게이트용 제2폴리실리콘막
14 ; 유전체막 15 : 컨트롤 게이트용 폴리실리콘막
16 : 실리사이드 17 : 게이트 하드마스크 질화막
18 : 제1비정질 카본 19 : 제1SiON막
20 : 하드마스크용 폴리실리콘막
21 : 제2비정질 카본 22 : 제2SiON막
23 : OBARC 24 : 포토레지스트 패턴
25 : 스페이서용 물질막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 40㎚ 이하의 게이트 패턴을 갖는 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
반도체 소자의 미세 패턴을 향한 기술은 차세대 디바이스의 고집적화를 위해서 반드시 필요한 기술이다. 그러나, 현 마스크 장비의 한계로 인해 50㎚ 이하의 패터닝은 상당히 어려운 실정이다. 이러한 상황을 해결하기 위해 타공정과의 협동으로 미세 패턴을 만들 수 있는 기술이 필요한 시점이다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 현재의 포토리소그래피 장비를 그대로 사용하면서도 40㎚ 이하의 라인 선폭을 갖는 반도체 소자의 미세 패턴 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 미세 패턴 형성 방법은 반도체 기판 상부에 식각대상층을 형성하는 단계, 상기 식각대상층 상에 하드마스크 물질막을 형성하는 단계, 상기 하드마스크 물질막의 소정 영역 상부에 일정 간격 이격된 제1하드마스크 패턴을 형성하는 단계, 상기 제1하드마스크 패턴 측벽에 스페이서를 형성하는 단계, 상기 제1하드마스크 패턴을 제거하는 단계, 상기 스페이서를 베리어로 상기 하드마스크용 물질막을 식각하여 제2하드마스크 패턴을 형성하는 단계, 및 상기 제2하드마스크를 식각 베리어로 상기 식각대상층을 식각하여 식각대상층패턴을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1l은 본 발명의 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상부에 플로팅 게이트용 제1폴리실리콘막(12), 플로팅 게이트용 제2폴리실리콘막(13), 유전체막(14), 컨트롤 게이트용 폴리실리콘막(15), 실리사이드(16), 및 게이트 하드마스크 질화막(17)이 차례로 적층된 식각대상층을 형성한다.
이어서, 게이트 하드마스크 질화막(17) 상에 1500∼2500Å 두께의 제1비정질 카본(18), 200∼400Å 두께의 제11SiON막(19), 200∼400Å 두께의 하드마스크용 폴리실리콘막(20), 1000∼1500Å 두께의 제2비정질 카본(21), 200∼400Å 두께의 제2SiON막(22) 및 200∼300Å 두께의 반사방지막(23)용 OBARC(Organic Bottom Anti Reflective Coating)를 차례로 형성한다.
다음으로, 반사방지막(23) 상에 포토레지스트를 도포하고 포토마스크를 사용 하는 노광 및 현상 공정을 진행하여 1800Å 두께의 포토레지스트 패턴(24)을 형성한다.
이 때, 게이트 하드마스크 질화막(17)은 2000∼3000Å의 두께로 형성하며, 후속 자기정렬콘택(Self Align Contact;SAC) 공정을 위해 적용한다.
한편, 포토레지스트 패턴으로 패터닝하려는 게이트 라인과 간격의 피치(P1)를 140∼150㎚로 하되, 라인을 55∼65㎚, 간격을 75∼85㎚로 갖는다.
도 1b에 도시된 바와 같이, 포토레지스트 패턴(24)을 사용하여 OBARC(23)과 제2SiON막(22)을 차례로 패터닝한다. 이 때 포토레지스트 패턴(24)의 일부 두께가 손실되어 포토레지스트 패턴(24a)을 유지한다. 한편, OBARC(23) 및 제2SiON막(22)은 식각된 OBARC(23a)와 제2SiON막(22a)으로 나타낸다.
도 1c에 도시된 바와 같이, 포토레지스트 패턴(24a), OBARC(23a) 및 제2SiON막(22a)을 하드마스크로 제2비정질 카본(21)을 식각하여 제2비정질 카본 하드마스크(21a)를 형성한다. 제2비정질 카본(21) 식각시 포토레지스트 패턴 및 OBARC는 식각시 모두 손실되어 제2비정질 카본 하드마스크(21a) 상에는 제2SiON막(22a)만이 잔류한다.
도 1d에 도시된 바와 같이, 상부에 제2SiON막(22a)을 갖는 제2비정질 카본 하드마스크(21a) 및 하드마스크용 폴리실리콘막(20)의 표면을 따라 스페이서용 물질막(25)을 증착한다. 하드마스크용 폴리실리콘막(20)은 스페이서용 물질막(25) 식각시 식각 정지(Etch Stop) 및 후속 제2비정질 카본 하드마스크(21a) 스트립시 하부의 제1비정질 카본(18)의 펀치 방지의 역할을 한다. 한편, 스페이서용 물질막 (25)은 SiON막을 사용하며, 250∼350Å의 두께로 형성한다.
도 1e에 도시된 바와 같이, 스페이서용 물질막(25)을 스페이서 식각하여 제2비정질 카본 하드마스크(25a) 측벽에 SiON 스페이서(25a)를 형성한다. 스페이서 식각(Spacer Etch)은 습식, 건식 식각 또는 에치 백(Etch Back)으로 진행한다. 한편, 스페이서 식각시 제2비정질 카본 하드마스크 상부에 잔류하던 제2SiON막(22a)은 모두 식각된다.
도 1f에 도시된 바와 같이, SiON 스페이서(25a) 형성 후 O2 플라즈마를 사용하는 스트립(Strip) 공정을 실시하여 제2비정질 카본 하드마스크(25a)를 제거한다. 스트립 공정을 실시하여 SiON 스페이서(25a)만 패턴으로 남아, 하부 막의 식각 베리어가 된다.
도 1g에 도시된 바와 같이, SiON 스페이서(25a)를 식각 베리어로 하여 하드마스크용 폴리실리콘막(20)을 식각한다. SiON 스페이서(25a)로 하부 막을 식각할 때, 피치(P2)를 70∼80㎚로 하되, 라인을 30∼40㎚, 간격을 30∼40㎚로 갖도록 한다. 도 1a에서 포토레지스트 패턴에 따른 피치(P1)에 비해 전체 피치가 감소한 것을 알 수 있다.
이는, 제1비정질 카본 하드마스크를 사용하여 하부 막을 식각한 것이 아니라, 제1비정질 카본 하드마스크는 스트립하고, 그 측벽에 형성된 SiON 스페이서(25a)를 베리어로 하부 막을 식각하기 때문에, 그 피치는 SiON 스페이서(25a)와 SiON 스페이서(25a) 간의 거리가 되기 때문에 피치 값은 현저히 줄어드는 것이다. 이하, 식각된 SiON 스페이서는(25b)로 나타내고, 하드마스크용 폴리실리콘막(20)은 폴리실리콘막 하드마스크(20a)라고 나타낸다.
도 1h에 도시된 바와 같이, SiON 스페이서(25b)와 폴리실리콘막 하드마스크(20a)를 사용하여 제1SiON막(19)을 식각한다. 제1SiON막(19) 식각시 폴리실리콘막 하드마스크(20a) 상의 SiON 스페이서(25b)는 모두 식각된다. 이하 식각된 제1SiON막(19)을 제1SiON막(19a)으로 나타낸다.
도 1i에 도시된 바와 같이, 폴리실리콘막 하드마스크(20a)와 제1SiON막(19a)을 사용하여 제1비정질 카본(18)을 식각하여 제1비정질 카본 하드마스크(18a)를 형성한다. 제1비정질 카본(18) 식각시 제1SiON막(19a) 상의 폴리실리콘막 하드마스크(20a)는 모두 식각된다.
도 1j에 도시된 바와 같이, 제1SiON막(19a)과 제1비정질 카본 하드마스크(18a)를 사용하여 게이트 하드마스크 질화막(17)을 식각하여 게이트 하드마스크(17a)를 형성한다. 게이트 하드마스크 질화막(17) 식각시, 제1비정질 카본 하드마스크(18a) 상부의 제1SiON막(19a)은 모두 식각되며, 제1비정질 카본 하드마스크(18a)도 소정 두께가 식각된다.
도 1k에 도시된 바와 같이, 제1비정질 카본 하드마스크(18a)와 게이트 하드마스크(17a)를 사용하여 실리사이드(16), 컨트롤 게이트용 폴리실리콘막(15), 유전체막(14), 플로팅 게이트용 제2폴리실리콘막(13) 및 플로팅 게이트용 제1폴리실리콘막(12)을 차례로 식각한다. 제1비정질 카본 하드마스크는 하부 막들과 식각 선택비의 충분한 마진을 주면서 식각한다. 이하, 식각된 실리사이드를 실리사이드 (16a), 컨트롤 게이트(15a), 유전체막(14a), 플로팅 게이트용 제2폴리실리콘막(13a) 및 플로팅 게이트용 제1폴리실리콘막(12a)으로 나타낸다.
도 1l에 도시된 바와 같이, 식각대상층 식각 후, 제1비정질 카본 하드마스크(18a)는 모두 식각된다.
본 발명은, 종래의 사용하였던 포토리소그래피 장비를 그대로 이용하면서, 하드마스크 패턴의 스페이서를 식각 베리어로 이용하여, 포토리소그래피의 한계를 극복하면서 미세 패턴을 형성할 수 있다.
상술한 바와 같이, 본 발명은 하드마스크용 비정질 카본 패턴 측벽에 SiON막을 사용한 스페이서를 형성하고, 비정질 카본 패턴은 제거한 후에 스페이서를 마스크로 사용하여 줄어든 피치, 즉 스페이서 폭이 라인(Line) 선폭이 되고, 이웃하는 스페이서 간의 거리가 간격(Space)이 되므로 피치를 줄여 40㎚ 이하의 미세 패턴을 형성할 수 있다.
따라서, 본 발명은 현재의 포토리소그래피 기술을 이용하면서 해상도 이상의 초미세 패턴을 형성할 수 있으므로 고집적 반도체 소자의 제조에 매우 유리하게 적용할수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 마스크 장비의 한계에도 불구하고, SiON 스페이서와 비정질 카본을 이용하여 40㎚ 이하의 미세 패턴을 형성할 수 있다.

Claims (20)

  1. 반도체 기판 상부에 식각대상층을 형성하는 단계;
    상기 식각대상층 상에 하드마스크 물질막을 형성하는 단계;
    상기 하드마스크 물질막의 소정 영역 상부에 일정 간격 이격된 제1하드마스크 패턴을 형성하는 단계;
    상기 제1하드마스크 패턴 측벽에 스페이서를 형성하는 단계;
    상기 제1하드마스크 패턴을 제거하는 단계;
    상기 스페이서를 베리어로 상기 하드마스크용 물질막을 식각하여 제2하드마스크 패턴을 형성하는 단계; 및
    상기 제2하드마스크를 식각 베리어로 상기 식각대상층을 식각하여 식각대상층패턴을 형성하는 단계
    를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 제1하드마스크 패턴을 형성하는 단계는,
    상기 하드마스크 물질막 상에 반사방지막 및 제1하드마스크 물질막을 차례로 형성하는 단계;
    상기 반사방지막 상에 포토레지스트를 도포하는 단계;
    상기 포토레지스트를 포토마스크를 사용하여 노광 및 현상 공정을 진행하여 상기 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 사용하여 상기 반사방지막을 차례로 식각하는 단계;
    상기 포토레지스트 패턴 및 상기 반사방지막으로 상기 제1하드마스크 물질막을 식각하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  3. 제2항에 있어서,
    상기 포토레지스트 도포 전에, 상기 제1하드마스크 물질막 상에 OBARC를 도포하는 반도체 소자의 미세 패턴 형성 방법.
  4. 제2항 또는 제3항에 있어서,
    상기 반사방지막은 SiON막을 사용하는 반도체 소자의 미세 패턴 형성 방법.
  5. 제4항에 있어서,
    상기 반사방지막은, 200∼400Å 두께로 형성하는 반도체 소자의 미세 패턴 형성 방법.
  6. 제3항에 있어서,
    상기 OBARC는, 200∼300Å의 두께로 형성하는 반도체 소자의 미세 패턴 형성 방법.
  7. 제2항에 있어서,
    상기 제1하드마스크 물질막은, 1000∼1500Å의 두께로 형성하는 반도체 소자의 미세 패턴 형성 방법.
  8. 제2항에 있어서,
    상기 포토레지스트 패턴은, 1800Å의 두께로 형성하는 반도체 소자의 미세 패턴 형성 방법.
  9. 제1항 또는 제2항에 있어서,
    상기 제1하드마스크 패턴은, 피치를 140∼150㎚로 하되, 라인을 55∼65㎚, 간격을 75∼85㎚로 갖는 반도체 소자의 미세 패턴 형성 방법.
  10. 제1항에 있어서,
    상기 제1하드마스크 패턴은,
    하부에 200∼400Å 두께의 폴리실리콘막을 포함하는 반도체 소자의 미세 패턴 형성 방법.
  11. 제1항에 있어서,
    상기 제1하드마스크 패턴 측벽에 스페이서를 형성하는 단계는,
    상기 제1하드마스크 및 상기 하드마스크 물질막의 표면을 따라 스페이서용 물질막을 형성하는 단계; 및
    건식 또는 습식 식각으로 상기 스페이서용 물질막을 식각하는 단계
    를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  12. 제11항에 있어서,
    상기 스페이서용 물질막은 250∼350Å 두께의 SiON막을 사용하는 반도체 소자의 미세 패턴 형성 방법.
  13. 제1항에 있어서,
    상기 제1하드마스크 패턴을 제거하는 단계는,
    산소 플라즈마를 사용하는 스트립 공정으로 제거하는 반도체 소자의 미세 패턴 형성 방법.
  14. 제1항에 있어서,
    상기 하드마스크용 물질막은 1500∼2500Å의 두께로 형성하는 반도체 소자의 미세 패턴 형성 방법.
  15. 제1항에 있어서,
    상기 제2하드마스크 패턴은, 피치를 70∼80㎚로 하되, 라인을 30∼40㎚, 간격을 30∼40㎚로 갖는 반도체 소자의 미세 패턴 형성 방법.
  16. 제15항에 있어서,
    상기 제2하드마스크 패턴은,
    상기 제2하드마스크 패턴 상에 반사방지용 SiON막을 포함하는 반도체 소자의 미세 패턴 형성 방법.
  17. 제16항에 있어서,
    상기 반사방지용 SiON막은 200∼400Å 두께로 형성하는 반도체 소자의 미세 패턴 형성 방법.
  18. 제1항에 있어서,
    상기 제1하드마스크 패턴 및 상기 제2하드마스크 패턴은,
    비정질 카본을 사용하는 반도체 소자의 미세 패턴 형성 방법.
  19. 제1항에 있어서,
    상기 식각대상층패턴을 형성한 후,
    상기 제2하드마스크 패턴은 모두 식각되는 반도체 소자의 미세 패턴 형성 방법.
  20. 제1항에 있어서,
    상기 식각대상층패턴은,
    게이트 패턴, 콘택홀 또는 금속 배선인 반도체 소자의 미세 패턴 형성 방법.
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