KR20080099995A - 플래시 메모리 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 제1 식각 공정으로 제1 하드마스크 패턴을 형성하고, 제1 하드 마스크 측벽에 스페이서를 형성한 후 스페이서 사이에 제2 하드 마스크 패턴을 형성함으로써, 노광 장비 해상력 이하의 피치를 갖는 하드 마스크 패턴을 이용하여 게이트 패턴을 형성할 수 있는 플래시 메모리 소자의 제조 방법을 제공하는 데 있다.
게이트, 하드 마스크, 이중 패턴

Description

플래시 메모리 소자의 제조 방법{Method for manufacturing of flash memory device}
도 1 내지 도 6은 본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 절연막
102 : 플로팅 게이트용 도전막 103 : 유전체막
104 : 콘트롤 게이트용 도전막 105 : 금속 게이트층
106 : 제1 절연막 107 : 제2 절연막
108 : 포토 레지스트 패턴 109 : 스페이서
110 : 제3 절연막
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 미세한 게 이트 패턴을 형성하기 위한 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 플래시 메모리 소자의 게이트는 반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 금속 게이트층을 적층하여 형성한 후, 이를 하드 마스크 패턴을 이용한 식각 공정으로 순차적으로 식각하에 다수의 메모리 셀 게이트 패턴과 선택 트랜지스터 게이트 패턴을 동시에 형성한다.
반도체 장치가 고집적화되면서 일정한 셀(Cell) 면적 상에 고밀도로 반도체 소자들을 형성하여야 하며, 이로 인하여 메모리 셀 게이트의 크기 또한 점차 작아지고 있다. 이로 인하여 셀 게이트 패턴을 식각하기 위한 하드 마스크 형성 공정이 점차 어려워 지고 있다.
60nm 이하의 선폭을 갖는 플래시 메모리 소자에서 193nm의 파장을 갖는 ArF(불화아르곤) 노광을 이용하여 포토리소그라피 공정을 적용할 경우, 기존의 식각 공정 개념(정확한 패턴 형성과 수직한 식각 프로파일 등)에 식각 도중 발생되는 포토레지스트의 변형(Deformation)의 억제라는 추가의 요구 조건이 필요하게 된다. 이에 따라 60nm 이하의 플래시 메모리 소자 제조시에는, 식각의 관점에서 기존의 요구조건과 패턴 변형 방지라는 새로운 요구 조건을 동시에 만족하기 위한 공정 조건의 개발이 주요한 과제가 되었다.
본 발명이 이루고자 하는 기술적 과제는 제1 식각 공정으로 제1 하드마스크 패턴을 형성하고, 제1 하드 마스크 측벽에 스페이서를 형성한 후 스페이서 사이에 제2 하드 마스크 패턴을 형성함으로써, 노광 장비 해상력 이하의 피치를 갖는 하드 마스크 패턴을 이용하여 게이트 패턴을 형성할 수 있는 플래시 메모리 소자의 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 제1 하드마스크막을 형성하는 단계와, 상기 하드마스크용 절연막을 식각하여 다수의 제1 하드마스크 패턴을 형성하는 단계와, 상기 다수의 제1 하드마스크 패턴의 상부 및 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 포함한 전체 구조 상에 제2 하드마스크막을 형성하는 단계와, 상기 스페이서의 상부가 노출되도록 식각 공정을 실시하여 상기 스페이서 사이의 공간에 제2 하드마스크 패턴을 형성하는 단계, 및 상기 스페이서를 제거하는 단계를 포함한다.
상기 제1 하드마스크막은 비정질 카본막과 SiON막이 순차적으로 적층된 구조로 형성하며, 상기 스페이서는 비정질 카본막으로 형성한다.
상기 제2 하드마스크막은 SOG막으로 형성하며, 상기 스페이서를 제거하는 단계는 건식 식각 공정을 이용하여 실시하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 1 내지 도 6은 본 발명의 일실시 예에 따른 플래시 메모리 소자의 게이트 패턴 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 메모리 셀 영역과 선택 트랜지스터 영역으로 구분되는 반도체 기판(100) 상에 터널 절연막(101), 플로팅 게이트용 도전막(102), 유전체막(103), 콘트롤 게이트용 도전막(104), 및 금속 게이트층(105)을 순차적으로 적층하여 형성한다.
이 후, 금속 게이트층(105)을 포함한 전체 구조 상에 하드 마스크용 제1 절연막(106), 및 하드 마스크용 제2 절연막(107)을 순차적으로 적층하여 형성한다. 하드 마스크용 제1 절연막(106)은 비정질 카본막으로 형성하며, 하드 마스크용 제2 절연막(107)은 SiON막으로 형성하는 것이 바람직하다. 비정질 카본막과 SiON막은 투명한 막으로써 정렬을 위한 별도의 키 오픈 공정을 스킵할 수 있다. 이 후, 제2 절연막(107) 상에 포토 레지스트 물질을 도포한 후 노광 및 현상 공정을 실시하여 포토 레지스트 패턴(108)을 형성한다. 이때 형성하는 포토 레지스트 패턴(108)의 간격은 최종적으로 형성하는 셀 게이트간 간격의 두배로 설정하여 형성하는 것이 바람직하다.
도 2를 참조하면, 포토 레지스트 패턴을 이용한 식각 공정을 실시하여 제2 절연막(107), 및 제1 절연막(106)을 식각하여 제1 하드 마스크 패턴(107, 106)을 형성한다.
도 3을 참조하면, 제1 하드 마스크 패턴(107, 106)의 측벽 및 상부에 스페이서(109)를 형성한다. 스페이서(109)는 비정질 카본막으로 형성하는 것이 바람직하다. 비정질 카본막은 챔버 내에서 증착과 식각 공정을 반복하여 형성하는 증착 방식(Cycle of Deposition and Etch)으로 형성한다. 상술한 증착 방식으로 형성할 경우, 비정질 카본막은 제1 하드 마스크 패턴(107, 106)의 측벽과 상부에만 형성될 뿐만 아니라 일정한 두께로 형성된다. 따라서, 비정질 카본막 측벽은 반도체 기판(100) 상에 수직하게 형성된다.
이 후, 스페이서(109)를 포함한 금속 게이트층(105) 전체 구조 상에 제3 절연막(110)을 형성한다. 제3 절연막(110)은 스페이서(109)들 사이의 공간을 매립하도록 형성하는 것이 바람직하다. 제3 절연막(110)은 SOG막으로 형성하는 것이 바람직하다.
도 4를 참조하면, 식각 마스크를 이용한 식각 공정으로 선택 트랜지스터 게이트 패턴을 형성하기 위한 제1 하드 마스크 패턴 사이의 공간에 형성된 제3 절연막(110)을 제거한다. 이때 추가적으로 패턴을 형성하지 않을 영역 상에 형성된 제3 절연막(110)을 제거할 수 있다.
이 후, 에치백 공정을 실시하여 스페이서(109)의 상부면이 노출되도록 제3 절연막(110)을 식각한다. 바람직하게는 스페이서(109) 사이의 공간에 제3 절연 막(110)이 잔류하도록 에치백 공정을 실시한다. 이로 인하여 스페이서(109) 사이의 공간에 제2 하드 마스크 패턴(110)이 형성된다.
도 5를 참조하면, 식각 공정을 실시하여 스페이서를 제거한다. 이로 인하여 제1 하드 마스크 패턴(107, 106)과 제2 하드 마스크 패턴(110)이 서로 순차적으로 교차하며 배열된다. 스페이서는 건식 식각 공정을 이용하여 제거하는 것이 바람직하다.
도 6을 참조하면, 제1 하드 마스크 패턴(107, 106)과 제2 하드 마스크 패턴(110)을 식각 마스크로 이용한 식각 공정을 실시하여 금속 게이트층(105), 콘트롤 게이트용 도전막(104), 유전체막(103), 플로팅 게이트용 도전막(102), 및 터널 절연막(101)을 순차적으로 식각하여 다수의 메모리 셀 게이트 패턴 및 선택 트랜지스터 게이트 패턴을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따른 제1 식각 공정으로 제1 하드마스크 패턴을 형성하고, 제1 하드 마스크 측벽에 스페이서를 형성한 후 스페이서 사이에 제2 하드 마 스크 패턴을 형성함으로써, 노광 장비 해상력 이하의 피치를 갖는 하드 마스크 패턴을 이용하여 게이트 패턴을 형성할 수 있다.

Claims (6)

  1. 반도체 기판 상에 제1 하드마스크막을 형성하는 단계;
    상기 하드마스크용 절연막을 식각하여 다수의 제1 하드마스크 패턴을 형성하는 단계;
    상기 다수의 제1 하드마스크 패턴의 상부 및 측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 포함한 전체 구조 상에 제2 하드마스크막을 형성하는 단계;
    상기 스페이서의 상부가 노출되도록 식각 공정을 실시하여 상기 스페이서 사이의 공간에 제2 하드마스크 패턴을 형성하는 단계; 및
    상기 스페이서를 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 메모리 셀 영역과 선택 트랜지스터 영역으로 구분되는 반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 금속층, 및 하드 마스크막을 순차적으로 적층하는 단계;
    상기 하드마스크용 절연막을 식각하여 다수의 제1 하드마스크 패턴을 형성하는 단계;
    상기 다수의 제1 하드마스크 패턴의 상부 및 측벽에 스페이서를 형성하는 단 계;
    상기 스페이서를 포함한 전체 구조 상에 제2 하드마스크막을 형성하는 단계;
    상기 선택 트랜지스터 영역 상에 형성된 상기 제2 하드마스크막을 제거하는 단계;
    상기 스페이서의 상부가 노출되도록 식각 공정을 실시하여 상기 스페이서 사이의 공간에 제2 하드마스크 패턴을 형성하는 단계;
    상기 스페이서를 제거하는 단계; 및
    상기 제1 및 제2 하드 마스크 패턴을 이용한 식각 공정을 실시하여 상기 금속층, 콘트롤 게이트용 도전막, 유전체막, 플로팅 게이트용 도전막, 및 터널 절연막을 순차적으로 식각하여 메모리 셀 게이트 패턴 및 선택 트랜지스터 게이트 패턴을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 하드마스크막은 비정질 카본막과 SiON막이 순차적으로 적층된 구조로 형성하는 플래시 메모리 소자의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 스페이서는 비정질 카본막으로 형성하는 플래시 메모리 소자의 제조 방 법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제2 하드마스크막은 SOG막으로 형성하는 플래시 메모리 소자의 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 스페이서를 제거하는 단계는 건식 식각 공정을 이용하여 실시하는 플래시 메모리 소자의 제조 방법.
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