KR20080087520A - 불휘발성 메모리소자의 제조방법 - Google Patents
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Abstract
반도체기판 상에 게이트 패턴을 형성하고, 게이트 패턴 상에 하드마스크막 패턴을 형성한다. 하드마스크막 패턴 측벽에 하드마스크스페이서를 형성한 다음 하드마스크막 패턴 및 하드마스크스페이서를 식각마스크로 하여 컨트롤게이트전극을 패터닝하는 불휘발성 메모리소자의 제조방법을 제시한다.
컨트롤게이트전극, 하드마스크, 스페이서, 세정공정, 식각부산물
Description
도 1 내지 도 5는 본 발명에 따른 불휘발성 메모리소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
본 발명은 메모리소자의 제조방법에 관한 것으로, 보다 상세하게는 불휘발성 메모리소자의 제조방법에 관한 것이다.
불휘발성 메모리소자는 플로팅 게이트 타입(floating gate type)의 메모리소자와 플로팅 트랩 타입(floating trap type)의 메모리소자로 구분될 수 있다. 특히, 플로팅 트랩 타입의 메모리소자는 플로팅 게이트 타입의 메모리소자에 비해 상호간섭(interference)과 전하보유(retention) 특성이 우수하여 불휘발성 메모리소자 분야에서 주요한 위치에 자리잡고 있다.
최근 메모리소자의 집적도가 증가하면서 다양한 구조의 플로팅 트랩 타입 예를 들어, MANOS(Metal-Alumina-Nitride-Oxide-Silicon) 메모리소자가 제시되고 있다. MANOS 메모리소자는 전하트랩층 내부의 트랩사이트(trap site)에 전하가 저장 된 상태에 따라 전기적으로 프로그램(program) 및 소거(erase) 동작이 가능한 불휘발성 메모리소자이다. 예컨대, MANOS 메모리소자는 반도체기판 상에 터널링층(tunneling layer), 전하트랩층(charge trap layer), 전하차단층(charge blocking layer), 금속게이트(Matal gate)전극층 및 하드마스크 패턴을 형성한 후, 하드마스크 패턴을 식각마스크로 금속게이트전극층, 전하차단층, 전하트랩층, 터널링층을 순차적으로 패터닝하여 형성된다.
그런데, 패터닝을 위한 식각과정에서 파티클 및 폴리머등의 식각부산물이 유발되어 반도체기판 또는 게이트라인 측벽에 잔류될 수 있다. 이때, 잔류물을 제거하기 위한 세정공정을 수행하게 되는데, 이러한 세정공정 시, 하드마스크(hard mask) 패턴에 부분식각이 발생될 수 있다. 예컨대, 하드마스크로 이용되는 절연막이 국부적으로 손실되어, 하드마스크 패턴의 측벽 프로파일이 오목해지는 현상이 발생되거나, 하드마스크 패턴이 쓰러질 수 있다. 또한, 하드마스크패턴은 후속 게이트 공정에서 하부의 컨트롤게이트전극을 보호하는 역할을 하는데, 세정공정 시 발생된 하드마스크 패터의 부분식각으로 인해 컨트롤게이트전극이 노출되어 손상될 수 있다. 컨트롤게이트전극의 손상으로 컨트롤게이트전극의 단면적이 감소하게 되면, 게이트저항을 증가시켜 소자의 특성이 열화 될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 게이트식각 과정에서 유발되는 하드마스크의 손실을 방지하는 불휘발성 메모리소자의 제조방법에 관한 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 불휘발성 메모리소자의 제조방법은, 반도체기판 상에 게이트 패턴을 형성하는 단계; 상기 게이트 패턴 상에 하드마스크막 패턴을 형성하는 단계; 상기 하드마스크막 패턴 측벽에 하드마스크스페이서를 형성하는 단계; 및 상기 하드마스크막 패턴 및 하드마스크스페이서를 식각마스크로 상기 컨트롤게이트전극을 패터닝하는 단계를 포함한다. .
상기 게이트 패턴은 터널링층, 전하트랩층, 전하차단층 및 컨트롤게이트 전극층이 순차적으로 적측하여 형성하는 것이 바람직하다.
상기 하드마스크막 패턴은 실리콘산화질화막 및 TEOS막으로 형성하는 것이 바람직하다.
상기 하드마스크막 패턴을 형성하는 단계는, 상기 컨트롤게이트전극층 상에 실리콘산화질화막을 형성하는 단계; 상기 실리콘산화질화막 상에 TEOS막을 형성하는 단계; 상기 TEOS막 상에 비정질카본막을 형성하는 단계; 상기 비정질카본막을 선택적으로 식각하여 비정질카본막 패턴을 형성하는 단계; 상기 비정질카본막 패턴을 식각마스크로 상기 TEOS막 및 실리콘산화질화막을 식각하여 TEOS막 패턴 및 실리콘산화질화막 패턴을 형성하는 단계; 및 상기 비정질카본막 패턴을 제거하는 단계를 더 포함할 수 있다.
상기 하드마스크스페이서를 형성하는 단계는, 상기 하드마스크 패턴이 형성된 컨트롤게이트전극층 상에 실리콘산화질화막을 형성하는 단계; 및 상기 실리콘산화질화막을 이방성 식각하여 상기 하드마스크 패턴 측벽에 하드마스크스페이서를 형성하는 단계를 더 포함할 수 있다.
상기 실리콘산화질화막은 대략 10 내지 90Å 두께 정도로 형성하는 것이 바람직하다.
도 1 내지 도 5는 본 발명에 따른 불휘발성 메모리소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 1을 참조하면, 실리콘기판과 같은 반도체기판(100) 상에 터널링층(tummel layer)(110), 전하트랩층(charge trap layer)(120), 전하차단층(blocking layer)(130), 컨트롤게이트전극층(140)을 순차적으로 형성한다. 터널링층(110)은 실리콘산화막(SiO2)과 같은 절연물질을 포함하여 형성할 수 있다. 터널링층(110)을 형성하기 이전에, 반도체기판(100)에 웰 또는 채널형성을 위한 불순물 이온을 주입할 수 있다.
전하트랩층(120)은 Si3N4 또는 SixNy의 화학식을 갖는 실리콘질화막으로 형성될 수 있다. 전하트랩층(120)은 반도체기판(100)의 채널영역으로부터 터널링층(110)을 관통한 전하를 포획하기 위한 트랩 사이트를 포함한다.
전하차단층(130)은 알루미나(Al2O3), 산화하프늄(HfO2), 및 지르코니아(ZrO2) 등과 같은 고유전(high-k) 물질을 포함하는 절연막으로 형성할 수 있다. 전하차단층(130)은 전하트랩층(120) 상에 포획된 전하가 상부층 예컨대, 컨트롤게이트전극층(140)으로 이동하는 것을 방지하는 역할을 한다. 전하차단층(130)은 화학기상증착(CVD;Chemical Vapor Deposition) 또는 원자층증착(ALD;Atomic Layer Deposition)으로 증착할 수 있다.
컨트롤게이트전극층(140)은 금속막으로 형성하거나, 경우에 따라서는 금속막 및 폴리실리콘막의 2중막으로 형성할 수 있다. 컨트롤게이트전극층(140)은 반도체기판(100)의 전하들이 터널링층(110)을 관통하여 전하트랩층(120) 내의 트랩 사이트로 포획되도록 일정 크기의 바이어스를 인가하기 위한 층이며, 컨트롤게이트전극층(140)에 인가되는 바이어스에 따라 프로그램(program) 및 소거(erase) 동작을 수행할 수 있다.
컨트롤게이트전극(140) 상에 게이트라인의 저항을 감소시키기 위해 텅스텐실리사이드(Wsix)막을 포함하는 저저항층을 형성할 수도 있다. 경우에 따라서는 저저항층을 생략할 수 있다.
컨트롤게이트전극층(140)을 형성하기 이전에, 전하의 차단을 보다 더 신뢰성있게 하기 위한 장벽층이 형성될 수도 있다. 장벽층은 소거 동작 시, 컨트롤게이트전극층(140)으로부터 반도체기판(100) 쪽으로 전자가 이동하는 것을 방지하기 위한 층으로 티타늄질화(TiN)막 및 탄탈륨질화(TaN)막 등과 같은 금속질화막으로 형성할 수 있다.
컨트롤게이트전극층(140) 상에 게이트라인을 패터닝하기 위한 하드마스크층(150)을 형성한다. 하드마스크층(150)은 실리콘산화질화(SiON)막(151) 및 산화막(153)을 적층하여 형성한다. 산화막(153)은 원자층 증착 방법 또는 화학기상증착방법을 이용하여 TEOS(Tetra-Ethyl OrthoSilicate)막으로 형성할 수 있다. 이때, 하드마스크층(150) 상에 비정질카본(amorphous carbon)막(160)을 더 포함하여 형성 할 수 있다. 하드마스크층(150)은 후속 수반되는 식각공정에서 하부의 게이트라인을 보호하는 역할을 한다. 비정질카본막(160)은 하드마스크 패턴 형성 시, 하드마스크 패턴의 선폭을 보다 더 신뢰성 있게 하는역할을 한다.
도 2를 참조하면, 포토리소그라피 공정 및 식각공정을 수행하여 비정질카본막 패턴(161)을 형성한다. 구체적으로, 비정질카본막 상에 레지스트막(도시되지 않음)을 도포한 후, 포토리소그라피 공정을 통해 레지스트막 패턴을 형성한다. 레지스트막 패턴에 의해 노출된 비정질카본막을 선택적으로 식각하여 비정질카본막 패턴(161)을 형성한다. 비정질카본막 패턴(161)은 게이트라인이 형성될 영역이 마스킹되도록 형성된다. 이때, 비정질카본막 패턴(161)은 형성하고자하는 게이트라인의 선폭보다 작은 선폭을 갖도록 형성하는 것이 바람직하다.
비정질카본막 패턴(161)을 식각마스크로 노출된 하드마스크층을 선택적으로 식각하여 실리콘질화산화막 패턴(157) 및 산화막 패턴(159)으로 이루어진 하드마스크 패턴(155)을 형성한다. 비정질카본막 패턴(161)은 하드마스크층과의 식각선택비가 높아 하드마스크층이 식각되는 동안 비정질카본막 패턴(161)이 식각되는 속도를 늦춰 하드마스크 패턴(155) 측벽이 버티컬(vertical)한 프로파일을 갖도록 할 수 있다.
도 3을 참조하면, 비정질카본막 패턴(도 2의 161)을 선택적으로 제거한 후, 하드마스크 패턴(155)이 형성된 컨트롤게이트전극층(140) 상에 하드마스크스페이서막(170)을 형성한다. 하드마스크스페이서막(170)은 실리콘산화질화(SiON)막을 포함하는 절연물질로 형성할 수 있다. 하드마스크스페이서막(170)은 10 내지 90Å 정도 의 두께로 형성할 수 있다. 비정질카본막 패턴(161)의 제거는 후속 게이트라인을 식각하기 위한 식각장비 내에서 플라즈마를 이용하여 제거할 수 있다.
도 4를 참조하면, 하드마스크스페이서막(도 3의 170)을 이방성 식각하여 하드마스크막 패턴(155) 측벽에 하드마스크스페이서(171)를 형성한다. 이방성 식각은 에치백(etch back)과정으로 수행될 수 있다. 하드마스크스페이서(171)는 하드마스막 패턴(155)과 함께 후속 게이트라인 형성 시, 식각에 대한 장벽층으로 이용 될 수 있다.
도 5를 참조하면, 하드마스크막 패턴(155) 및 하드마스크스페이서(171)를 식각마스크로 컨트롤게이트전극층, 전하차단층, 전하트랩층 및 터널링층을 순차적으로 식각하여 컨트롤게이트전극(140) 패턴, 전하차단층(130) 패턴, 전하트랩층(120) 패턴 및 터널링층(110) 패턴으로 이루어진 게이트라인을 형성한다.
그런데, 식각공정에서 파티클 및 폴리머등의 식각부산물이 유발되어, 반도체기판 또는 게이트라인 측벽에 잔류될 수 있다. 이러한 잔류물을 제거하기 위하여 세정공정을 수행한다. 세정공정은 습식용액을 이용한 습식세정으로 수행될 수 있다. 세정과정에서 하드마스크 패턴(155) 예컨대, 산화막 측벽이 노출되어 있는 경우, 세정용액에 의해 산화막이 국부적으로 손실될 수 있다. 이에 반해, 본 발명의 실시예에서와 같이 하드마스크 패턴(155) 측벽에 하드마스크스페이서(171)를 형성하면 세정과정 시 하드마스크 패턴을 보호할 수 있다. 이에 따라, 세정과정에서 하드마스크 패턴 측벽프로파일이 오목해지는 현상이나 컨트롤게이트전극이 노출되는 것을 방지할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
지금까지 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자의 제조방법에 의하면, 하드마스크 패턴 측벽에 하드마스크스페이서를 형성하여, 식각과정에서 식각마스크로 사용함과 동시에 세정과정에서 하드마스크 패턴을 보호할 수 있다. 이에 따라, 세정과정에서 유발되는 식각부산물을 안정적으로 제거하여 소자의 특성을 확보할 수 있다.
Claims (6)
- 반도체기판 상에 게이트 패턴을 형성하는 단계;상기 게이트 패턴 상에 하드마스크막 패턴을 형성하는 단계;상기 하드마스크막 패턴 측벽에 하드마스크스페이서를 형성하는 단계; 및상기 하드마스크막 패턴 및 하드마스크스페이서를 식각마스크로 하여 상기 컨트롤게이트전극을 패터닝하는 단계를 포함하는 불휘발성 메모리소자의 제조방법.
- 제1항에 있어서,상기 게이트 패턴은 터널링층, 전하트랩층, 전하차단층 및 컨트롤게이트 전극층이 순차적으로 적층하여 형성하는 불휘발성 메모리소자의 제조방법.
- 제1항에 있어서,상기 하드마스크막 패턴은 실리콘산화질화막 및 TEOS막으로 형성하는 불휘발성 메모리소자의 제조방법.
- 제3항에 있어서,상기 하드마스크막 패턴을 형성하는 단계는,상기 컨트롤게이트전극층 상에 실리콘산화질화막을 형성하는 단계;상기 실리콘산화질화막 상에 TEOS막을 형성하는 단계;상기 TEOS막 상에 비정질카본막을 형성하는 단계;상기 비정질카본막을 선택적으로 식각하여 비정질카본막 패턴을 형성하는 단계;상기 비정질카본막 패턴을 식각마스크로 상기 TEOS막 및 실리콘산화질화막을 식각하여 TEOS막 패턴 및 실리콘산화질화막 패턴을 형성하는 단계; 및상기 비정질카본막 패턴을 제거하는 단계를 더 포함하는 불휘발성 메모리소자의 제조방법.
- 제1항에 있어서,상기 하드마스크스페이서를 형성하는 단계는,상기 하드마스크 패턴이 형성된 컨트롤게이트전극층 상에 실리콘산화질화막을 형성하는 단계; 및상기 실리콘산화질화막을 이방성 식각하여 상기 하드마스크 패턴 측벽에 하드마스크스페이서를 형성하는 단계를 더 포함하는 불휘발성 메모리소자의 제조방법.
- 제5항에 있어서,상기 실리콘산화질화막은 대략 10 내지 90Å 두께 정도로 형성하는 불휘발성 메모리소자의 제조방법.
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2007
- 2007-03-27 KR KR1020070029874A patent/KR20080087520A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100880323B1 (ko) * | 2007-05-11 | 2009-01-28 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
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