KR100924862B1 - 플래시 메모리 소자의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 230000008569 process Effects 0.000 claims abstract description 33
- 125000006850 spacer group Chemical group 0.000 claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 15
- 229920005591 polysilicon Polymers 0.000 claims abstract description 15
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 13
- 238000000151 deposition Methods 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 230000003647 oxidation Effects 0.000 claims abstract description 5
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 5
- 239000004065 semiconductor Substances 0.000 claims abstract description 5
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 238000000206 photolithography Methods 0.000 claims abstract description 4
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67017—Apparatus for fluid treatment
- H01L21/67063—Apparatus for fluid treatment for etching
- H01L21/67075—Apparatus for fluid treatment for etching for wet etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
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Abstract
본 발명은 플래시 메모리 소자의 제조 기술에 관한 것으로, 플래시 게이트 콘택을 형성하기 위해 반도체 기판 상에 터널 산화막을 증착하고, 플로팅 게이트 폴리 실리콘(FG Poly)과, 게이트 절연막(ONO), 콘트롤 게이트 폴리 실리콘(CG Poly)을 차례로 형성하고, 게이트 콘택 패턴의 형성을 위해 하드마스크를 증착하고, 하드마스크 표면에 게이트 콘택 포토레지스트를 증착하며, 포토 리소그래피 공정을 수행하여 하드마스크 패터닝을 수행하고, 열산화 공정을 통하여 잔존하는 상기 하드마스크에 대응하는 두께로 산화막 스페이서를 형성하며, 잔존 하드마스크 및 측면 스페이서 산화막 제거 공정을 수행하는 것을 특징으로 한다. 본 발명에 의하면, 플래시 소자의 제조 공정 시 게이트 콘택의 패터닝 이후, 잔존하는 TEOS를 제거하는 경우, VPC 공정에 의한 게이트 절연막(ONO)의 손상을 방지할 수 있으며, 이를 통해 플래시 소자의 특성을 향상시키며, 제조 공정의 수율을 향상시킬 수 있다.
플래시 메모리 소자, 게이트 콘택, 하드마스크
Description
본 발명은 플래시 메모리 소자에 관한 것으로서, 특히 플래시 메모리 소자의 게이트 콘택을 구성하는 경우, 게이트 콘택 패턴(pattern)의 형성 시 발생되는 하부 산화막/질화막/상부 산화막이 적층된 게이트 절연막(ONO, Oxide/Nitride/Oxide)의 손상 방지를 수행하는데 적합한 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적인 플래시 메모리 소자의 제조 공정시 게이트 콘택(GC:Gate Contact)의 구성은, 터널 산화막(Tunnel Oxide), 플로팅 게이트 폴리 실리콘(FG POLY:Floating Gate Poly), 게이트 절연막(ONO:Oxide/Nitride/Oxide), 콘트롤 게이트 폴리 실리콘(CG POLY)이 차례로 증착된 다층 구조로 되어 있다. 이러한 높은 게이트 콘택 스택은 게이트 콘택 반응성 이온 식각(RIE:reactive ion etching) 공정에서 한번의 건식 식각(Dry Etch) 공정을 통하여 게이트 콘택 패턴을 형성하게 되므로, 일반적으로 게이트 콘택 PEP(Photo Engraving Process, 이른바 photo-lithography)를 이용하여 형성된 게이트 콘택 하드 마스크(Hard Mask)(Oxide)를 사용하게 된다.
그러나 이러한 게이트 콘택 하드 마스크는, 게이트 콘택 반응성 이온 식각 패턴 후 제거하는 VPC(불화수소 증기(HF Vapor)를 이용한 습식 식각 공정)공정 시 게이트 콘택 스택의 게이트 절연막(ONO)층의 산화막에 대한 손실이 발생하게 된다.
도 1은 종래기술에 따른 플래시 소자의 단면에서 게이트 콘택에 발생된 데미지의 예를 도시한 도면이다.
도 1을 참조하면, 플래시 메모리 소자의 제조 공정에서 게이트 콘택의 반응이온 식각시에 발생하는 게이트 콘택 스택의 플라즈마 식각 손상(100) 영역을 나타내는 것으로서, 플래시의 게이트 콘택 패턴은, 게이트 콘택 하드 마스크 공정을 이용한 게이트 콘택 반응성 이온 식각 공정 이 후 잔존하는 게이트 콘택 하드 마스트를 제거하기 위한 VPC 공정을 하게 되지만, VPC 공정이 등방성 습식 식각(Wet Etch) 공정이므로 게이트 콘택 스택의 게이트 절연막(ONO)에 손상(100)이 발생하게 된다.
상기한 바와 같이 동작하는 종래 기술에 의한 플래시 메모리 소자의 제조 방식에 있어서, 게이트 콘택을 구성하는 경우, 게이트 콘택의 산화막을 이용한 게이트 콘택의 패턴 형성 시 발생하게 되는 게이트 절연막의 손상은 플래시 소자의 중요한 전기적 특성 중에 하나인 커플링비(C/R:coupling ratio)의 변화를 가져오게 되어 플래시 메모리 소자의 특성에 영향을 미치게 되는 문제점이 있었다.
이에 본 발명은, 플래시 메모리 소자의 제조시 게이트 콘택의 스택을 형성하는 경우 게이트 절연막(ONO)의 손상을 방지할 수 있는 플래시 메모리 소자의 제조 방법을 제공한다.
또한 본 발명은, 게이트 콘택의 스택 형성시, 게이트 콘택의 패턴 이후 잔존하는 TEOS에 대응하는 두께로 산화막 스페이서를 형성한 후, VPC 공정을 수행하여 표면의 TEOS 및 산화막 스페이서를 제거하여, 게이트 콘택 패턴의 형성으로 인해 발생되는 게이트 절연막(ONO)의 손상을 방지할 수 있는 플래시 메모리 소자의 제조 방법을 제공한다.
본 발명의 일 실시예 방법은, 플래시 게이트 콘택을 형성하기 위해 반도체 기판 상에 터널 산화막을 증착하고, 플로팅 게이트 폴리 실리콘(FG Poly)과, 게이트 절연막(ONO), 콘트롤 게이트 폴리 실리콘(CG Poly)을 차례로 형성하는 단계; 상기 게이트 콘택 패턴의 형성을 위해 하드마스크를 증착하고, 상기 하드마스크 표면 에 게이트 콘택 포토레지스트를 증착하는 단계; 포토 리소그래피 공정을 수행하여 상기 하드마스크 패터닝을 수행하는 단계; 열산화 공정을 통하여 잔존하는 하드마스크에 대응하는 두께로 산화막 스페이서를 형성하는 단계; 및 상기 잔존 하드마스크 및 측면 스페이서 산화막 제거 공정을 수행하는 단계를 포함한다.
본 발명에 있어서, 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.
본 발명은, 플래시 소자의 제조 공정 시 게이트 콘택의 패터닝 이후, 잔존하는 TEOS를 제거하는 경우, VPC 공정에 의한 게이트 절연막(ONO)의 손상을 방지할 수 있다.
또한, SPA 산화막과, VPC 공정을 통하여 게이트 콘택의 임계면적(CD) 조절이 가능하며, 이를 통해 플래시 소자의 특성을 향상시키며, 제조 공정의 수율을 향상시킬 수 있는 효과가 있다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명은 플래시 메모리 소자의 제조시 게이트 콘택의 스택을 형성하는 경우 게이트 절연막(ONO)의 손상을 방지하기 위한 것으로서, 게이트 콘택의 스택 형성 시, 게이트 콘택의 패턴 이후 잔존하는 하드마스크 TEOS에 대응하는 두께로 산화막 스페이서(Oxidation Spacer)를 형성한 후, VPC 공정(불화수소 계열의 증기(HF Vapor)를 이용한 식각 공정)을 수행하여 표면의 TEOS 및 산화막 스페이서를 제거함으로써, 게이트 콘택 패턴의 형성으로 인해 발생되는 게이트 절연막(ONO)의 손상을 방지할 수 있는 플래시 메모리 소자의 제조 방법을 제공한다.
즉, 게이트 콘택의 패턴 이후 열산화 공정을 진행하여 잔존하는 하드마스크 TEOS 두께 정도의 산화막 스페이서를 형성함으로서, 후속 VPC 공정에서 잔존 하드마스크 TEOS를 제거하는 경우, 게이트 절연막(ONO) 층의 손상을 방지할 수 있고, 90nm 이하의 작은 게이트 콘택의 임계면적(CD) 형성을 쉽게 구현할 수 있다.
도 2a 내지 2e는 본 발명의 바람직한 실시예에 따른 플래시 소자의 게이트 콘택을 형성하는 공정단계를 나타낸 공정 수순도이다.
도 2a를 참조하면, 플래시 메모리 제조 시 플래시 게이트 콘택을 형성하기 위해 반도체 기판(100)상에 터널 산화막(102)을 증착하고, 플로팅 게이트 폴리 실리콘(104)와, 게이트 절연막(106)와, 콘트롤 게이트 폴리 실리콘(108)을 차례로 형성한다.
여기서 플로팅 게이트 폴리 실리콘(104)으로서, 플로팅 게이트는 데이터의 프로그램 및 소거시 터널 산화막(102)의 전하 특성에 중요한 역할을 하며 터널링 소오스로 제공되며, 통상 도핑된 폴리실리콘(104)으로 형성한다. 게이트 절연막(106)은 플로팅 게이트 내에 저장된 전하를 보존하는 역할을 하며, 통상 하부 산화막/질화막/상부 산화막이 적층된 ONO막으로 형성한다.
콘트롤 게이트 폴리 실리콘 실리콘(108)으로서, 컨트롤 게이트는 데이터의 프로그램 및 소거시 기판의 전자들을 플로팅 게이트로 이동시키거나, 플로팅 게이트 내의 전자들을 기판으로 이동시키기 위하여 전압이 인가되는 층으로서, 저항을 낮추기 위하여 폴리 실리콘과 금속 실리사이드가 적층된 폴리사이드 구조로 형성할 수 있다.
한편, 콘트롤 게이트 폴리 실리콘(108)의 상부에는 게이트 콘택 패턴의 형성을 위해 추가로 하드마스크로서 TEOS(Tetra-ethyl-ortho-silicate)(110)를 증착한 후, 게이트 콘택 포토레지스트(112)를 게이트 콘택 패턴을 형성할 영역에 증착한 후, 게이트 콘택 포토레지스트(112)를 PEP공정을 이용하여 하드마스크 패터닝을 수행한다. 이에 도 2b에 도시한 바와 같이 게이트 콘택 하드마스크 패턴을 형성하고, 게이트 콘택 반응성 이온 식각(RIE)을 통하여 도 2c에 도시한 바와 같이 게이트 콘택 패턴을 형성한다.
그리고 도 2d에 도시한 바와 같이 게이트 콘택의 패턴을 형성한 후, 열산화 공정을 진행하여 잔존하는 하드마스크(110) 두께 정도의 산화막 스페이서(114)를 형성한다. 이후, 도 2e에 도시한 바와 같이 VPC 공정을 통하여 잔존한 하드마스크(1100)와, 측면 산화막 스페이서(114)를 제거함으로써, 게이트 절연막(ONO) 층(106)의 손상을 방지하게 되며, 90nm 이하의 작은 게이트 콘택의 임계면적(CD) 형성을 쉽게 구현할 수 있다.
이상 설명한 바와 같이, 본 발명은 플래시 메모리 소자의 제조시 게이트 콘택의 스택을 형성하는 경우 게이트 절연막(ONO)의 손상을 방지하기 위한 것으로서, 게이트 콘택의 스택 형성 시, 게이트 콘택의 패턴 이후 잔존하는 TEOS에 대응하는 두께로 산화막 스페이서를 형성한 후, VPC 공정(불화수소 증기(HF Vapor)를 이용한 식각 공정)을 수행하여 표면의 TEOS 및 산화막 스페이서를 제거함으로써, 게이트 콘택 패턴의 형성으로 인해 발생되는 게이트 절연막(ONO)의 손상을 방지한다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1은 종래기술에 따른 플래시 소자의 단면에서 게이트 콘택에 발생된 데미지의 예를 도시한 도면,
도 2a 내지 2e는 본 발명의 바람직한 실시예에 따른 플래시 소자의 게이트 콘택을 형성하는 공정단계를 나타낸 공정 수순도.
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Claims (4)
- 플래시 게이트 콘택을 형성하기 위해 반도체 기판 상에 터널 산화막을 증착하고, 플로팅 게이트 폴리 실리콘(FG Poly)과, 게이트 절연막(ONO), 콘트롤 게이트 폴리 실리콘(CG Poly)을 차례로 형성하는 단계;상기 콘트롤 게이트 폴리 실리콘 상에 TEOS막으로 하드마스크를 증착하고, 상기 하드마스크 표면에 게이트 콘택 포토레지스트를 증착하는 단계;포토 리소그래피 공정을 수행하여 상기 하드마스크 패터닝을 수행하여 게이트 콘택 패턴을 형성하는 단계;열산화 공정을 통하여 잔존하는 하드마스크에 대응하는 두께로 상기 게이트 콘택 패턴의 측면에 산화막 스페이서를 형성하는 단계; 및HF 계열의 증기를 이용한 습식 식각(VPC)으로 상기 잔존하는 하드마스크 및 산화막 스페이서의 제거 공정을 수행하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
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- 제 1항에 있어서,상기 방법은,상기 잔존하는 하드마스크 및 산화막 스페이서의 제거 공정을 통하여 게이트 콘택 임계면적(CD) 조절을 수행하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070133909A KR100924862B1 (ko) | 2007-12-20 | 2007-12-20 | 플래시 메모리 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070133909A KR100924862B1 (ko) | 2007-12-20 | 2007-12-20 | 플래시 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090066405A KR20090066405A (ko) | 2009-06-24 |
| KR100924862B1 true KR100924862B1 (ko) | 2009-11-02 |
Family
ID=40994396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070133909A KR100924862B1 (ko) | 2007-12-20 | 2007-12-20 | 플래시 메모리 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100924862B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101585975B1 (ko) * | 2009-08-05 | 2016-01-15 | 주식회사 동부하이텍 | 임베디드 플래쉬 메모리 소자의 제조 방법 |
| CN102891149A (zh) * | 2012-09-25 | 2013-01-23 | 北京大学 | 浮栅闪存器件及其制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030002382A (ko) * | 2001-06-29 | 2003-01-09 | 삼성전자 주식회사 | 반도체 장치의 게이트 전극 형성 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법 |
-
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030002382A (ko) * | 2001-06-29 | 2003-01-09 | 삼성전자 주식회사 | 반도체 장치의 게이트 전극 형성 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법 |
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| Publication number | Publication date |
|---|---|
| KR20090066405A (ko) | 2009-06-24 |
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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