KR100192442B1 - 반도체 메모리 소자 및 그 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 8
- 238000000137 annealing Methods 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 238000000206 photolithography Methods 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 31
- 229920005591 polysilicon Polymers 0.000 abstract description 31
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 150000004767 nitrides Chemical class 0.000 description 6
- 230000015654 memory Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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Abstract
다음 에지를 갖는 게이트 산화막을 통하여 프로그램 함으로써 프로그램 시간을 줄이기에 적당한 반도체 메모리 소자 및 그 제조방법에 대한 것이다. 이와 같은 반도체 메모리 소자는 프로그램에 사용되는 폴리실리콘과 플로팅 게이트 사이의 게이트 산화막을 다중 계단 모양으로 형성하므로써 프로그램 시간을 단축시킬 수 있다.
Description
본 발명은 비휘발성 메모리 소자에 대한 것으로, 특히 다중 에지를 갖는 게이트 산화막을 이용하여 프로그램 하므로써 시간을 줄이기에 적당하도록 한 반도체 메모리 소자 및 그 제조방법에 대한 것이다.
일반적으로 플래쉬 메모리는 전기적 고쳐쓰기가 가능한 비휘발성 메모리이다. 플래쉬 메모리 셀의 프로그램 방식은 종래 자외선 소거형 EPROM과 같이 핫 일렉트론 주입방식을 이용하는 것으로써 통상적으로 메모리 셀의 드레인 부근에서 발생한 전자를 플로팅 게이트에 주입시키기 위해서 컨트롤 게이트에 고전압을 인가한다. 이에 따라 플로팅 게이트에 전자를 주입시킴으로써 프로그램한다. 이와 같이 전계를 이용하여 프로그램 시키는 플래쉬 메모리 중 SiMP(Simultaneous Multi Program) 셀은 멀티 프로그램이 가능한 구조로써 전계차에 따라서 프로그램하면서 프로그램 하는 전자량을 체크할 수 있는 장점을 가진 것으로 이하 첨부도면을 참조하여 SiMP(Siultaneous Multi Program)셀 구조로 형성된 종래의 반도체 메모리 소자를 설명하면 다음과 같다.
제1도는 종래 반도체 메모리 소자의 단면도를 나타낸 도면이다.
종래 반도체 메모리 소자는 제1도에 도시에 도시한 바와 같이 기판(1) 상의 소정 부분에 일간격을 갖도록 제1산화막(2)과 제1폴리실리콘층(3)이 접촉되어 형성되었고, 상기 제1폴리실리콘층(3)의 중앙 상부를 제외한 전면에 제1 게이트 산화막(4)이 형성되었고, 상기 제1게이트 산화막(4) 상에 플로팅 게이트(5)가 상기 제1폴리실리콘층(5)에 걸치도록 형성되었다. 그리고 상기 플로팅 게이트(5) 상측에 제2게이트 산화막(6)이 형성되었고 상기 제2게이트 산화막(6)에 적층되도록 컨트롤 게이트(7)가 형성되었다. 그리고 상기 컨트롤 게이트(7) 상에 게이트 캡 산화막(8)이 형성되었으며 상기 제1 게이트 산화막(4)과 상기 플로팅 게이트(5)와 상기 제2게이트 산화막(6)과 컨트롤 게이트(7)와 상기 게이트 캡 산화막(8) 양측면에 측벽 질화막(9)이 형성되어 잇고 상기 제1폴리실리콘층(3)의 중앙부분과 콘택되도록 제4폴리실리콘층(10)이 형성되었다.
다음으로 상기와 같이 구성된 종래의 반도체 메모리 소자의 프로그램 방식을 설명하면 먼저 제1폴리실리콘층(3)에 -8V를 인가하고 상기 컨트롤 게이트(7)에 5V를 인가하면 제1폴리실리콘층(3)과 컨트롤 게이트(7)에 13V의 전위차가 발생하여 제1폴리실리콘층(3)에 형성되어 있던 전자가 제1폴리실리콘층(3)과 플로팅 게이트(5) 사이의 얇은 제1게이트 산화막(4)의 에지를 통하여 플로팅 게이트(5)로 들어가서 정보를 저장하게 된다. 이 때 전위차에 따라 전계가 제1게이트 산화막(4)에 집중적으로 몰리게 되므로 사실상 프로그램은 제1게이트 산화막(4)의 에지 부분을 따라서 이루어 진다.
이와 같이 제조되는 종래의 반도체 메모리 소자는 다음과 같은 문제가 있다.
플로팅 게이트(5)에 프로그램 할 때 전계가 제1게이트 산화막(4)의 하나의 에지 부분을 통해서만 가능하므로 전자의 이동 면적이 적어서 프로그램 시간을 단축시키기가 어렵다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로써 다중 에지를 갖는 제1게이트 산화막을 이용하여 프로그램 시간을 단축시킬 수 있는 반도체 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
제1도는 종래 반도체 메모리 소자의 단면도를 나타낸 도면.
제2도는 본 발명 반도체 메모리 소자의 단면도를 나타낸 도면.
제3a도 내지 제3f도는 본 발명 반도체 메모리 소자의 제조를 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 기판 22 : 제1 산화막
23 : 제2 산화막 24 : 제3 산화막
25, 28 : 감광막 26 : 측벽 질화막
27 : 제1 폴리실리콘층 29 : 제1 게이트 산화막
30 : 제2 폴리실리콘층 30a : 플로팅 게이트
31 : 제2 게이트 산화막 32 : 제3 폴리실리콘층
32a : 컨트롤 게이트 33 : 제4 산화막
33a : 게이트 캡 산화막 35 : 측벽 산화막
36 : 제4 폴리실리콘층
상기와 같은 목적을 달성하기 위한 SiMP(Simultaneous Multi Program) 셀을 이용한 본 발명 반도체 메모리 소자는 기판 상에 다중의 계단 모양으로 적층되어 형성된 제1절연막과 제2절연막과 제3절연막, 상기 기판과 절연되어 상기 제1절연막과 상기 제2절연막과 상기 제3절연막을 감싸도록 형성된 제1전도층과, 상기 제1전도층의 중앙 상부에 콘택홀을 갖도록 전면에 적층되어 형성된 제1게이트 산화막과 플로팅 게이트와 제2게이트 산화막과 컨트롤 게이트와 게이트 캡 산화막, 상기 제1게이트 산화막과, 플로팅 게이트와, 제2게이트 산화막과, 컨트롤 게이트와 게이트 캡 산화막의 측면에 형성된 측벽 질연막과, 상기 콘택홀을 통해 제1전도층과 접촉되도록 형성된 제2전도층을 포함하여 구성되는 것을 특징으로 한다.
이하 첨부도면을 참조하여 본 발명 반도체 메모리 소자 및 그 제조방법을 설명하면 다음과 같다.
제2도는 본 발명 반도체 메모리 소자의 단면도를 나타낸 도면이고, 제3a도 내지 제3f도는 본 발명 반도체 메모리 소자의 제조를 나타낸 공정단면도이다.
먼저 본 발명 반도체 메모리 소자는 제2도에 도시한 바와 같이 기판(21) 상의 소정 부분에 일간격을 갖도록 복수개의 제1산화막(22)과, 제2산화막(23)과, 제3산화막(24)이 적층하여 형성되었고, 상기 제1산화막(22)과 제2산화막(23)과 제3산화막(24) 상을 덮도록 제1폴리실리콘층(27)이 각각 형성되었고, 상기 제1폴리실리콘층(27)의 중앙 상부에 콘택홀을 갖도록 상기 제1폴리실리콘층(27) 상부에 걸치도록 전면에 제1게이트 산화막(29)과 플로팅 게이트(30a)가 적층하여 형성되었고, 그리고 상기 플로팅 게이트(30a) 상측의 일부분과 적층되도록 제2게이트 산화막(31)과 컨트롤 게이트(32a)가 적층되어 형성되었다. 그리고 상기 컨트롤 게이트(32a) 상에 게이트 캡 산화막(33a)이 형성되었으며 상기 제1게이트 산화막(29)과 상기 플로팅 게이트(30a)과 상기 제2 게이트 산화막(31)과 상기 컨트롤 게이트(32a)와 상기 게이트 캡 산화막(33a) 양측면에 측벽 절연막(35)이 형성되어 있고, 상기 제1폴리실리콘층(27) 상부의 콘택홀과 콘택되도록 제4폴리실리콘층(36)이 형성되었다.
또한 상기와 같이 구성된 본 발명 반도체 메모리 소자의 제조방법은 먼저 제3a도에 도시한 바와 같이 기판(21) 상에 열 산화 공정이나 화학기상 증착법으로 산화막을 200Å 정도의 두께로 형성한 후 900℃의 온도로 어닐링하여 제1산화막(22)을 형성한다. 그리고 상기 제1산화막(2) 전면에 산화막을 200Å 정도의 두께를 갖도록 증착한 후 750℃의 온도로 어닐링하여 제2산화막(23)을 형성하고 상기 제2산화막(23) 상에 200Å 정도의 두께로 제3산화막(24)을 어닐링하지 않은 상태로 형성한다. 이렇게 어닐링의 온도를 달리하여 형성하여 형성하는 이유는 산화막이 어닐링된 온도에 따라서 강도가 달라지고 이렇게 달라진 강도를 이용하여 어닐링하지 않은 산화막은 좀 더 쉽게 식각하고 높게 어닐링한 산화막은 식각율을 줄일 수 있게 하기 위해서이다.
다음으로 제3b도에 도시한 바와 같이 전면에 감광막(25)을 도포하여 노광 및 현상 공정으로 일정 간격을 갖도록 패너팅 한 후 패터닝된 감광막(25)을 마스크로 이용하여 상기 제3산화막(24)을 이방성 식각한다.
그리고 제3c도에 도시한 바와 같이 감광막(25)을 제거한 후 전면에 질화막을 증착하여 이방성 식각이나 등방성 식각으로 제3산화막(24)의 양측면에 측벽 질화막(26)을 형성한다.
이어서 제3d도에 도시한 바와 같이 전면에 감광막을 도포하여 제3산화막(24) 상에 남도록 노광 및 현상 공정으로 패터닝하여 패터닝된 감광막과 측벽 질화막(26)을 마스크로 하여 제2산화막(23)을 식각한 후 상기 측벽 질화막(26)을 제거한다. 그리고 전면에 제1폴리실리콘층(27)을 증착한다. 이후에 전면에 감광막(28)을 도포하여 상기 제2산화막(23) 양측 상부의 제1폴리실리콘층(27)이 드러나도록 노광 및 현상 공정으로 선택적으로 패터닝한다.
다음에 제3e도에 도시한 바와 같이 상기 감광막(28)을 마스크로 이용하여 제1폴리실리콘층(27)을 제2산화막(23)의 측벽을 감싸도록 형성한 후 상기 제1산화막(22)을 이방성 식각하여 계단 모당의 다층 구조를 형성한다. 그리고 전면에 화학기상 증착법(CVD)으로 제1게이트 산화막(29)을 형성하고, 제1게이트 산화막(29) 전면에 제2폴리실리콘층(30)과 제2게이트 산화막(31)과 제3폴리실리콘층(32)과 제4산화막(33)을 차례로 증착한다. 그리고 감광막(34)을 도포하여 상기의 일간격을 갖고 식각된 제1폴리실리콘층(27) 상부에 걸치도록 노광 및 현상 공정으로 선택적으로 패터닝한다.
다음으로 제3f도에 도시한 바와 같이 상기 패터닝된 감광막(34)을 마스크로 이용하여 제4산화막(33)과 제3폴리실리콘층(32)과 제2게이트 산화막(31)과 제2폴리실리콘층(30)과 제1게이트 산화막(29)을 차례로 이방성 식각하여 제1폴리실리콘층(27)의 상부에 콘택홀을 갖도록 게이트 캡 산화막(33a)과 컨트롤 게이트(32a)와 제2게이트 산화막(31)과 플로팅 게이트(30a)와 제1게이트 산화막(29)을 형성한다. 도면에는 도시되지 않았지만 상기 플로팅 게이트(30a)의 양측 기판(21)에 소오스/드레인 영역을 형성한다. 그리고 전면에 화학기상 증착법으로 산화막을 증착한 후 블랭크 식각으로 상기 게이트 캡 산화막(33a)과 컨트롤 게이트(32a)와 제2게이트 산화막(31)과 플로팅 게이트(30a)와 제1게이트 산화막(29)의 양 측면에 측벽 절연막(35)을 형성한다. 이후에 상기 제1폴리실리콘층(27)과 콘택되도록 전면에 제4폴리실리콘층(36)을 증착하므로써 본 발명에 따른 반도체 메모리 소자의 제조를 완료한다.
이와 같은 제조과정을 거쳐 완성된 반도체 메모리 소자는 특히 프로그램의 효율을 증대시키기 위한 것으로써 프로그램 동작을 설명하면 다음과 같다.
먼저 제4폴리실리콘층(36)과 제1폴리실리콘층(27)에 -8V를 인가하고 컨트롤 게이트(32a)에 5V를 인가하면 13V의 전위차가 생기고 이에 따라 제1폴리실리콘층(27)에 있던 전자가 다층의 얇은 제1게이트 산화막(29)의 에지를 통하여 플로팅 게이트(30a)로 들어감으로써 프로그램이 완료된다. 이와 같이 다층의 에지를 형성하므로써 제1폴리실리콘층(27)과 플로팅 게이트(30a)의 접촉 면적이 확장되어 프로그램 시간을 줄일 수 있다.
상기에 설명한 바와 같이 본 발명 반도체 메모리 소자 및 그 제조방법은 다음과 같은 효과가 있다.
전위차를 형성하기 위한 제1폴리실리콘층과 정보를 저장하는 플로팅 게이트 사이의 제1게이트 산화막의 에지를 다중으로 형성하므로써 접촉 면적을 확장하여 프로그램 시간을 단축시킴으로써 향상된 소자를 제조할 수 있다.
Claims (9)
- 기판 상기 기판 상에 다중의 계단 모양으로 적층되어 형성된 제1절연막과, 제2절연막과, 제3절연막; 상기 기판과 절연되어 상기 제1절연막과 상기 제2절연막과 상기 제3절연막을 감싸도록 형성된 제1전도층과; 상기 제1전도층의 중앙 상부에 콘택홀을 갖도록 전면에 적층되어 형성된 제1게이트 산화막과, 플로팅 게이트와, 제2게이트 산화막과, 컨트롤 게이트와 게이트 캡 산화막; 상기 제1게이트 산화막과, 플로팅 게이트와, 제2게이트 산화막과, 컨트롤 게이트와 게이트 캡 산화막의 측면에 형성된 측벽 절연막과; 상기 콘택홀을 통해 제1전도층과 접촉되도록 형성된 제2전도층을 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 소자.
- 기판 상에 다중의 계단 모양의 제1절연막과 제2절연막과 제3절연막을 형성하는 단계; 상기 기판과 절연되고 상기 제1절연막과 제2절연막과 제3절연막을 감싸도록 제1전도층을 형성하는 단계; 상기 제1전도층 상부의 소정 영역에 콘택홀을 갖도록 제1게이트 산화막과 플로팅 게이트와 제2게이트 산화막과 게이트 캡 절연막을 형성하는 단계; 상기 콘택홀을 통해 제1전도층과 콘택되도록 제2전도층을 형성하는 단계를 포함하여 구성되는 반도체 메모리 소자의 제조방법.
- 제2항에 있어서, 상기 다중 계단 모양의 제1절연막과 제2절연막과 제3절연막은 산화막으로 형성함을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제2항에 있어서, 상기의 제1절연막은 200Å 정도의 두께로 950℃의 온도로 어닐링하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제2항에 있어서, 상기의 제2절연막은 200Å 정도의 두께로 750℃의 온도로 어닐링하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제2항에 있어서, 상기의 제3절연막은 200Å 정도의 두께로 어닐링 하지 않은 상태로 형성함을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제2항에 있어서, 상기 제3절연막은 사진 식각 공정으로 형성함을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제2항에 있어서, 상기 제1전도층은 실리콘으로 형성함을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제2항에 있어서, 상기 제2전도층은 실리콘으로 형성함을 특징으로 하는 반도체 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960056442A KR100192442B1 (ko) | 1996-11-22 | 1996-11-22 | 반도체 메모리 소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960056442A KR100192442B1 (ko) | 1996-11-22 | 1996-11-22 | 반도체 메모리 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980037652A KR19980037652A (ko) | 1998-08-05 |
| KR100192442B1 true KR100192442B1 (ko) | 1999-06-15 |
Family
ID=19483043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960056442A KR100192442B1 (ko) | 1996-11-22 | 1996-11-22 | 반도체 메모리 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100192442B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100331849B1 (ko) * | 1999-08-16 | 2002-04-09 | 박종섭 | 전하결합소자 및 그의 제조방법 |
-
1996
- 1996-11-22 KR KR1019960056442A patent/KR100192442B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980037652A (ko) | 1998-08-05 |
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|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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| LAPS | Lapse due to unpaid annual fee |