JPH07106441A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07106441A JPH07106441A JP5251552A JP25155293A JPH07106441A JP H07106441 A JPH07106441 A JP H07106441A JP 5251552 A JP5251552 A JP 5251552A JP 25155293 A JP25155293 A JP 25155293A JP H07106441 A JPH07106441 A JP H07106441A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- semiconductor memory
- memory device
- gate
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 不揮発性半導体記憶装置のゲート酸化膜のプ
ラズマダメージからの保護を図る。 【構成】 フィールド酸化膜２を形成した後、第１絶縁
膜４上にフローティングゲート３を形成し、次いで第２
絶縁膜６を介してコントロールゲート５を形成し、その
パターニング後に自己整合エッチングを行う。次いで、
ドレイン側のみＮ型不純物拡散層８ａを形成した後、第
１層間絶縁膜を形成し、フィールド酸化膜２を異方性プ
ラズマエッチングにより除去して、Ｎ型不純物イオン注
入によりソース８ｂを形成する。第１層間絶縁膜の側壁
部１２ａの保護により、ゲート酸化膜３へのプラズマダ
メージを防ぐことにより不揮発性半導体記憶装置の書換
え可能回数の向上を可能にすると共に、ソース８ｂをＬ
ＤＤ構造とすることでその耐圧特性の向上を可能とする
等により、不揮発性半導体記憶装置の信頼性及び歩留り
を向上させる。
ラズマダメージからの保護を図る。 【構成】 フィールド酸化膜２を形成した後、第１絶縁
膜４上にフローティングゲート３を形成し、次いで第２
絶縁膜６を介してコントロールゲート５を形成し、その
パターニング後に自己整合エッチングを行う。次いで、
ドレイン側のみＮ型不純物拡散層８ａを形成した後、第
１層間絶縁膜を形成し、フィールド酸化膜２を異方性プ
ラズマエッチングにより除去して、Ｎ型不純物イオン注
入によりソース８ｂを形成する。第１層間絶縁膜の側壁
部１２ａの保護により、ゲート酸化膜３へのプラズマダ
メージを防ぐことにより不揮発性半導体記憶装置の書換
え可能回数の向上を可能にすると共に、ソース８ｂをＬ
ＤＤ構造とすることでその耐圧特性の向上を可能とする
等により、不揮発性半導体記憶装置の信頼性及び歩留り
を向上させる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の製造
方法に関し、特に、不揮発性の半導体記憶装置の製造方
法に関する。
方法に関し、特に、不揮発性の半導体記憶装置の製造方
法に関する。
【０００２】
【従来の技術】不揮発性の半導体記憶装置は、半導体記
憶装置の電源を切った際にも書き込まれたデータが消滅
しない記憶装置であり、従来から種々の研究開発が進め
られている。
憶装置の電源を切った際にも書き込まれたデータが消滅
しない記憶装置であり、従来から種々の研究開発が進め
られている。
【０００３】不揮発性の半導体記憶装置の中で、ＥＰＲ
ＯＭ（Erasable Programable ReadOnly Memory）やフラ
ッシュメモリ等は、微細化に有利なメモリセル構造を有
しているので、デバイスの高集積化に適している。メモ
リセル微細化の手段として、ゲート配線層をマスクとし
て自己整合的にソース拡散層を形成する技術が特公昭６
３−４１２２４号公報に記載されている。図１８は、こ
の公報記載の半導体記憶回路装置（セルフアラインソー
ス構造を持つ半導体記憶装置）の製造方法によって製造
された記憶装置の平面略図である。また、図１９〜図２
４は、図１８の半導体記憶装置の製造における主要製造
工程段階を順次に示す断面図であり、各図において（Ａ
１）〜（Ａ６）、（Ｂ１）〜（Ｂ６）及び（Ｃ１）〜
（Ｃ６）は夫々、図１８のＡ−Ａ’、Ｂ−Ｂ’及びＣ−
Ｃ’断面を示している。
ＯＭ（Erasable Programable ReadOnly Memory）やフラ
ッシュメモリ等は、微細化に有利なメモリセル構造を有
しているので、デバイスの高集積化に適している。メモ
リセル微細化の手段として、ゲート配線層をマスクとし
て自己整合的にソース拡散層を形成する技術が特公昭６
３−４１２２４号公報に記載されている。図１８は、こ
の公報記載の半導体記憶回路装置（セルフアラインソー
ス構造を持つ半導体記憶装置）の製造方法によって製造
された記憶装置の平面略図である。また、図１９〜図２
４は、図１８の半導体記憶装置の製造における主要製造
工程段階を順次に示す断面図であり、各図において（Ａ
１）〜（Ａ６）、（Ｂ１）〜（Ｂ６）及び（Ｃ１）〜
（Ｃ６）は夫々、図１８のＡ−Ａ’、Ｂ−Ｂ’及びＣ−
Ｃ’断面を示している。
【０００４】図１９に示すように、まずＰ型シリコン基
板１上に素子分離法を用いて厚さ３０００〜８０００オ
ングストローム程度のフィールド酸化膜２を形成する。
次に、厚さ１００〜２００オングストローム程度の熱酸
化膜からなる第１ゲート絶縁膜４を形成した後に、化学
気相成長法（ＣＶＤ法）により、厚さ１０００〜３００
０オングストローム程度の多結晶シリコン層３を形成す
る。次いで、この多結晶シリコン層をパターニングして
フローティングゲート３を形成することで、図２０に示
す構造を得る。
板１上に素子分離法を用いて厚さ３０００〜８０００オ
ングストローム程度のフィールド酸化膜２を形成する。
次に、厚さ１００〜２００オングストローム程度の熱酸
化膜からなる第１ゲート絶縁膜４を形成した後に、化学
気相成長法（ＣＶＤ法）により、厚さ１０００〜３００
０オングストローム程度の多結晶シリコン層３を形成す
る。次いで、この多結晶シリコン層をパターニングして
フローティングゲート３を形成することで、図２０に示
す構造を得る。
【０００５】その後、フローティングゲート３上に厚さ
１００〜３００オングストローム程度の熱酸化シリコン
膜又は酸化シリコン膜−窒化シリコン膜−酸化シリコン
膜の３層構造のＯＮＯ膜からなる第２ゲート絶縁膜６を
形成する。次に、ＣＶＤ法により厚さ２０００〜４００
０オングストローム程度の多結晶シリコン層５を形成
し、次いで、公知の異方性エッチング技術を用いて、多
結晶シリコン層をコントロールゲート５としてパターニ
ングすると共に、第２ゲート絶縁膜６及びフローティン
グゲート４をパターニングして、図２１に示す構造を得
る。
１００〜３００オングストローム程度の熱酸化シリコン
膜又は酸化シリコン膜−窒化シリコン膜−酸化シリコン
膜の３層構造のＯＮＯ膜からなる第２ゲート絶縁膜６を
形成する。次に、ＣＶＤ法により厚さ２０００〜４００
０オングストローム程度の多結晶シリコン層５を形成
し、次いで、公知の異方性エッチング技術を用いて、多
結晶シリコン層をコントロールゲート５としてパターニ
ングすると共に、第２ゲート絶縁膜６及びフローティン
グゲート４をパターニングして、図２１に示す構造を得
る。
【０００６】次に、フォトレジスト７を形成し、このレ
ジスト７及びコントロールゲート５をマスクとしてフィ
ールド酸化膜２の異方性エッチングを行い、図２２に示
す構造を得る。引続き、イオン注入法を用いて、ソース
形成領域にＮ型不純物イオン、例えばリン（Ｐ）イオン
を注入する。次いで、レジスト７を除去した後に、イオ
ン注入法等によりドレイン及びソース形成領域にＮ型不
純物イオン、例えばヒ素（Ａｓ）イオンを導入し、Ｎ型
不純物拡散層領域（ソース）８ａ及びＮ型不純物層領域
（ドレイン）８ｂを形成することで、図２３に示す構造
を得る。
ジスト７及びコントロールゲート５をマスクとしてフィ
ールド酸化膜２の異方性エッチングを行い、図２２に示
す構造を得る。引続き、イオン注入法を用いて、ソース
形成領域にＮ型不純物イオン、例えばリン（Ｐ）イオン
を注入する。次いで、レジスト７を除去した後に、イオ
ン注入法等によりドレイン及びソース形成領域にＮ型不
純物イオン、例えばヒ素（Ａｓ）イオンを導入し、Ｎ型
不純物拡散層領域（ソース）８ａ及びＮ型不純物層領域
（ドレイン）８ｂを形成することで、図２３に示す構造
を得る。
【０００７】次に、例えばボロン（Ｂ）、リン（Ｐ）等
を含む酸化シリコン膜からなる層間膜１１を堆積した後
に、公知のフォトリソグラフィ技術を用いてコンタクト
孔１０を形成し、全体を覆ってアルミ配線層９を堆積し
これをパターニングして、最終的に図２４に示す構造を
得る。
を含む酸化シリコン膜からなる層間膜１１を堆積した後
に、公知のフォトリソグラフィ技術を用いてコンタクト
孔１０を形成し、全体を覆ってアルミ配線層９を堆積し
これをパターニングして、最終的に図２４に示す構造を
得る。
【０００８】上記半導体記憶装置の製造方法は、主とし
て、ソース消去型フラッシュメモリの製造に採用され
る。この方法により製造されたメモリセルでは、ソース
拡散層をゲート配線層と自己整合的に形成することがで
きるので、ソース拡散層とゲート配線層との間で目合わ
せマージンをとる必要がなく、メモリセルの微細化に好
適である。
て、ソース消去型フラッシュメモリの製造に採用され
る。この方法により製造されたメモリセルでは、ソース
拡散層をゲート配線層と自己整合的に形成することがで
きるので、ソース拡散層とゲート配線層との間で目合わ
せマージンをとる必要がなく、メモリセルの微細化に好
適である。
【０００９】
【発明が解決しようとする課題】ところで、上記従来の
半導体記憶装置の製造方法では、更なるスケーリングの
要求により酸化膜をより薄膜化し、或いは、この技術を
フラッシュメモリに適用する場合には、第１ゲート絶縁
膜４を約１００オングストローム以下の薄膜にする必要
がある。しかし、このような場合には、自己整合的にソ
ースを形成する異方性エッチングの際に、この極めて薄
い第１ゲート絶縁膜４がプラズマエッチングにさらされ
て膜破壊を起こす可能性があり、これに起因して書換え
可能回数が低下する。図２５は、メモリセルの書換え回
数と発生する累積不良率（％）との関係を、従来及び本
発明の製造方法により得られた半導体記憶装置の双方に
ついて示してある。同図に示されるように、従来の不揮
発性半導体記憶装置では、プラズマダメージに起因して
書換え可能回数が１０2オーダーに留っている。
半導体記憶装置の製造方法では、更なるスケーリングの
要求により酸化膜をより薄膜化し、或いは、この技術を
フラッシュメモリに適用する場合には、第１ゲート絶縁
膜４を約１００オングストローム以下の薄膜にする必要
がある。しかし、このような場合には、自己整合的にソ
ースを形成する異方性エッチングの際に、この極めて薄
い第１ゲート絶縁膜４がプラズマエッチングにさらされ
て膜破壊を起こす可能性があり、これに起因して書換え
可能回数が低下する。図２５は、メモリセルの書換え回
数と発生する累積不良率（％）との関係を、従来及び本
発明の製造方法により得られた半導体記憶装置の双方に
ついて示してある。同図に示されるように、従来の不揮
発性半導体記憶装置では、プラズマダメージに起因して
書換え可能回数が１０2オーダーに留っている。
【００１０】また、上記異方性イオンエッチングによ
り、メモリセルの電気的特性が影響される。特に、ソー
ス消去型の不揮発性半導体記憶装置の場合には、ソース
拡散層の不純物濃度の広がり方が、ソース消去スピード
又は書き込みスピードを左右し、半導体記憶装置の特性
のバラツキを生ずる。この特性のばらつきは、半導体記
憶装置の歩留りを低下させる。
り、メモリセルの電気的特性が影響される。特に、ソー
ス消去型の不揮発性半導体記憶装置の場合には、ソース
拡散層の不純物濃度の広がり方が、ソース消去スピード
又は書き込みスピードを左右し、半導体記憶装置の特性
のバラツキを生ずる。この特性のばらつきは、半導体記
憶装置の歩留りを低下させる。
【００１１】本発明は、上記に鑑み、自己整合的にソー
ス拡散層を形成する半導体記憶装置の製造方法を改良
し、プラズマダメージ等によりゲート酸化膜が劣化しな
いこと及びソース拡散層の特性のばらつきが生じないこ
とから、信頼性及び歩留りが高い半導体記憶装置の製造
方法を提供することを目的とする。
ス拡散層を形成する半導体記憶装置の製造方法を改良
し、プラズマダメージ等によりゲート酸化膜が劣化しな
いこと及びソース拡散層の特性のばらつきが生じないこ
とから、信頼性及び歩留りが高い半導体記憶装置の製造
方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置の製造方法は、浮遊ゲート
及び制御ゲートを備える不揮発性の半導体記憶装置の製
造方法において、第１導電型の半導体基板上に相互に平
行に延在する第１絶縁膜を形成する工程と、該第１絶縁
膜の間に延在する第１ゲート絶縁膜を形成する工程と、
該第１ゲート絶縁膜上に浮遊ゲート電極を形成する工程
と、該浮遊ゲート電極を覆って第２ゲート絶縁膜を形成
する工程と、該第２ゲート絶縁膜上に前記第１絶縁膜と
直交すると共に相互に平行に延在する制御ゲート電極を
形成する工程と、該制御ゲート電極をマスクとして前記
第２ゲート絶縁膜、前記浮遊ゲート電極、及び前記第１
ゲート絶縁膜を選択的に除去する工程と、前記半導体基
板の第１の所定領域に第２導電型不純物を導入してドレ
インを形成する工程と、前記制御ゲート電極を含む全体
を覆って第２絶縁膜を形成する工程と、前記第２絶縁膜
を選択的に除去すると共に前記制御ゲート電極をマスク
として前記第１絶縁膜を選択的に除去して、前記半導体
基板の第２の所定領域を露出させる工程と、該露出した
第２の所定領域に第２導電型不純物を導入してソースを
形成する工程とを含むことを特徴とする。
に、本発明の半導体記憶装置の製造方法は、浮遊ゲート
及び制御ゲートを備える不揮発性の半導体記憶装置の製
造方法において、第１導電型の半導体基板上に相互に平
行に延在する第１絶縁膜を形成する工程と、該第１絶縁
膜の間に延在する第１ゲート絶縁膜を形成する工程と、
該第１ゲート絶縁膜上に浮遊ゲート電極を形成する工程
と、該浮遊ゲート電極を覆って第２ゲート絶縁膜を形成
する工程と、該第２ゲート絶縁膜上に前記第１絶縁膜と
直交すると共に相互に平行に延在する制御ゲート電極を
形成する工程と、該制御ゲート電極をマスクとして前記
第２ゲート絶縁膜、前記浮遊ゲート電極、及び前記第１
ゲート絶縁膜を選択的に除去する工程と、前記半導体基
板の第１の所定領域に第２導電型不純物を導入してドレ
インを形成する工程と、前記制御ゲート電極を含む全体
を覆って第２絶縁膜を形成する工程と、前記第２絶縁膜
を選択的に除去すると共に前記制御ゲート電極をマスク
として前記第１絶縁膜を選択的に除去して、前記半導体
基板の第２の所定領域を露出させる工程と、該露出した
第２の所定領域に第２導電型不純物を導入してソースを
形成する工程とを含むことを特徴とする。
【００１３】
【作用】本発明の半導体記憶装置の製造方法では、第１
層間絶縁膜を形成した後に第１絶縁膜を選択的に除去し
て半導体基板の第２の所定領域を露出させる構成を採用
することにより、第１層間絶縁膜が第１ゲート酸化膜の
ための側壁となってこれを保護するので、第１ゲート酸
化膜に生ずるプラズマダメージが減少する。
層間絶縁膜を形成した後に第１絶縁膜を選択的に除去し
て半導体基板の第２の所定領域を露出させる構成を採用
することにより、第１層間絶縁膜が第１ゲート酸化膜の
ための側壁となってこれを保護するので、第１ゲート酸
化膜に生ずるプラズマダメージが減少する。
【００１４】
【実施例】図面を参照して更に本発明について詳細に説
明する。図１は本発明の一実施例の半導体記憶装置の製
造方法により製造される半導体記憶装置の平面略図であ
る。また、図２〜図８は、その製造方法における主要工
程段階での半導体記憶装置を示す断面図であり、各図に
おいて、（Ｄ１）〜（Ｄ７）、（Ｅ１）〜（Ｅ７）及び
（Ｆ１）〜（Ｆ７）は夫々、図１のＤ−Ｄ’、Ｅ−Ｅ’
及びＦ−Ｆ’断面を示している。図１の半導体記憶装置
の製造にあたっては、まず、Ｐ型シリコン基板１上に素
子分離法を用いて厚さ３０００〜８０００オングストロ
ーム程度のフィールド酸化膜（第１絶縁膜）２を形成す
ることで、図２に示す構造を得る。フィールド酸化膜２
は、基板上１において相互に平行に延在するように形成
される。
明する。図１は本発明の一実施例の半導体記憶装置の製
造方法により製造される半導体記憶装置の平面略図であ
る。また、図２〜図８は、その製造方法における主要工
程段階での半導体記憶装置を示す断面図であり、各図に
おいて、（Ｄ１）〜（Ｄ７）、（Ｅ１）〜（Ｅ７）及び
（Ｆ１）〜（Ｆ７）は夫々、図１のＤ−Ｄ’、Ｅ−Ｅ’
及びＦ−Ｆ’断面を示している。図１の半導体記憶装置
の製造にあたっては、まず、Ｐ型シリコン基板１上に素
子分離法を用いて厚さ３０００〜８０００オングストロ
ーム程度のフィールド酸化膜（第１絶縁膜）２を形成す
ることで、図２に示す構造を得る。フィールド酸化膜２
は、基板上１において相互に平行に延在するように形成
される。
【００１５】次に、厚さ１００〜２００オングストロー
ム程度の熱酸化膜からなる第１ゲート絶縁膜４を形成し
た後に、化学気相成長法（ＣＶＤ法）により、厚さ１０
００〜３０００オングストローム程度の多結晶シリコン
層を形成する。多結晶シリコン層をパターニングしてこ
れをフローティングゲート３として形成することで、図
３に示す構造を得る。フローティングゲートは、図１で
は破線で示されており、各メモリセル毎に１つのゲート
として形成される。
ム程度の熱酸化膜からなる第１ゲート絶縁膜４を形成し
た後に、化学気相成長法（ＣＶＤ法）により、厚さ１０
００〜３０００オングストローム程度の多結晶シリコン
層を形成する。多結晶シリコン層をパターニングしてこ
れをフローティングゲート３として形成することで、図
３に示す構造を得る。フローティングゲートは、図１で
は破線で示されており、各メモリセル毎に１つのゲート
として形成される。
【００１６】次いで、フローティングゲート３上に、厚
さ１００〜３００オングストローム程度の熱酸化膜、又
は酸化膜−窒化膜−酸化膜の３層からなる第２ゲート絶
縁膜６を形成する。次に、ＣＶＤ法により、厚さ２００
０〜４０００オングストローム程度の多結晶シリコン層
を堆積した後、公知の異方性イオンエッチング技術を用
いて、多結晶シリコン層をパターニングすると共に第２
ゲート絶縁膜６及びフローティングゲート３をパターニ
ングする。これにより、多結晶シリコン層からコントロ
ールゲート５を形成し、図４に示す構造を得る。コント
ロールゲート５は、基板上でフィールド酸化膜２と直交
方向に且つ相互に平行に延在する。
さ１００〜３００オングストローム程度の熱酸化膜、又
は酸化膜−窒化膜−酸化膜の３層からなる第２ゲート絶
縁膜６を形成する。次に、ＣＶＤ法により、厚さ２００
０〜４０００オングストローム程度の多結晶シリコン層
を堆積した後、公知の異方性イオンエッチング技術を用
いて、多結晶シリコン層をパターニングすると共に第２
ゲート絶縁膜６及びフローティングゲート３をパターニ
ングする。これにより、多結晶シリコン層からコントロ
ールゲート５を形成し、図４に示す構造を得る。コント
ロールゲート５は、基板上でフィールド酸化膜２と直交
方向に且つ相互に平行に延在する。
【００１７】次に、イオン注入法を用いて第１の所定領
域にＮ型不純物イオン、例えば砒素（Ａｓ）イオンを注
入してＮ型不純物拡散層領域を成すドレイン８ａを形成
する。次いで、酸化シリコン膜からなる第１層間絶縁膜
（第２絶縁膜）１２を形成することで、図５に示す構造
を得る。引続き、フォトレジスト７を形成し、このフォ
トレジスト７及びコントロールゲート５をマスクとし
て、フィールド酸化膜２及び第１層間絶縁膜１２を異方
性エッチングする。この工程では、第１層間絶縁膜１２
の残存部１２ａ及びフィールド酸化膜２の残存部２ａが
ソース形成領域の周縁部の一部に残される。この様子を
図６に示した。
域にＮ型不純物イオン、例えば砒素（Ａｓ）イオンを注
入してＮ型不純物拡散層領域を成すドレイン８ａを形成
する。次いで、酸化シリコン膜からなる第１層間絶縁膜
（第２絶縁膜）１２を形成することで、図５に示す構造
を得る。引続き、フォトレジスト７を形成し、このフォ
トレジスト７及びコントロールゲート５をマスクとし
て、フィールド酸化膜２及び第１層間絶縁膜１２を異方
性エッチングする。この工程では、第１層間絶縁膜１２
の残存部１２ａ及びフィールド酸化膜２の残存部２ａが
ソース形成領域の周縁部の一部に残される。この様子を
図６に示した。
【００１８】次に、イオン注入法等により、第２の所定
領域を成すソース形成領域にＮ−型不純物イオン、例え
ばリン（Ｐ）イオンを注入し、引続きＮ型不純物イオン
例えば砒素（Ａｓ）イオンを注入して、Ｎ型不純物拡散
層領域を成すソース８ｂを形成する。これにより、図７
に示す構造を得る。次いで、例えばボロン（Ｂ）或いは
リン（Ｐ）等を含む酸化シリコン膜からなる層間膜１１
を堆積した後、公知のフォトリソグラフィ技術によりコ
ンタクト孔１０を形成する。その後、全体を覆ってアル
ミ配線層９を堆積し、これをパターニングすることで、
最終的に図８に示す構造を得る。
領域を成すソース形成領域にＮ−型不純物イオン、例え
ばリン（Ｐ）イオンを注入し、引続きＮ型不純物イオン
例えば砒素（Ａｓ）イオンを注入して、Ｎ型不純物拡散
層領域を成すソース８ｂを形成する。これにより、図７
に示す構造を得る。次いで、例えばボロン（Ｂ）或いは
リン（Ｐ）等を含む酸化シリコン膜からなる層間膜１１
を堆積した後、公知のフォトリソグラフィ技術によりコ
ンタクト孔１０を形成する。その後、全体を覆ってアル
ミ配線層９を堆積し、これをパターニングすることで、
最終的に図８に示す構造を得る。
【００１９】上記実施例の製造方法により得られた半導
体記憶装置では、セルフアラインソース形成の際の異方
性イオンエッチングにおいて、メモリセル側壁が膜間絶
縁膜１２で保護されており、極めて薄い第１ゲート絶縁
膜（トンネル膜）４へのプラズマダメージを低減させる
ばかりでなく、ゲート近傍のソース拡散層８ｂでは、半
導体基板に与えられるダメージが少く、特性の変動及び
劣化を防止する。
体記憶装置では、セルフアラインソース形成の際の異方
性イオンエッチングにおいて、メモリセル側壁が膜間絶
縁膜１２で保護されており、極めて薄い第１ゲート絶縁
膜（トンネル膜）４へのプラズマダメージを低減させる
ばかりでなく、ゲート近傍のソース拡散層８ｂでは、半
導体基板に与えられるダメージが少く、特性の変動及び
劣化を防止する。
【００２０】また、前記異方性イオンエッチングの終了
時にソース拡散層領域周縁部に第１層間絶縁膜１２がい
くらか残されるので、この第１層間絶縁膜の残存部１２
ａを透過させてイオンを注入してソースを形成すること
により、ゲート近傍のソース部分をＮ型低濃度拡散層
（ＬＤＤ）として形成することができる。このため、ソ
ース消去の際に印加される例えば１２Ｖ程度の高電圧に
容易に耐える高耐圧構造のソースが得られる。
時にソース拡散層領域周縁部に第１層間絶縁膜１２がい
くらか残されるので、この第１層間絶縁膜の残存部１２
ａを透過させてイオンを注入してソースを形成すること
により、ゲート近傍のソース部分をＮ型低濃度拡散層
（ＬＤＤ）として形成することができる。このため、ソ
ース消去の際に印加される例えば１２Ｖ程度の高電圧に
容易に耐える高耐圧構造のソースが得られる。
【００２１】図９は、本発明の第２の実施例の製造方法
で得られた半導体記憶装置の平面略図である。また、図
１０〜図１７は図９の半導体記憶装置をその製造工程段
階毎に順次示す断面図で、各図の（Ｇ１）〜（Ｇ８）、
（Ｈ１）〜（Ｈ８）及び（Ｉ１）〜（Ｉ８）は夫々、図
９のＧ−Ｇ’、Ｈ−Ｈ’、Ｉ−Ｉ’断面を示している。
この半導体記憶装置の製造にあたっては、まず、図１０
に示すように、Ｐ型シリコン基板１上に素子分離法を用
いて厚さ３０００〜８０００オングストローム程度のフ
ィールド酸化膜２を形成し、次いで厚さ１００〜２００
オングストローム程度の熱酸化膜からなる第１ゲート絶
縁膜４を形成する。次に、化学気相成長法（ＣＶＤ法）
により、厚さ１０００〜３０００オングストローム程度
の多結晶シリコン層３を形成し、次いで、この多結晶シ
リコン層をパターニングしてフローティングゲート３を
形成して、図１１に示す構造を得る。
で得られた半導体記憶装置の平面略図である。また、図
１０〜図１７は図９の半導体記憶装置をその製造工程段
階毎に順次示す断面図で、各図の（Ｇ１）〜（Ｇ８）、
（Ｈ１）〜（Ｈ８）及び（Ｉ１）〜（Ｉ８）は夫々、図
９のＧ−Ｇ’、Ｈ−Ｈ’、Ｉ−Ｉ’断面を示している。
この半導体記憶装置の製造にあたっては、まず、図１０
に示すように、Ｐ型シリコン基板１上に素子分離法を用
いて厚さ３０００〜８０００オングストローム程度のフ
ィールド酸化膜２を形成し、次いで厚さ１００〜２００
オングストローム程度の熱酸化膜からなる第１ゲート絶
縁膜４を形成する。次に、化学気相成長法（ＣＶＤ法）
により、厚さ１０００〜３０００オングストローム程度
の多結晶シリコン層３を形成し、次いで、この多結晶シ
リコン層をパターニングしてフローティングゲート３を
形成して、図１１に示す構造を得る。
【００２２】次に、厚さ１００〜３００オングストロー
ム程度の熱酸化膜又は酸化膜−窒化膜−酸化膜の３層か
らなる第２ゲート絶膜縁６を形成し、次いで、ＣＶＤ法
により厚さ２０００〜４０００オングストローム程度の
多結晶シリコン層５を形成する。次いで、公知の異方性
イオンエッチング技術を用いて、多結晶シリコン層、第
２ゲート絶縁膜６及びフローティングゲート４をパター
ニングする。これにより、多結晶シリコン層からコント
ロールゲート５を形成し、図１２に示す構造を得る。次
に、イオン注入法を用いてドレイン形成領域にＮ型不純
物イオン、例えば砒素（Ａｓ）イオンを導入してＮ型不
純物拡散層領域（ドレイン）８ａを形成する。次いで、
酸化シリコン膜から成る第１層間絶縁膜１２を形成する
ことで、図１３に示す構造を得る。
ム程度の熱酸化膜又は酸化膜−窒化膜−酸化膜の３層か
らなる第２ゲート絶膜縁６を形成し、次いで、ＣＶＤ法
により厚さ２０００〜４０００オングストローム程度の
多結晶シリコン層５を形成する。次いで、公知の異方性
イオンエッチング技術を用いて、多結晶シリコン層、第
２ゲート絶縁膜６及びフローティングゲート４をパター
ニングする。これにより、多結晶シリコン層からコント
ロールゲート５を形成し、図１２に示す構造を得る。次
に、イオン注入法を用いてドレイン形成領域にＮ型不純
物イオン、例えば砒素（Ａｓ）イオンを導入してＮ型不
純物拡散層領域（ドレイン）８ａを形成する。次いで、
酸化シリコン膜から成る第１層間絶縁膜１２を形成する
ことで、図１３に示す構造を得る。
【００２３】次いで、第１層間絶縁膜１２を、異方性イ
オンエッチングにより選択的に除去して、メモリセル側
壁部分にのみこれを残して側壁絶縁膜１２を形成するこ
とで、図１４に示す構造を得る。引続き、フォトレジス
ト７を形成し、次いで、このレジスト７及びコントロー
ルゲート５をマスクとして、フィールド酸化膜２及び側
壁絶縁膜１２を異方性エッチングすることで、図１５に
示す構造を得る。
オンエッチングにより選択的に除去して、メモリセル側
壁部分にのみこれを残して側壁絶縁膜１２を形成するこ
とで、図１４に示す構造を得る。引続き、フォトレジス
ト７を形成し、次いで、このレジスト７及びコントロー
ルゲート５をマスクとして、フィールド酸化膜２及び側
壁絶縁膜１２を異方性エッチングすることで、図１５に
示す構造を得る。
【００２４】次に、イオン注入法等により、ソース形成
領域にＮ型不純物イオン、例えばリン（Ｐ）イオンを導
入し、次いで、Ｎ型不純物イオン、例えば砒素（Ａｓ）
イオンを導入して、Ｎ型不純物拡散層領域（ソース）８
ｂを形成することで、図１６に示す構造を得る。引続
き、例えばボロン（Ｂ）又はリン（Ｐ）等を含む酸化シ
リコン膜からなる層間膜１１を堆積した後、公知のエッ
チング技術によりコンタクト孔１０を形成し、引続きア
ルミ配線９を形成することで、最終的に図１７に示す構
造を得る。
領域にＮ型不純物イオン、例えばリン（Ｐ）イオンを導
入し、次いで、Ｎ型不純物イオン、例えば砒素（Ａｓ）
イオンを導入して、Ｎ型不純物拡散層領域（ソース）８
ｂを形成することで、図１６に示す構造を得る。引続
き、例えばボロン（Ｂ）又はリン（Ｐ）等を含む酸化シ
リコン膜からなる層間膜１１を堆積した後、公知のエッ
チング技術によりコンタクト孔１０を形成し、引続きア
ルミ配線９を形成することで、最終的に図１７に示す構
造を得る。
【００２５】上記第２の実施例の製造方法によると、第
１の実施例で示した利点に加え、このメモリ集積回路内
の周辺トランジスタについて側壁構造を適用している場
合には、この周辺トランジスタの側壁形成の際にメモリ
セルトランジスタの側壁を同時に形成することができ
る。従って、メモリセルの側壁形成のために、特別なプ
ロセスステップを新たに設ける必要がない。また、メモ
リセルトランジスタを側壁構造にすることによって、ド
レイン及びソース拡散層を確実にＬＤＤ構造として形成
できるので、耐圧に適した構造とすることが出来る等、
プロセスデバイスの応用性が広がる。
１の実施例で示した利点に加え、このメモリ集積回路内
の周辺トランジスタについて側壁構造を適用している場
合には、この周辺トランジスタの側壁形成の際にメモリ
セルトランジスタの側壁を同時に形成することができ
る。従って、メモリセルの側壁形成のために、特別なプ
ロセスステップを新たに設ける必要がない。また、メモ
リセルトランジスタを側壁構造にすることによって、ド
レイン及びソース拡散層を確実にＬＤＤ構造として形成
できるので、耐圧に適した構造とすることが出来る等、
プロセスデバイスの応用性が広がる。
【００２６】上記本発明の各実施例の半導体記憶装置の
製造方法によると、第１ゲート酸化膜の劣化を防止でき
るので、不揮発性半導体記憶装置の書換え可能回数の向
上が可能となる。即ち図２５に示すように、従来の方法
で製造された半導体記憶装置に比較すると、本発明の方
法により製造された不揮発性半導体記憶装置は、ほぼ３
桁の書換え可能回数の向上が達成される。
製造方法によると、第１ゲート酸化膜の劣化を防止でき
るので、不揮発性半導体記憶装置の書換え可能回数の向
上が可能となる。即ち図２５に示すように、従来の方法
で製造された半導体記憶装置に比較すると、本発明の方
法により製造された不揮発性半導体記憶装置は、ほぼ３
桁の書換え可能回数の向上が達成される。
【００２７】なお、上記各実施例の構成は単に例示であ
り、本発明の半導体装置の製造方法は、上記実施例の構
成から種々の修正及び変更が可能であり、本発明は上記
実施例の構成にのみ限定されるものではない。
り、本発明の半導体装置の製造方法は、上記実施例の構
成から種々の修正及び変更が可能であり、本発明は上記
実施例の構成にのみ限定されるものではない。
【００２８】
【発明の効果】以上説明したように、本発明の半導体記
憶装置の製造方法によると、第１ゲート酸化膜を異方性
エッチングの際のプラズマダメージから保護できるこ
と、並びに、第２絶縁膜を側壁として或いは残存部とし
て残すことでソース拡散層の周縁部をＬＤＤ構造に形成
出来ることから、本発明は、半導体記憶装置の信頼性を
向上させ、その歩留りの向上を可能とした顕著な効果を
奏する。
憶装置の製造方法によると、第１ゲート酸化膜を異方性
エッチングの際のプラズマダメージから保護できるこ
と、並びに、第２絶縁膜を側壁として或いは残存部とし
て残すことでソース拡散層の周縁部をＬＤＤ構造に形成
出来ることから、本発明は、半導体記憶装置の信頼性を
向上させ、その歩留りの向上を可能とした顕著な効果を
奏する。
【図１】本発明の第１の実施例の製造方法により得られ
た半導体記憶装置の平面略図。
た半導体記憶装置の平面略図。
【図２】図１の半導体記憶装置の１つの製造工程段階の
状態を示す断面図。
状態を示す断面図。
【図３】図１の半導体記憶装置の１つの製造工程段階の
状態を示す断面図。
状態を示す断面図。
【図４】図１の半導体記憶装置の１つの製造工程段階の
状態を示す断面図。
状態を示す断面図。
【図５】図１の半導体記憶装置の１つの製造工程段階の
状態を示す断面図。
状態を示す断面図。
【図６】図１の半導体記憶装置の１つの製造工程段階の
状態を示す断面図。
状態を示す断面図。
【図７】図１の半導体記憶装置の１つの製造工程段階の
状態を示す断面図。
状態を示す断面図。
【図８】図１の半導体記憶装置の１つの製造工程段階の
状態を示す断面図。
状態を示す断面図。
【図９】本発明の第２の実施例の製造方法により得られ
た半導体記憶装置の平面略図。
た半導体記憶装置の平面略図。
【図１０】図９の半導体記憶装置の１製造工程段階の状
態を示す断面図。
態を示す断面図。
【図１１】図９の半導体記憶装置の１製造工程段階の状
態を示す断面図。
態を示す断面図。
【図１２】図９の半導体記憶装置の１製造工程段階の状
態を示す断面図。
態を示す断面図。
【図１３】図９の半導体記憶装置の１製造工程段階の状
態を示す断面図。
態を示す断面図。
【図１４】図９の半導体記憶装置の１製造工程段階の状
態を示す断面図。
態を示す断面図。
【図１５】図９の半導体記憶装置の１製造工程段階の状
態を示す断面図。
態を示す断面図。
【図１６】図９の半導体記憶装置の１製造工程段階の状
態を示す断面図。
態を示す断面図。
【図１７】図９の半導体記憶装置の１製造工程段階の状
態を示す断面図。
態を示す断面図。
【図１８】従来の製造方法で得られた不揮発性半導体記
憶装置の平面略図
憶装置の平面略図
【図１９】図１８の不揮発性半導体記憶装置の１製造工
程段階の状態を示す断面図。
程段階の状態を示す断面図。
【図２０】図１８の不揮発性半導体記憶装置の１製造工
程段階の状態を示す断面図。
程段階の状態を示す断面図。
【図２１】図１８の不揮発性半導体記憶装置の１製造工
程段階の状態を示す断面図。
程段階の状態を示す断面図。
【図２２】図１８の不揮発性半導体記憶装置の１製造工
程段階の状態を示す断面図。
程段階の状態を示す断面図。
【図２３】図１８の不揮発性半導体記憶装置の１製造工
程段階の状態を示す断面図。
程段階の状態を示す断面図。
【図２４】図１８の不揮発性半導体記憶装置の１製造工
程段階の状態を示す断面図。
程段階の状態を示す断面図。
【図２５】従来及び本発明の製造方法により得られた半
導体記憶装置の比較をするために示す、メモリセル不良
率のイオンエッチング工程の繰返し回数依存性を示すグ
ラフ。
導体記憶装置の比較をするために示す、メモリセル不良
率のイオンエッチング工程の繰返し回数依存性を示すグ
ラフ。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ フローティングゲート ４ 第１ゲート絶縁膜 ５ コントロールゲート ６ 第２ゲート絶縁膜 ７ レジスト ８ａ Ｎ型拡散層領域（ドレイン） ８ｂ Ｎ型拡散層領域（ソース） ９ アルミ配線層 １０ コンタクト孔 １１ 層間膜 １２ 第１層間絶縁膜
Claims (2)
- 【請求項１】 浮遊ゲート及び制御ゲートを備える不揮
発性の半導体記憶装置の製造方法において、第１導電型
の半導体基板上に相互に平行に延在する第１絶縁膜を形
成する工程と、該第１絶縁膜の間に延在する第１ゲート
絶縁膜を形成する工程と、該第１ゲート絶縁膜上に浮遊
ゲート電極を形成する工程と、該浮遊ゲート電極を覆っ
て第２ゲート絶縁膜を形成する工程と、該第２ゲート絶
縁膜上に前記第１絶縁膜と直交すると共に相互に平行に
延在する制御ゲート電極を形成する工程と、該制御ゲー
ト電極をマスクとして前記第２ゲート絶縁膜、前記浮遊
ゲート電極、及び前記第１ゲート絶縁膜を選択的に除去
する工程と、前記半導体基板の第１の所定領域に第２導
電型不純物を導入してドレインを形成する工程と、前記
制御ゲート電極を含む全体を覆って第２絶縁膜を形成す
る工程と、前記第２絶縁膜を選択的に除去すると共に前
記制御ゲート電極をマスクとして前記第１絶縁膜を選択
的に除去して、前記半導体基板の第２の所定領域を露出
させる工程と、該露出した第２の所定領域に第２導電型
不純物を導入してソースを形成する工程とを含むことを
特徴とする半導体記憶装置の製造方法。 - 【請求項２】 前記第２の所定領域を露出させる工程
で、前記第２絶縁膜を前記浮遊ゲート電極及び制御ゲー
ト電極の側壁の少なくとも一部に残存させることを特徴
とする請求項１に記載の半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5251552A JP2982580B2 (ja) | 1993-10-07 | 1993-10-07 | 不揮発性半導体装置の製造方法 |
| US08/318,390 US5510282A (en) | 1993-01-07 | 1994-10-05 | Method for manufacturing a nonvolatile semiconductor memory device using a residual sidewall film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5251552A JP2982580B2 (ja) | 1993-10-07 | 1993-10-07 | 不揮発性半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106441A true JPH07106441A (ja) | 1995-04-21 |
| JP2982580B2 JP2982580B2 (ja) | 1999-11-22 |
Family
ID=17224530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5251552A Expired - Lifetime JP2982580B2 (ja) | 1993-01-07 | 1993-10-07 | 不揮発性半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5510282A (ja) |
| JP (1) | JP2982580B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100295149B1 (ko) * | 1998-03-26 | 2001-07-12 | 윤종용 | 셀프-얼라인소오스공정을이용하는비휘발성메모리장치의제조방법 |
| KR100295136B1 (ko) * | 1998-04-13 | 2001-09-17 | 윤종용 | 불휘발성메모리장치및그제조방법 |
| KR100600330B1 (ko) * | 1999-06-23 | 2006-07-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 웰 픽업 형성방법 |
| JP2006519505A (ja) * | 2003-03-05 | 2006-08-24 | スパンション エルエルシー | 耐コンタクトホール形成ダメージを有する電荷捕獲メモリアレイ |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3548834B2 (ja) * | 1996-09-04 | 2004-07-28 | 沖電気工業株式会社 | 不揮発性半導体メモリの製造方法 |
| IT1293535B1 (it) * | 1997-07-14 | 1999-03-01 | Consorzio Eagle | Perfezionamento nel procedimento di attacco chimico anisotropo dell'ossido di silicio, in particolare nella fabbricazione di |
| US6277723B1 (en) * | 1999-10-14 | 2001-08-21 | Taiwan Semiconductor Manufacturing Company | Plasma damage protection cell using floating N/P/N and P/N/P structure |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6469054A (en) * | 1987-09-10 | 1989-03-15 | Matsushita Electronics Corp | Manufacture of mis type transistor |
| JPH01143358A (ja) * | 1987-11-30 | 1989-06-05 | Nec Corp | Ｍｏｓ型半導体集積回路装置の製造方法 |
| JPH05343693A (ja) * | 1992-06-05 | 1993-12-24 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0783066B2 (ja) * | 1989-08-11 | 1995-09-06 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH05121701A (ja) * | 1991-10-25 | 1993-05-18 | Rohm Co Ltd | Ｎａｎｄ構造の半導体装置の製造方法 |
-
1993
- 1993-10-07 JP JP5251552A patent/JP2982580B2/ja not_active Expired - Lifetime
-
1994
- 1994-10-05 US US08/318,390 patent/US5510282A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6469054A (en) * | 1987-09-10 | 1989-03-15 | Matsushita Electronics Corp | Manufacture of mis type transistor |
| JPH01143358A (ja) * | 1987-11-30 | 1989-06-05 | Nec Corp | Ｍｏｓ型半導体集積回路装置の製造方法 |
| JPH05343693A (ja) * | 1992-06-05 | 1993-12-24 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100295149B1 (ko) * | 1998-03-26 | 2001-07-12 | 윤종용 | 셀프-얼라인소오스공정을이용하는비휘발성메모리장치의제조방법 |
| KR100295136B1 (ko) * | 1998-04-13 | 2001-09-17 | 윤종용 | 불휘발성메모리장치및그제조방법 |
| KR100600330B1 (ko) * | 1999-06-23 | 2006-07-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 웰 픽업 형성방법 |
| JP2006519505A (ja) * | 2003-03-05 | 2006-08-24 | スパンション エルエルシー | 耐コンタクトホール形成ダメージを有する電荷捕獲メモリアレイ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5510282A (en) | 1996-04-23 |
| JP2982580B2 (ja) | 1999-11-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5188976A (en) | Manufacturing method of non-volatile semiconductor memory device | |
| JP3967193B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US5324972A (en) | Semiconductor non-volatile memory device and method of manufacturing the same | |
| JP4225728B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP4818061B2 (ja) | 不揮発性半導体メモリ | |
| JP3389112B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US20060244014A1 (en) | Nonvolatile memory device and method of forming same | |
| KR20020050115A (ko) | 선택적으로 형성된 실리사이드층을 구비한 반도체메모리장치 | |
| JPH08241932A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US20070108509A1 (en) | Semiconductor memory and method for manufacturing the same | |
| JP3168617B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP3516616B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| JPH09129853A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR100882741B1 (ko) | 불휘발성 메모리 장치의 제조 방법 및 불휘발성 메모리장치 | |
| JP2982580B2 (ja) | 不揮発性半導体装置の製造方法 | |
| KR100538075B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| JP2010021496A (ja) | 半導体装置、及びその製造方法 | |
| KR100464443B1 (ko) | 이피롬(ＥＰＲＯＭ, ＥｒａａｂｌｅＰｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ} 소자의 셀 구조 및 그 제조방법 | |
| JPH1154730A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US20030011018A1 (en) | Flash floating gate using epitaxial overgrowth | |
| JP2008140977A (ja) | 半導体装置の製造方法 | |
| KR100529649B1 (ko) | 비휘발성 반도체 메모리 소자의 제조 방법 | |
| KR100279001B1 (ko) | 플래쉬 메모리 셀의 제조방법 | |
| JP6178129B2 (ja) | 半導体装置の製造方法 | |
| JP3499682B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990112 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990824 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100924 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100924 Year of fee payment: 11 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100924 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110924 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110924 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120924 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120924 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130924 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term |