JPH1154730A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- JPH1154730A JPH1154730A JP9203362A JP20336297A JPH1154730A JP H1154730 A JPH1154730 A JP H1154730A JP 9203362 A JP9203362 A JP 9203362A JP 20336297 A JP20336297 A JP 20336297A JP H1154730 A JPH1154730 A JP H1154730A
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Abstract
(57)【要約】
【課題】不揮発性半導体記憶装置の製造方法において、
ゲート加工時等におけるチャージングダメージを回避し
て、工程数を増やすことなく、信頼性の高い不揮発性半
導体記憶装置を製造する方法を提供する。 【解決手段】コントロールゲート、ゲート間絶縁膜また
はフローティングゲートを加工する際に注入される電荷
を半導体基板へ放出するための領域を、メモリアレイ領
域の外周に配置する工程を含むことを特徴とする、フロ
ーティングゲートを有する不揮発性半導体記憶装置の製
造方法、および該領域をメモリアレイ領域の外周に有す
る不揮発性半導体記憶装置。
ゲート加工時等におけるチャージングダメージを回避し
て、工程数を増やすことなく、信頼性の高い不揮発性半
導体記憶装置を製造する方法を提供する。 【解決手段】コントロールゲート、ゲート間絶縁膜また
はフローティングゲートを加工する際に注入される電荷
を半導体基板へ放出するための領域を、メモリアレイ領
域の外周に配置する工程を含むことを特徴とする、フロ
ーティングゲートを有する不揮発性半導体記憶装置の製
造方法、および該領域をメモリアレイ領域の外周に有す
る不揮発性半導体記憶装置。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置の製造において、ゲートの加工時のチャージング
ダメージを回避する不揮発性半導体記憶装置の製造方法
に関する。
憶装置の製造において、ゲートの加工時のチャージング
ダメージを回避する不揮発性半導体記憶装置の製造方法
に関する。
【０００２】
【従来技術】近年のＬＳＩの大規模化・高速化に伴い、
パターンの微細化と高アスペクト化、ゲート絶縁膜の薄
膜化が進み、不揮発性半導体記憶装置の製造において、
イオン注入、プラズマエッチング、ＣＶＤや逆スパッタ
リング工程等の電気的物理的ダメージを引き起こす工程
におけるチャージングダメージの影響が一層大きくなっ
ている。
パターンの微細化と高アスペクト化、ゲート絶縁膜の薄
膜化が進み、不揮発性半導体記憶装置の製造において、
イオン注入、プラズマエッチング、ＣＶＤや逆スパッタ
リング工程等の電気的物理的ダメージを引き起こす工程
におけるチャージングダメージの影響が一層大きくなっ
ている。
【０００３】上記の各工程におけるチャージングダメー
ジは、各ゲート間に設けられる絶縁膜（ゲート間絶縁
膜）を破壊してデバイスの歩留まりを低下させてしまう
だけでなく、軽度の場合でもデバイスの信頼性を劣化さ
せるため、不揮発性半導体記憶装置の製造上大きな問題
となる。
ジは、各ゲート間に設けられる絶縁膜（ゲート間絶縁
膜）を破壊してデバイスの歩留まりを低下させてしまう
だけでなく、軽度の場合でもデバイスの信頼性を劣化さ
せるため、不揮発性半導体記憶装置の製造上大きな問題
となる。
【０００４】ここで、図２４〜図３２を用いて、従来の
スタックドゲート構造の不揮発性半導体記憶装置の製造
方法の概要を説明する。
スタックドゲート構造の不揮発性半導体記憶装置の製造
方法の概要を説明する。
【０００５】先ず始めに、図２４に示すように、例え
ば、ｐ型シリコン基板１上に、ＬＯＣＯＳ法等により、
メモリアレイ領域となる素子分離領域３を形成し、さら
にトンネルゲート絶縁膜２を成長させる。
ば、ｐ型シリコン基板１上に、ＬＯＣＯＳ法等により、
メモリアレイ領域となる素子分離領域３を形成し、さら
にトンネルゲート絶縁膜２を成長させる。
【０００６】次に、図２５に示すように、例えば、リン
イオンをドープしたポリシリコン４を、後にフローティ
ングゲートとなるゲート絶縁材料として、例えばＣＶＤ
法により堆積させる。
イオンをドープしたポリシリコン４を、後にフローティ
ングゲートとなるゲート絶縁材料として、例えばＣＶＤ
法により堆積させる。
【０００７】図２６に示すように、フローティングゲー
トのワードライン方向の幅を決めるパターニングを行っ
た後に、図２７に示すように、例えば、酸化シリコン
（ＳｉＯ2 ）／窒化珪素（Ｓｉ3 Ｎ4 ）／酸化シリコン
（ＳｉＯ2 ）の積層膜からなるゲート間絶縁膜（５）
を、それぞれ高温ＣＶＤ（ＨＴＯ ＣＶＤ）法、低圧Ｃ
ＶＤ（ＬＰ−ＣＶＤ）法、およびＨＴＯ ＣＶＤ法によ
って形成する。
トのワードライン方向の幅を決めるパターニングを行っ
た後に、図２７に示すように、例えば、酸化シリコン
（ＳｉＯ2 ）／窒化珪素（Ｓｉ3 Ｎ4 ）／酸化シリコン
（ＳｉＯ2 ）の積層膜からなるゲート間絶縁膜（５）
を、それぞれ高温ＣＶＤ（ＨＴＯ ＣＶＤ）法、低圧Ｃ
ＶＤ（ＬＰ−ＣＶＤ）法、およびＨＴＯ ＣＶＤ法によ
って形成する。
【０００８】次に、図２８に示すように、コントロール
ゲートとなるゲート電極材料、例えば、タングステンシ
リサイド／ポリシリコンの積層膜（７）を、ＣＶＤ法等
により堆積した後、ゲート加工用のレジストパターニン
グ（９）を行う。
ゲートとなるゲート電極材料、例えば、タングステンシ
リサイド／ポリシリコンの積層膜（７）を、ＣＶＤ法等
により堆積した後、ゲート加工用のレジストパターニン
グ（９）を行う。
【０００９】この後、コントロールゲートの加工（図２
９）、ゲート絶縁膜の加工（図３０）、およびフローテ
ィングゲートの加工（図３１）を行うと、図３２に示す
ようなスタックドゲート構造の半導体装置が得られる。
９）、ゲート絶縁膜の加工（図３０）、およびフローテ
ィングゲートの加工（図３１）を行うと、図３２に示す
ようなスタックドゲート構造の半導体装置が得られる。
【００１０】
【発明が解決しようとする課題】上記したような不揮発
性半導体記憶装置の製造プロセスに従ってゲート電極の
加工を行った場合、１）コントロールゲート加工のオー
バーエッチング時には、図２７の矢印に示すように、ゲ
ート電極の側壁から注入された電荷によって、ゲート間
絶縁膜がダメージを受けるほか、コントロールゲート電
極が除去された領域では、ゲート間絶縁膜がダメージを
受ける、２）ゲート間絶縁膜加工時には、図２８の矢印
に示すように、フローティングゲートがプラズマに曝さ
れ、その結果、注入された電荷によりトンネルゲート絶
縁膜がダメージを受ける、３）また、フローティングゲ
ート加工時には、図２９の矢印に示すように、フローテ
ィングゲートがプラズマに曝され、その結果注入された
電荷によりトンネルゲート絶縁膜がダメージを受ける、
といったいわゆるチャージングダメージを受けて、半導
体記憶装置が劣化するおそれがある。
性半導体記憶装置の製造プロセスに従ってゲート電極の
加工を行った場合、１）コントロールゲート加工のオー
バーエッチング時には、図２７の矢印に示すように、ゲ
ート電極の側壁から注入された電荷によって、ゲート間
絶縁膜がダメージを受けるほか、コントロールゲート電
極が除去された領域では、ゲート間絶縁膜がダメージを
受ける、２）ゲート間絶縁膜加工時には、図２８の矢印
に示すように、フローティングゲートがプラズマに曝さ
れ、その結果、注入された電荷によりトンネルゲート絶
縁膜がダメージを受ける、３）また、フローティングゲ
ート加工時には、図２９の矢印に示すように、フローテ
ィングゲートがプラズマに曝され、その結果注入された
電荷によりトンネルゲート絶縁膜がダメージを受ける、
といったいわゆるチャージングダメージを受けて、半導
体記憶装置が劣化するおそれがある。
【００１１】不揮発性半導体記憶装置の場合、フローテ
ィングゲートに電子が注入されていない状態では、メモ
リトランジスタのしきい値が高いため非導通であり、書
き込み後の状態、すなわち、フローティングゲートに電
子が注入された状態では、メモリトランジスタのしきい
値が正の方向にシフトするため、導通状態となる。そし
て、この導通、非導通の状態を各々記憶内容の ”
１”、”０”に対応させている。
ィングゲートに電子が注入されていない状態では、メモ
リトランジスタのしきい値が高いため非導通であり、書
き込み後の状態、すなわち、フローティングゲートに電
子が注入された状態では、メモリトランジスタのしきい
値が正の方向にシフトするため、導通状態となる。そし
て、この導通、非導通の状態を各々記憶内容の ”
１”、”０”に対応させている。
【００１２】従って、前述したようなチャージングダメ
ージによって電荷の保持特性が劣化してしまうと、電荷
が変化してしまうことになり、信頼性の高い不揮発性半
導体記憶装置を得ることができない。
ージによって電荷の保持特性が劣化してしまうと、電荷
が変化してしまうことになり、信頼性の高い不揮発性半
導体記憶装置を得ることができない。
【００１３】そのため、半導体記憶装置の製造において
は、チャージングダメージには特に細心の注意が払わ
れ、こうしたチャージングダメージを回避するための方
法として、装置の構造の最適化やエッチング条件の最適
化が図られている。
は、チャージングダメージには特に細心の注意が払わ
れ、こうしたチャージングダメージを回避するための方
法として、装置の構造の最適化やエッチング条件の最適
化が図られている。
【００１４】しかし、半導体記憶装置の微細化が進み、
ワードライン間のスペースがますます狭くなった今日で
は、それだけではチャージングダメージを完全に回避す
ることは不可能である。
ワードライン間のスペースがますます狭くなった今日で
は、それだけではチャージングダメージを完全に回避す
ることは不可能である。
【００１５】本発明は以上のような背景からなされたも
のであり、ゲート加工時等におけるチャージングダメー
ジを回避して、不揮発性半導体記憶装置の信頼性を向上
させることを目的とする。
のであり、ゲート加工時等におけるチャージングダメー
ジを回避して、不揮発性半導体記憶装置の信頼性を向上
させることを目的とする。
【００１６】
【課題を解決するための手段】上記課題を解決すべく、
本発明の製造方法は、不揮発性半導体記憶装置の製造に
おいて、コントロールゲート、ゲート間絶縁膜、フロー
ティングゲート等を、ドライエッチングによって加工す
る際に注入されてしまう電荷を基板へ放出するための領
域（以下、「アクティブ領域」という。）を、メモリア
レイ領域の外周部に配置する工程を含むことを特徴とす
る。
本発明の製造方法は、不揮発性半導体記憶装置の製造に
おいて、コントロールゲート、ゲート間絶縁膜、フロー
ティングゲート等を、ドライエッチングによって加工す
る際に注入されてしまう電荷を基板へ放出するための領
域（以下、「アクティブ領域」という。）を、メモリア
レイ領域の外周部に配置する工程を含むことを特徴とす
る。
【００１７】上記アクティブ領域は、メモリアレイ領域
の外周部に配置され、コントロールゲート、ゲート間絶
縁膜およびフローティングゲート等を、ドライエッチン
グ等によって加工する際に注入される電荷を基板へ放出
するための領域である。
の外周部に配置され、コントロールゲート、ゲート間絶
縁膜およびフローティングゲート等を、ドライエッチン
グ等によって加工する際に注入される電荷を基板へ放出
するための領域である。
【００１８】すなわち、上記アクティブ領域は、コント
ロールゲート材料と絶縁膜を介さずに接触しており、コ
ントロールゲートを加工する際に注入される電荷を基板
に放出する領域である。
ロールゲート材料と絶縁膜を介さずに接触しており、コ
ントロールゲートを加工する際に注入される電荷を基板
に放出する領域である。
【００１９】また、上記アクティブ領域は、コントロー
ルゲートの加工が終了した後もフローティングゲート材
料を介して、コントロールゲート材料と導通しており、
ゲート間絶縁膜及びフローティングゲートを加工する際
に注入されてしまう電荷を基板に放出する領域である。
ルゲートの加工が終了した後もフローティングゲート材
料を介して、コントロールゲート材料と導通しており、
ゲート間絶縁膜及びフローティングゲートを加工する際
に注入されてしまう電荷を基板に放出する領域である。
【００２０】本発明の不揮発性半導体記憶装置の製造方
法によれば、アクティブ領域をメモリアレイ領域の外周
部に設けることによって、工程数を増やすことなく、ゲ
ート間絶縁膜、トンネルゲート絶縁膜にダメージを与え
ることなくスタックドゲートの加工を行うことができ
る。従って、信頼性の高い不揮発性半導体記憶装置を、
効率よく製造することが可能となる。
法によれば、アクティブ領域をメモリアレイ領域の外周
部に設けることによって、工程数を増やすことなく、ゲ
ート間絶縁膜、トンネルゲート絶縁膜にダメージを与え
ることなくスタックドゲートの加工を行うことができ
る。従って、信頼性の高い不揮発性半導体記憶装置を、
効率よく製造することが可能となる。
【００２１】
【発明の実施の形態】本発明の不揮発性半導体記憶装置
の概要を図１および図２に示す。本発明の不揮発性半導
体記憶装置は、フローティングゲート、および好ましく
はコントロールゲートを有する。
の概要を図１および図２に示す。本発明の不揮発性半導
体記憶装置は、フローティングゲート、および好ましく
はコントロールゲートを有する。
【００２２】図１は、メモリトランジスタ１０を直列に
配列し、選択トランジスタ１１、およびメモリアレイ領
域周辺部にアクティブ領域Ａを有する、本発明の不揮発
性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の一
例を示す。
配列し、選択トランジスタ１１、およびメモリアレイ領
域周辺部にアクティブ領域Ａを有する、本発明の不揮発
性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の一
例を示す。
【００２３】図２に示すように、メモリトランジスタ１
０および選択トランジスタ１１は、トンネルゲート酸化
膜２上に設けられている。メモリトランジスタ１０は、
フローティングゲート４およびコントロールゲート７
が、ゲート間絶縁膜５を介して設けられている構造を有
している。
０および選択トランジスタ１１は、トンネルゲート酸化
膜２上に設けられている。メモリトランジスタ１０は、
フローティングゲート４およびコントロールゲート７
が、ゲート間絶縁膜５を介して設けられている構造を有
している。
【００２４】本発明の不揮発性半導体記憶装置は、フロ
ーティングゲート４に電子が注入されていない状態で
は、メモリトランジスタのしきい値が高いため非導通で
あり、書き込み後の状態、すなわち、フローティングゲ
ートに電子が注入された状態では、メモリトランジスタ
のしきい値が正の方向にシフトするため、導通状態とな
る。そして、この導通、非導通の状態を各々記憶内容の
”１”、”０”に対応させている。従って、製造工程
におけるチャージングダメージによって、電荷の保持特
性が劣化してしまうと、フローティングゲートの電荷が
変化してしまうことになる。そのため、製造工程におけ
るチャージングダメージを回避することは、信頼性の高
い不揮発性半導体記憶装置を得る上で重要である。
ーティングゲート４に電子が注入されていない状態で
は、メモリトランジスタのしきい値が高いため非導通で
あり、書き込み後の状態、すなわち、フローティングゲ
ートに電子が注入された状態では、メモリトランジスタ
のしきい値が正の方向にシフトするため、導通状態とな
る。そして、この導通、非導通の状態を各々記憶内容の
”１”、”０”に対応させている。従って、製造工程
におけるチャージングダメージによって、電荷の保持特
性が劣化してしまうと、フローティングゲートの電荷が
変化してしまうことになる。そのため、製造工程におけ
るチャージングダメージを回避することは、信頼性の高
い不揮発性半導体記憶装置を得る上で重要である。
【００２５】本発明のフローティングゲートを有する不
揮発性半導体記憶装置は、以下のようにして製造する。
揮発性半導体記憶装置は、以下のようにして製造する。
【００２６】先ず始めに、図３、図４および図５に至る
までの工程を説明する。先ず、シリコン基板１上に、選
択トランジスタおよびメモリトランジスタが形成される
領域である素子分離領域（以下、「メモリアレイ領域」
という）、及びゲート電極加工時に注入される電荷を基
板へ放出するための領域（以下、「アクティブ領域」と
いう）を形成する。
までの工程を説明する。先ず、シリコン基板１上に、選
択トランジスタおよびメモリトランジスタが形成される
領域である素子分離領域（以下、「メモリアレイ領域」
という）、及びゲート電極加工時に注入される電荷を基
板へ放出するための領域（以下、「アクティブ領域」と
いう）を形成する。
【００２７】上記メモリアレイ領域及びアクティブ領域
は、例えば、以下のようにして形成する。すなわち、例
えば、ｐ型の不純物をドープしたシリコン基板１上に、
５０Å程度の膜厚のＳｉＯ2 膜と、１００Å程度の膜厚
のＳｉ3 Ｎ4 等の窒化膜を形成する。次いで、フォトエ
ッチング工程にてフィールド部にあたる領域の酸化シリ
コン（ＳｉＯ2 ）膜と窒化珪素（Ｓｉ3 Ｎ4 ）膜を除去
する。その後、１０００〜１２００℃の酸素中で酸化し
て厚い膜厚のフィールド酸化膜３を形成し、残存する窒
化珪素（Ｓｉ3 Ｎ4 ）膜を除去することによりメモリア
レイ領域およびアクティブ領域を形成する。
は、例えば、以下のようにして形成する。すなわち、例
えば、ｐ型の不純物をドープしたシリコン基板１上に、
５０Å程度の膜厚のＳｉＯ2 膜と、１００Å程度の膜厚
のＳｉ3 Ｎ4 等の窒化膜を形成する。次いで、フォトエ
ッチング工程にてフィールド部にあたる領域の酸化シリ
コン（ＳｉＯ2 ）膜と窒化珪素（Ｓｉ3 Ｎ4 ）膜を除去
する。その後、１０００〜１２００℃の酸素中で酸化し
て厚い膜厚のフィールド酸化膜３を形成し、残存する窒
化珪素（Ｓｉ3 Ｎ4 ）膜を除去することによりメモリア
レイ領域およびアクティブ領域を形成する。
【００２８】本発明において、上記アクティブ領域（図
中、Ａ）は、図３、図４および図５に示すように、メモ
リアレイ領域の周辺部に設けられる。図３は、本発明の
不揮発性半導体記憶装置のメモリアレイ領域及びアクテ
ィブ領域を形成した平面図であり、図４は、それをａ−
ａ’でカットした断面図、図５は、ｂ−ｂ’でカットし
た断面図である。上記アクティブ領域Ａの大きさは、ゲ
ート電極加工時に注入されてしまう電荷を基板へ放出す
るために十分な大きさであれば特に制限はない。
中、Ａ）は、図３、図４および図５に示すように、メモ
リアレイ領域の周辺部に設けられる。図３は、本発明の
不揮発性半導体記憶装置のメモリアレイ領域及びアクテ
ィブ領域を形成した平面図であり、図４は、それをａ−
ａ’でカットした断面図、図５は、ｂ−ｂ’でカットし
た断面図である。上記アクティブ領域Ａの大きさは、ゲ
ート電極加工時に注入されてしまう電荷を基板へ放出す
るために十分な大きさであれば特に制限はない。
【００２９】次いで、図４に示すように、メモリアレイ
領域のうちメモリトランジスタを形成する領域Ｂに対し
て、メモリトーランジスタのしきい値電圧を制御するた
めのイオン注入Ｄを行ったのち、メモリアレイ領域上
に、例えば、熱酸化法によりトンネルゲート絶縁膜２を
形成する。該トンネルゲート酸化膜２は、例えば、シリ
コン基板を酸化することによって得ることができる。
領域のうちメモリトランジスタを形成する領域Ｂに対し
て、メモリトーランジスタのしきい値電圧を制御するた
めのイオン注入Ｄを行ったのち、メモリアレイ領域上
に、例えば、熱酸化法によりトンネルゲート絶縁膜２を
形成する。該トンネルゲート酸化膜２は、例えば、シリ
コン基板を酸化することによって得ることができる。
【００３０】次に、図６および図７に示すように、後に
フローティングゲートとなるゲート電極材料、例えばポ
リシリコンを、例えばＣＶＤ法により堆積する。このよ
うにして形成されるポリシリコン層４には、不純物とし
て、例えば、リンイオンを不純物として、ｉｎ−ｓｉｔ
ｕで３×１０20ａｔｏｍｓ／ｃｍ3 程度混入させること
ができる。
フローティングゲートとなるゲート電極材料、例えばポ
リシリコンを、例えばＣＶＤ法により堆積する。このよ
うにして形成されるポリシリコン層４には、不純物とし
て、例えば、リンイオンを不純物として、ｉｎ−ｓｉｔ
ｕで３×１０20ａｔｏｍｓ／ｃｍ3 程度混入させること
ができる。
【００３１】この後、図８、図９および図１０に示すよ
うに、フローティングゲートのワードライン方向の幅Ｗ
２を決めるパターニングを行い、同時にアクティブ領域
Ａ上のゲート電極材料もパターニングして除去する。
うに、フローティングゲートのワードライン方向の幅Ｗ
２を決めるパターニングを行い、同時にアクティブ領域
Ａ上のゲート電極材料もパターニングして除去する。
【００３２】次いで、図１１および図１２に示すよう
に、例えば、酸化シリコン（ＳｉＯ2）／窒化珪素（Ｓ
ｉ3 Ｎ4 ）／酸化シリコン（ＳｉＯ2 ）の積層膜からな
るゲート絶縁膜５を全面に形成する。
に、例えば、酸化シリコン（ＳｉＯ2）／窒化珪素（Ｓ
ｉ3 Ｎ4 ）／酸化シリコン（ＳｉＯ2 ）の積層膜からな
るゲート絶縁膜５を全面に形成する。
【００３３】さらに、図１３および図１４に示すよう
に、選択トランジスタ領域Ｃに選択トランジスタのしき
い値制御用のイオン注入のためのレジストパターニング
を行う。このとき、レジスト６の開口は、選択トランジ
スタを形成する領域のみならず、アクティブ領域に対し
ても行う必要がある。
に、選択トランジスタ領域Ｃに選択トランジスタのしき
い値制御用のイオン注入のためのレジストパターニング
を行う。このとき、レジスト６の開口は、選択トランジ
スタを形成する領域のみならず、アクティブ領域に対し
ても行う必要がある。
【００３４】次いで、このレジストパターンをマスクと
して、選択トランジスタのしきい値制御用のイオン注入
ＥおよびＦを行う。
して、選択トランジスタのしきい値制御用のイオン注入
ＥおよびＦを行う。
【００３５】次いで、ゲート間絶縁膜５と下地の絶縁膜
２をエッチングにより除去する。この場合に、選択トラ
ンジスタのゲート空乏化を防ぐため、さらにイオン注入
を追加して、ゲートの不純物濃度を上げることもでき
る。
２をエッチングにより除去する。この場合に、選択トラ
ンジスタのゲート空乏化を防ぐため、さらにイオン注入
を追加して、ゲートの不純物濃度を上げることもでき
る。
【００３６】次に、コントロールゲートとなるゲート電
極材料、例えば、タングステンシリサイド／ポリシリコ
ンからなる積層膜７を全面に堆積することにより、図１
５に示す形状を得る。
極材料、例えば、タングステンシリサイド／ポリシリコ
ンからなる積層膜７を全面に堆積することにより、図１
５に示す形状を得る。
【００３７】ここまでの工程で、ゲート間絶縁膜５で覆
われていない表面では、フローティングゲート材料４
と、コントロールゲート材料７とが絶縁膜を介さずに接
触している。また、コントロールゲート材料７はアクテ
ィブ領域Ａと接触している。従って、ゲート電極の加工
時に注入される電荷は、アクティブ領域Ａを介して基板
へ放出されることになる。
われていない表面では、フローティングゲート材料４
と、コントロールゲート材料７とが絶縁膜を介さずに接
触している。また、コントロールゲート材料７はアクテ
ィブ領域Ａと接触している。従って、ゲート電極の加工
時に注入される電荷は、アクティブ領域Ａを介して基板
へ放出されることになる。
【００３８】次いで、レジスト８を全面に成膜した後、
パターニングを行うことにより図１６および図１７に示
す形状を得る。このパターニングは、フローティングゲ
ート材料４とアクティブ領域Ａとが、コントロールゲー
ト材料７を介して導通している必要があるため、必ずフ
ローティングゲート材料４とコントロールゲート材料７
とがオーバーラップする部分が残るように行わなければ
ならない。
パターニングを行うことにより図１６および図１７に示
す形状を得る。このパターニングは、フローティングゲ
ート材料４とアクティブ領域Ａとが、コントロールゲー
ト材料７を介して導通している必要があるため、必ずフ
ローティングゲート材料４とコントロールゲート材料７
とがオーバーラップする部分が残るように行わなければ
ならない。
【００３９】このような状態で、コントロールゲートの
加工を行うと、図１８および図１９に示すような形状が
得られる。このコントロールゲートの加工時にゲート電
極の側壁から注入された電荷は、図１８の矢印に示すよ
うにワードライン方向にあるアクティブ領域Ａから基板
へ放出される。
加工を行うと、図１８および図１９に示すような形状が
得られる。このコントロールゲートの加工時にゲート電
極の側壁から注入された電荷は、図１８の矢印に示すよ
うにワードライン方向にあるアクティブ領域Ａから基板
へ放出される。
【００４０】また、コントロールゲート電極が除去され
た領域でフローティングゲートに注入された電荷も、ワ
ードラインと垂直方向にあるアクティブ領域Ａから基板
に同様に放出される。従って、ゲート間絶縁膜、トンネ
ルゲート絶縁膜ともにチャージアップによるダメージを
受けることはない。
た領域でフローティングゲートに注入された電荷も、ワ
ードラインと垂直方向にあるアクティブ領域Ａから基板
に同様に放出される。従って、ゲート間絶縁膜、トンネ
ルゲート絶縁膜ともにチャージアップによるダメージを
受けることはない。
【００４１】次に、ゲート間絶縁膜５の加工を行うと、
断面は図２０および図２１に示すような形状になるが、
この加工時にゲート電極の側壁から注入された電荷は、
図２０の矢印で示すようにワードライン方向にあるアク
ティブ領域Ａから基板に放出される。また、コントロー
ル電極が除去された領域でフローティングゲートに注入
された電荷も、ワードラインと垂直方向にあるアクティ
ブ領域Ａから基板に同様に放出される。従って、ゲート
間絶縁膜、トンネルゲート絶縁膜とともにチャージアッ
プによるダメージを受けることはない。
断面は図２０および図２１に示すような形状になるが、
この加工時にゲート電極の側壁から注入された電荷は、
図２０の矢印で示すようにワードライン方向にあるアク
ティブ領域Ａから基板に放出される。また、コントロー
ル電極が除去された領域でフローティングゲートに注入
された電荷も、ワードラインと垂直方向にあるアクティ
ブ領域Ａから基板に同様に放出される。従って、ゲート
間絶縁膜、トンネルゲート絶縁膜とともにチャージアッ
プによるダメージを受けることはない。
【００４２】次いで、フローティングゲート４の加工を
行うと、断面は図２２に示すような途中形状となる。こ
のフローティングゲートの加工時にゲート電極の側壁か
ら注入され電荷は、図２０の矢印に示すようにワードラ
イン方向にあるアクチィブ領域Ａから基板に放出され
る。また、コントロールゲート電極とゲート間絶縁膜が
除去された領域でフローティングゲートに注入された電
荷も、ワードラインと垂直方向にある領域から基板に同
様に放出される。従って、ゲート間絶縁膜、トンネルゲ
ート絶縁膜ともにチャージアップによるダメージを受け
ることはない。
行うと、断面は図２２に示すような途中形状となる。こ
のフローティングゲートの加工時にゲート電極の側壁か
ら注入され電荷は、図２０の矢印に示すようにワードラ
イン方向にあるアクチィブ領域Ａから基板に放出され
る。また、コントロールゲート電極とゲート間絶縁膜が
除去された領域でフローティングゲートに注入された電
荷も、ワードラインと垂直方向にある領域から基板に同
様に放出される。従って、ゲート間絶縁膜、トンネルゲ
ート絶縁膜ともにチャージアップによるダメージを受け
ることはない。
【００４３】この後、ワードライン端をアクティブ領域
から切り離すためのレジストパターニングを行う。な
お、このパターニングは、周辺回路のゲート加工時のパ
ターニングと共用することができる。
から切り離すためのレジストパターニングを行う。な
お、このパターニングは、周辺回路のゲート加工時のパ
ターニングと共用することができる。
【００４４】次に、ワードライン端をアクティブ領域か
ら切り離したのち、レジスト８を除去することによっ
て、図２３に示す最終形状を得る。
ら切り離したのち、レジスト８を除去することによっ
て、図２３に示す最終形状を得る。
【００４５】この後、ｎ型不純物を拡散してドレインと
ソースを形成し、コントロールゲートを被覆して層間絶
縁膜を形成し、コンタクトなどを開口して、ビット線な
どの上層配線を形成して、所望の不揮発性半導体記憶装
置とする。
ソースを形成し、コントロールゲートを被覆して層間絶
縁膜を形成し、コンタクトなどを開口して、ビット線な
どの上層配線を形成して、所望の不揮発性半導体記憶装
置とする。
【００４６】本実施形態によれば、コントロールゲート
７、ゲート間絶縁膜５、フローティングゲート４を、ド
ライエッチングによって加工する際に注入されてしまう
電荷をシリコン基板１へ放出するためのアクティブ領域
Ａを、メモリアレイ領域の外周部に配置することによ
り、ゲート加工時等におけるチャージングダメージを効
果的に回避できる。また、メモリアレイ領域の形成と同
時に上記アクティブ領域Ａを形成することができ、工程
数を増やすこともない。従って、効率よく信頼性の高い
ＮＡＮＤ型フラッシュメモリを製造できる。
７、ゲート間絶縁膜５、フローティングゲート４を、ド
ライエッチングによって加工する際に注入されてしまう
電荷をシリコン基板１へ放出するためのアクティブ領域
Ａを、メモリアレイ領域の外周部に配置することによ
り、ゲート加工時等におけるチャージングダメージを効
果的に回避できる。また、メモリアレイ領域の形成と同
時に上記アクティブ領域Ａを形成することができ、工程
数を増やすこともない。従って、効率よく信頼性の高い
ＮＡＮＤ型フラッシュメモリを製造できる。
【００４７】上記実施形態では、ＮＡＮＤ型フラッシュ
メモリを念頭において説明したが、フローティングゲー
トを有する他のタイプの不揮発性半導体記憶装置、例え
ば、ＮＯＲ型フラッシュメモリ、いわゆるＥＰＲＯＭ，
ＥＥＰＲＯＭ等の不揮発性半導体記憶装置の製造にも、
本発明の製造方法を適用することができる。
メモリを念頭において説明したが、フローティングゲー
トを有する他のタイプの不揮発性半導体記憶装置、例え
ば、ＮＯＲ型フラッシュメモリ、いわゆるＥＰＲＯＭ，
ＥＥＰＲＯＭ等の不揮発性半導体記憶装置の製造にも、
本発明の製造方法を適用することができる。
【００４８】
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置の製造方法によれば、ゲート加工時等に
注入される電荷を基板へ放出するアクティブ領域を、メ
モリアレイ領域の周辺部に設けることによって、ゲート
間絶縁膜、トンネルゲート絶縁膜等にチャージングダメ
ージを与えることなく、信頼性の高い不揮発性半導体記
憶装置を製造することができる。
半導体記憶装置の製造方法によれば、ゲート加工時等に
注入される電荷を基板へ放出するアクティブ領域を、メ
モリアレイ領域の周辺部に設けることによって、ゲート
間絶縁膜、トンネルゲート絶縁膜等にチャージングダメ
ージを与えることなく、信頼性の高い不揮発性半導体記
憶装置を製造することができる。
【００４９】また、工程を増やすことなく、ゲート間絶
縁膜、トンネルゲート絶縁膜等にダメージを与えること
なくゲートの加工を行うことができるため、生産性を低
下することなく、信頼性の高い不揮発性半導体記憶装置
を製造することができる。
縁膜、トンネルゲート絶縁膜等にダメージを与えること
なくゲートの加工を行うことができるため、生産性を低
下することなく、信頼性の高い不揮発性半導体記憶装置
を製造することができる。
【図１】図１は、本発明の一実施形態であるＮＡＮＤ型
フラッシュメモリの平面図である。
フラッシュメモリの平面図である。
【図２】図２は、フローティングゲート４の加工を行っ
た後、レジスト８を除去して得た本発明のフローティン
グゲートを有する不揮発性半導体記憶装置の一実施態様
の断面図である。
た後、レジスト８を除去して得た本発明のフローティン
グゲートを有する不揮発性半導体記憶装置の一実施態様
の断面図である。
【図３】図３は、本発明の製造方法において、素子分離
領域およびアクティブ領域Ａを形成した平面図である。
領域およびアクティブ領域Ａを形成した平面図である。
【図４】図４は、図３のａ−ａ’でカットした断面図で
ある。
ある。
【図５】図５は、図３のｂ−ｂ’でカットした断面図で
ある。
ある。
【図６】図６は、本発明の製造方法において、フローテ
ィングゲート材料４を被覆した断面図であり、図３のａ
−ａ’から見た図である。
ィングゲート材料４を被覆した断面図であり、図３のａ
−ａ’から見た図である。
【図７】図７は、本発明の製造方法において、フローテ
ィングゲート材料４を被覆した断面図であり、図３のｂ
−ｂ’から見た図である。
ィングゲート材料４を被覆した断面図であり、図３のｂ
−ｂ’から見た図である。
【図８】図８は、本発明の製造方法において、フローテ
ィングゲート材料４を被覆し、フローティングゲートの
ワードライン方向の幅Ｗ２を決めるパターニングを行
い、同時にアクティブ領域Ａ上の電極材料もパターニン
グで除去した平面図である。
ィングゲート材料４を被覆し、フローティングゲートの
ワードライン方向の幅Ｗ２を決めるパターニングを行
い、同時にアクティブ領域Ａ上の電極材料もパターニン
グで除去した平面図である。
【図９】図９は、図８のａ−ａ’でカットした断面図で
ある。
ある。
【図１０】図１０は、図８のｂ−ｂ’でカットした断面
図である。
図である。
【図１１】図１１は、本発明の製造方法において、酸化
シリコン／窒化珪素／酸化シリコンの積層膜５を堆積し
た断面図であり、図３のａ−ａ’から見た図である。
シリコン／窒化珪素／酸化シリコンの積層膜５を堆積し
た断面図であり、図３のａ−ａ’から見た図である。
【図１２】図１２は、本発明の製造方法において、酸化
シリコン／窒化珪素／酸化シリコンの積層膜５を堆積し
た断面図であり、図３のｂ−ｂ’から見た図である。
シリコン／窒化珪素／酸化シリコンの積層膜５を堆積し
た断面図であり、図３のｂ−ｂ’から見た図である。
【図１３】図１３は、本発明の製造方法において、選択
トランジスタ領域Ｃに選択トランジスタのしきい値制御
用のイオン注入のためのレジスト６をパターニングした
断面図であり、図３のａ−ａ’から見た図である。
トランジスタ領域Ｃに選択トランジスタのしきい値制御
用のイオン注入のためのレジスト６をパターニングした
断面図であり、図３のａ−ａ’から見た図である。
【図１４】図１４は、本発明の製造方法において、選択
トランジスタ領域Ｃに選択トランジスタのしきい値制御
用のイオン注入のためのレジストパターニングした断面
図であり、図３のｂ−ｂ’から見た図である。
トランジスタ領域Ｃに選択トランジスタのしきい値制御
用のイオン注入のためのレジストパターニングした断面
図であり、図３のｂ−ｂ’から見た図である。
【図１５】図１５は、本発明の製造方法において、コン
トロールゲート材料７を堆積した断面図であり、図３の
ａ−ａ’から見た図である。
トロールゲート材料７を堆積した断面図であり、図３の
ａ−ａ’から見た図である。
【図１６】図１６は、本発明の製造方法において、コン
トロールゲート材料７を堆積した後、レジスト８を成膜
して、パターニングした断面図であり、図３において、
ａ−ａ’方向から見た図である。
トロールゲート材料７を堆積した後、レジスト８を成膜
して、パターニングした断面図であり、図３において、
ａ−ａ’方向から見た図である。
【図１７】図１７は、本発明の製造方法において、コン
トロールゲート材料７を堆積した後、レジスト８を成膜
して、パターニングした断面図であり、図３において、
ｂ−ｂ’方向から見た図である。
トロールゲート材料７を堆積した後、レジスト８を成膜
して、パターニングした断面図であり、図３において、
ｂ−ｂ’方向から見た図である。
【図１８】図１８は、本発明の製造方法において、コン
トロールゲートの加工を行った断面図であり、図３にお
いて、ａ−ａ’方向から見た図である。
トロールゲートの加工を行った断面図であり、図３にお
いて、ａ−ａ’方向から見た図である。
【図１９】図１９は、本発明の製造方法において、コン
トロールゲートの加工を行った断面図であり、図３にお
いて、ｂ−ｂ’方向から見た図である。
トロールゲートの加工を行った断面図であり、図３にお
いて、ｂ−ｂ’方向から見た図である。
【図２０】図２０は、本発明の製造方法において、ゲー
ト間絶縁膜５の加工を行った断面図であり、図３のａ−
ａ’から見た図である。
ト間絶縁膜５の加工を行った断面図であり、図３のａ−
ａ’から見た図である。
【図２１】図２１は、本発明の製造方法において、ゲー
ト間絶縁膜５の加工を行った断面図であり、図３のｂ−
ｂ’から見た図である。
ト間絶縁膜５の加工を行った断面図であり、図３のｂ−
ｂ’から見た図である。
【図２２】図２２は、本発明の製造方法において、フロ
ーティングゲート４の加工を行った断面図であり、図３
のａ−ａ’から見た図である。
ーティングゲート４の加工を行った断面図であり、図３
のａ−ａ’から見た図である。
【図２３】図２３は、本発明の製造方法において、フロ
ーティングゲート４の加工を行った後、レジスト８を除
去した平面図である。
ーティングゲート４の加工を行った後、レジスト８を除
去した平面図である。
【図２４】図２４は、従来の製造方法において、メモリ
アレイ領域を形成した断面図である。
アレイ領域を形成した断面図である。
【図２５】図２５は、従来の製造方法において、フロー
ティングゲート材料４を堆積した断面図である。
ティングゲート材料４を堆積した断面図である。
【図２６】図２６は、従来の製造方法において、フロー
ティングゲート材料４を堆積した後、パターニングした
断面図である。
ティングゲート材料４を堆積した後、パターニングした
断面図である。
【図２７】図２７は、従来の製造方法において、ゲート
間絶縁膜５を堆積した断面図である。
間絶縁膜５を堆積した断面図である。
【図２８】図２８は、従来の製造方法において、コント
ロールゲート材料７を堆積した後、レジスト９を成膜
し、パターニングした断面図である。
ロールゲート材料７を堆積した後、レジスト９を成膜
し、パターニングした断面図である。
【図２９】図２９は、従来の製造方法において、コント
ロールゲート７を加工した断面図である。
ロールゲート７を加工した断面図である。
【図３０】図３０は、従来の製造方法において、ゲート
間絶縁膜５を加工した断面図である。
間絶縁膜５を加工した断面図である。
【図３１】図３１は、従来の製造方法において、フロー
ティングゲートを加工した断面図である。
ティングゲートを加工した断面図である。
【図３２】図３２は、従来の製造方法において、フロー
ティングゲートを加工した後、フローティングゲートを
形成し、フローティングゲート材料を除去した断面図で
ある。
ティングゲートを加工した後、フローティングゲートを
形成し、フローティングゲート材料を除去した断面図で
ある。
１…シリコン基板、２…トンネルゲート酸化膜、３…フ
ィールド酸化膜、４…フローティングゲート材料、５…
ゲート間絶縁膜、６，８，９…フォトレジスト、７…コ
ントロールゲート材料、１０…メモリトランジスタ、１
１…選択トランジスタ、１２…ワードラインの繰り返
し、Ａ…アクティブ領域、Ｂ…メモリトランジスタ領
域、Ｃ…選択トランジスタ領域、Ｄ…選択トランジスタ
のしきい値制御のためのイオン注入、Ｅ，Ｆ…メモリト
ランジスタのしきい値制御のためのイオン注入、Ｗ２…
フローティングゲートのワードライン方向の幅
ィールド酸化膜、４…フローティングゲート材料、５…
ゲート間絶縁膜、６，８，９…フォトレジスト、７…コ
ントロールゲート材料、１０…メモリトランジスタ、１
１…選択トランジスタ、１２…ワードラインの繰り返
し、Ａ…アクティブ領域、Ｂ…メモリトランジスタ領
域、Ｃ…選択トランジスタ領域、Ｄ…選択トランジスタ
のしきい値制御のためのイオン注入、Ｅ，Ｆ…メモリト
ランジスタのしきい値制御のためのイオン注入、Ｗ２…
フローティングゲートのワードライン方向の幅
Claims (9)
- 【請求項１】コントロールゲート、ゲート間絶縁膜また
はフローティングゲートを加工する際に注入される電荷
を半導体基板へ放出するための領域を、 メモリアレイ領域の外周部に形成する工程を有すること
を特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項２】メモリアレイ領域を形成する工程と、 コントロールゲート、ゲート間絶縁膜またはフローティ
ングゲートを加工する際に注入される電荷を半導体基板
へ放出するための領域をメモリアレイ領域の外周部に形
成する工程と、 フローティングゲートを形成する工程と、 コントロールゲートを形成する工程と、およびワードラ
イン端をアクティブ領域から切り離す工程を有する不揮
発性半導体記憶装置の製造方法。 - 【請求項３】上記コントロールゲート、ゲート間絶縁膜
またはフローティングゲートを加工する際に注入される
電荷を半導体基板へ放出するための領域は、コントロー
ルゲート材料と導通しており、 コントロールゲートを加工する際に注入される電荷を基
板へ放出することが出来る領域である請求項１に記載の
不揮発性半導体記憶装置の製造方法。 - 【請求項４】上記コントロールゲート、ゲート間絶縁膜
またはフローティングゲートを加工する際に注入される
電荷を半導体基板へ放出するための領域は、フローティ
ングゲート材料と導通しており、 ゲート間絶縁膜を加工する際に注入される電荷を基板へ
放出することのできる領域である請求項１に記載の不揮
発性半導体記憶装置の製造方法。 - 【請求項５】上記コントロールゲート、ゲート間絶縁膜
またはフローティングゲートを加工する際に注入される
電荷を半導体基板へ放出するための領域は、コントロー
ルゲート材料およびフローティングゲート材料と導通し
ており、 フローティングゲートを加工する際に注入される電荷を
基板へ放出することのできる領域である請求項１に記載
の不揮発性半導体記憶装置の製造方法。 - 【請求項６】コントロールゲート、ゲート間絶縁膜また
はフローティングゲートを加工する際に注入される電荷
を半導体基板へ放出するための領域をメモリアレイの外
周部に有する不揮発性半導体記憶装置。 - 【請求項７】メモリアレイ領域に選択トランジスタおよ
びメモリトランジスタを有し、該メモリアレイの外周部
に、ゲート間絶縁膜を加工する際に注入される電荷を基
板へ放出するための領域を有する不揮発性半導体記憶装
置。 - 【請求項８】前記不揮発性半導体記憶装置が、ＮＡＮＤ
型フラッシュメモリである請求項６に記載の不揮発性半
導体記憶装置。 - 【請求項９】前記不揮発性半導体記憶装置が、ＮＯＲ型
フラッシュメモリである請求項６に記載の不揮発性半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9203362A JPH1154730A (ja) | 1997-07-29 | 1997-07-29 | 不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9203362A JPH1154730A (ja) | 1997-07-29 | 1997-07-29 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1154730A true JPH1154730A (ja) | 1999-02-26 |
Family
ID=16472780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9203362A Pending JPH1154730A (ja) | 1997-07-29 | 1997-07-29 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1154730A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7001808B2 (en) | 2001-08-31 | 2006-02-21 | Renesas Technology Corp. | Semiconductor integrated circuit device having a dummy conductive film and method of manufacturing the same |
| US7129135B2 (en) | 2004-08-18 | 2006-10-31 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for fabricating the same |
| JP2007324300A (ja) * | 2006-05-31 | 2007-12-13 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2007536731A (ja) * | 2004-05-05 | 2007-12-13 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | フラッシュメモリ装置のワード線を保護するための方法および装置 |
| JP2008060340A (ja) * | 2006-08-31 | 2008-03-13 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US7737508B2 (en) | 2001-01-31 | 2010-06-15 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and method of manufacturing the same |
-
1997
- 1997-07-29 JP JP9203362A patent/JPH1154730A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7737508B2 (en) | 2001-01-31 | 2010-06-15 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and method of manufacturing the same |
| US8338252B2 (en) | 2001-01-31 | 2012-12-25 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and method of manufacturing the same |
| US7001808B2 (en) | 2001-08-31 | 2006-02-21 | Renesas Technology Corp. | Semiconductor integrated circuit device having a dummy conductive film and method of manufacturing the same |
| US7095074B2 (en) | 2001-08-31 | 2006-08-22 | Renesas Technology Corp. | Semiconductor device with reduced memory leakage current |
| JP2007536731A (ja) * | 2004-05-05 | 2007-12-13 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | フラッシュメモリ装置のワード線を保護するための方法および装置 |
| US7129135B2 (en) | 2004-08-18 | 2006-10-31 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for fabricating the same |
| JP2007324300A (ja) * | 2006-05-31 | 2007-12-13 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2008060340A (ja) * | 2006-08-31 | 2008-03-13 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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