JP2000200844A - 選択的シリサイド化方法 - Google Patents

選択的シリサイド化方法

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JP2000200844A
JP2000200844A JP11374714A JP37471499A JP2000200844A JP 2000200844 A JP2000200844 A JP 2000200844A JP 11374714 A JP11374714 A JP 11374714A JP 37471499 A JP37471499 A JP 37471499A JP 2000200844 A JP2000200844 A JP 2000200844A
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dielectric film
semiconductor substrate
transition metal
silicidation
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Gabriella Fontana
ガブリエッラ・フォンタナ
Luca Pividori
ルカ・ピヴィドーリ
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STMicroelectronics SRL
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure

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Abstract

(57)【要約】 【課題】 半導体基板内のドーピング領域上へのシリサ
イド膜の形成を防止した選択的シリサイド化方法を得
る。 【解決手段】 シリサイド化ステップの前に、シリサイ
ド化処理が重要となり得る全領域を覆うように誘電膜６
を形成し、ポリシリコン部分５のみを被覆しない状態に
残すステップを有する。残されたポリシリコン部分５の
領域において、付加的なマスキングステップを何ら導入
することなく、代わりの望ましいシリサイド化処理が行
われる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体基板上に
集積された電子デバイスに対して選択的にシリサイド化
する方法に関し、特に、電子デバイスは、少なくとも１
つのポリシリコン膜からなるゲート領域により形成され
た複数の能動素子を有する選択的シリサイド化方法に関
するものである。
【０００２】また、この発明は、半導体基板上に集積さ
れた不揮発性電子メモリデバイスに対して選択的にシリ
サイド化する方法に関し、特に、不揮発性電子メモリデ
バイスは、少なくとも１つのポリシリコン膜からなるゲ
ート領域およびドライブ領域により形成された複数の能
動素子を有する選択的シリサイド化方法に関するもので
ある。
【０００３】特に、この発明は、以下に限定されること
はないが、ＥＰＲＯＭセルまたはフラッシュＥＰＲＯＭ
セルの能動素子に対して選択的にシリサイド化する方法
に関し、以下の記載は、この出願の技術分野を便宜的に
説明するために考慮されたものである。
【０００４】
【従来の技術】周知のように、不揮発性メモリデバイス
は、半導体基板上に集積されており、半導体基板は、各
々がフローティングゲートのＭＯＳトランジスタからな
るメモリセルの複数のマトリクスと、高速ロジックのＭ
ＯＳトランジスタからなる制御回路装置とを備えてい
る。
【０００５】従来、各フローティングゲートのＭＯＳト
ランジスタは、半導体基板内に形成され且つチャネル領
域により隔離されたドレイン領域およびソース領域を備
えている。フローティングゲート電極は、半導体基板上
に形成され且つゲート酸化物の薄膜により半導体基板か
ら隔離される。
【０００６】制御電極は、誘電膜を介してフローティン
グゲート電極に静電結合される。
【０００７】メモリセルの各マトリクスは、ワードライ
ンとして知られるロウと、ビットラインとして知られる
カラムとに組織化される。同一のワードラインに属する
セルは、それぞれの制御電極を駆動するコモン供給ライ
ンを有し、同一のビットラインに属するセルは、それぞ
れのドレイン端子を共通に有する。
【０００８】非常に小さい寸度のメモリデバイスが形成
される場合、ゲート電極間の（たとえば、０．２５μｍ
のオーダーの）相互連結ラインは、低い抵抗率の物質膜
からなる。
【０００９】このような低い抵抗率の物質膜を提供する
ための従来の第１の解決方法は、抵抗率を低下させるべ
きそれらの領域を覆うために、シリコンと遷移金属（チ
タンなど）とからなるシリサイド（シリコン化合物）と
して知られた合成物を用いることであった。
【００１０】ＭＯＳトランジスタの能動領域上にシリサ
イド膜を形成する方法は、トランジスタゲートの形成に
続いて、トランジスタのソース領域およびドレイン領域
をドーピングするステップと、遷移金属を付着するステ
ップと、遷移金属を熱処理して基板表面と選択的に反応
させ、シリサイド膜を生成するステップとを含む。
【００１１】いくつかの方法が有効であるが、上記第１
の解決方法は、或る欠点を有している。
【００１２】実際に、遷移金属を基板表面と反応させる
ために熱処理を適用した場合、これにより、ドーピング
されたソース領域およびドレイン領域のシリサイド化を
生成することは、基板の表面膜を消耗させ、基板内のい
くつかのドーピング用不純物をシリサイド膜内にリーク
させてしまう。したがって、シリサイド膜は、基板に短
絡され、これにより、通常のセル動作を干渉することに
なる。
【００１３】
【発明が解決しようとする課題】従来の選択的シリサイ
ド化方法は以上のように、ソース領域およびドレイン領
域のシリサイド化してしまうので、シリサイド膜が基板
に短絡されて通常の電子デバイスのセル動作を妨害する
という問題点があった。
【００１４】この発明は上記のような問題点を解決する
ためになされたもので、電子デバイスのゲート電極に対
する選択的シリサイド化方法を提供することを目的とす
る。特に、半導体基板内のドーピング領域上へのシリサ
イド膜の形成を防止することができ、これにより、従来
技術のシリサイド化方法に付随していた欠点を解決する
という特徴を備えたメモリデバイスの選択的シリサイド
化方法を得ることを目的とする。
【００１５】この発明の背景となる解決手段は、シリサ
イド化ステップの前に、電子デバイスをシリサイド化す
るための改善された処理手順を提供することにある。
【００１６】
【課題を解決するための手段】この発明に係る選択的シ
リサイド化方法は、シリサイド化ステップの前に、シリ
サイド化処理が重要となり得る全領域を覆うように誘電
膜を形成し、ポリシリコン部分のみを被覆しない状態に
残すステップを備えている。残されたポリシリコン部分
の領域において、付加的なマスキングステップを何ら導
入することなく、代わりの望ましいシリサイド化処理が
行われる。
【００１７】この解決手段に基づいて、請求項１に特徴
付けられた上記シリサイド化方法により、技術的問題は
解決される。
【００１８】この発明の請求項１に係る選択的シリサイ
ド化方法は、半導体基板上に集積された電子デバイスに
対して選択的にシリサイド化する方法であって、電子デ
バイスは、少なくとも１つのポリシリコン膜からなるゲ
ート領域により形成された複数の能動素子を有する選択
的シリサイド化方法において、半導体基板の全面に誘電
膜を付着するステップと、誘電膜を除去してゲート領域
のポリシリコン膜を露出するステップと、遷移金属膜を
付着するステップと、遷移金属膜を熱処理して、遷移金
属膜をポリシリコン膜と選択的に反応させて、ゲート領
域上にシリサイド膜を生成するステップとを含むもので
ある。
【００１９】また、この発明の請求項２に係る選択的シ
リサイド化方法は、請求項１において、誘電膜を除去す
るステップは、平面化ステップからなるものである。
【００２０】また、この発明の請求項３に係る選択的シ
リサイド化方法は、請求項２において、平面化ステップ
は、ＣＭＰにより遂行されるものである。
【００２１】また、この発明の請求項４に係る選択的シ
リサイド化方法は、請求項２において、平面化ステップ
は、ドライエッチバックとして遂行されるものである。
【００２２】また、この発明の請求項５に係る選択的シ
リサイド化方法は、請求項１において、誘電膜はＴＥＯ
Ｓからなるものである。
【００２３】また、この発明の請求項６に係る選択的シ
リサイド化方法は、請求項１において、金属膜はチタン
からなるものである。
【００２４】また、この発明の請求項７に係る選択的シ
リサイド化方法は、半導体基板上に集積された不揮発性
電子メモリデバイスに対して選択的にシリサイド化する
方法であって、不揮発性電子メモリデバイスは、少なく
とも１つのポリシリコン膜からなるゲート領域およびド
ライブ領域により形成された複数の能動素子を有する選
択的シリサイド化方法において、半導体基板の全面に誘
電膜を付着するステップと、誘電膜を除去してポリシリ
コン膜を露出するステップと、遷移金属膜を付着するス
テップと、遷移金属膜を熱処理して、遷移金属膜をポリ
シリコン膜と選択的に反応させて、ゲート領域およびド
ライブ領域上にシリサイド膜を生成するステップとを含
むものである。
【００２５】また、この発明の請求項８に係る選択的シ
リサイド化方法は、請求項７において、誘電膜を除去す
るステップは、平面化ステップからなるものである。
【００２６】また、この発明の請求項９に係る選択的シ
リサイド化方法は、請求項８において、平面化ステップ
は、ＣＭＰにより遂行されるものである。
【００２７】また、この発明の請求項１０に係る選択的
シリサイド化方法は、請求項８において、平面化ステッ
プは、ドライエッチバックとして遂行されるものであ
る。
【００２８】
【発明の実施の形態】実施の形態１．この発明による方
法の特徴および利点は、この一例に限定されない実施の
形態１の図面に関連した以下の説明から明らかとなるだ
ろう。
【００２９】以下、図１〜図１０を参照しながら、半導
体基板２上に集積された電子デバイス１（特に、ＥＰＲ
ＯＭ型およびフラッシュＥＰＲＯＭ型のメモリデバイ
ス）に対する改善された選択的シリサイド化方法につい
て説明する。
【００３０】各図において、この発明によるメモリデバ
イスが形成された半導体基板の拡大された部分断面図
（必ずしも互いが近接しているのではない）が示されて
いる。
【００３１】いくつかの処理ステップは、当業者にとっ
て既知の些細なことであり、以下の説明では詳細に記載
されていない。
【００３２】従来より、ＥＰＲＯＭまたはフラッシュＥ
ＰＲＯＭのメモリデバイスを製造する方法における最初
のステップは、マトリクス状のフローティングゲートＭ
ＯＳトランジスタおよび回路装置のトランジスタなど
の、全ての能動素子３の能動領域８を形成するステップ
からなる。
【００３３】従来より、電界酸化物９からなる絶縁領域
によって互いに隔離された能動領域８の限定が遂行され
る（図１参照）。
【００３４】能動領域８の限定に続いて、トランジスタ
を形成するために、ゲート酸化膜１０が形成される（図
２参照）。
【００３５】その後、第１の導電膜１１（たとえば、ポ
リシリコン膜）が付着される（図３参照）。
【００３６】第１のポリシリコン膜１１をパターニング
するための第１のレジストマスク（以下、「ＰＯＬＹ１
マスク」という）は、各メモリセルのフローティングゲ
ート電極４ａを限定するために用いられる。
【００３７】従来のフォトリソグラフィ処理ステップに
より、ＰＯＬＹ１マスクで保護されていないポリシリコ
ン膜は、エッチング除去される。
【００３８】ＰＯＬＹ１マスクの除去後に、中間誘電膜
１２（たとえば、ＯＮＯ：Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ
−Ｏｘｉｄｅ）が付着される（図４参照）。
【００３９】その後、メモリマトリクスが形成されるべ
き半導体部分をマスクするために、第２のレジストマス
ク（以下、「ＭＡＴＲＩＸマスク」という）が用いられ
る。
【００４０】従来のフォトリソグラフィ処理ステップに
より、ＭＡＴＲＩＸマスクで保護されていないポリシリ
コン膜１１および中間誘電膜１２の第１の膜は、エッチ
ング除去されて、回路装置が形成される半導体部分内の
ゲート酸化膜１０を露出する。
【００４１】その後、第２の導電膜５（たとえば、ポリ
シリコン膜）は、基板全体を覆うように付着される（図
５参照）。
【００４２】製造行程のこのステップにおいて、制御電
極４ｂと、同一カラム内のメモリセルの制御電極を駆動
するセルマトリクスのワードラインＷＬとが限定され
る。
【００４３】その後、第２のポリシリコン膜５を限定す
るために用いられる第３のレジストマスク（以下、「自
己配列エッチマスク」という）は、セルマトリクスのワ
ードラインＷＬを限定するために用いられる。
【００４４】自己配列エッチマスクでマスクされていな
い第２のポリシリコン膜５は、従来のフォトリソグラフ
ィ処理ステップによってエッチング除去される（図６参
照）。
【００４５】このように、各メモリマトリクスセルのフ
ローティングゲート電極４が形成されている。
【００４６】効果的なことには、自己配列エッチマスク
を除去する前に、第４のマスク（以下、「ＳＡＳマス
ク」という）が形成される。
【００４７】従来のフォトリソグラフィ処理ステップに
より、各ワードラインＷＬの間に残された電界酸化膜
は、図７のようにエッチング除去される。これに続い
て、イオンドーピングステップにより、ソース領域およ
びドレイン領域１３が形成される。
【００４８】続いて、基板全面を覆うように第１の誘電
膜６が付着される（図８参照）。たとえば、この誘電膜
６は、ＴＥＯＳ型で形成され得る。
【００４９】誘電膜６の厚さは、トランジスタのゲート
電極とマトリクスのワードラインとを隔離するために十
分な程度、たとえば、５００Å〜３０００Åの範囲内に
設定される。
【００５０】マトリクスの各ワードライン間の空隙が充
填された後、第２の誘電膜が付着される。
【００５１】この第２の誘電膜は、ドーピングされたＢ
ＰＳＧ型の絶縁酸化膜であってもよい。
【００５２】これに代えて、第２の誘電膜は、ＨＤＰＣ
ＶＤ（Ｈｉｇｈ ＤｅｎｓｉｔｙＰｌａｓｍａ Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）技
術、または、ＳＡＣＶＤ（Ｓｕｂ−Ａｔｍｏｓｐｈｅｒ
ｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）技術により付着されてもよい。
【００５３】マトリクスの各ワードライン間の空隙を充
填するために、単一の充填用誘電膜６を用いることにつ
いては、何ら妨げられることはない。
【００５４】この点において、この発明の方法は、平面
的表面を機械的に生成するために、ＣＭＰ（Ｃｈｅｍｉ
ｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）
処理を用いて第２の誘電膜を除去することを提供する。
【００５５】この第２の誘電膜の除去は、ドライエッチ
バックステップによっても達成され得る。
【００５６】エッチバックは、マスクを用いない有効性
のために遂行され、ワードラインの第２のポリシリコン
膜５の表面と、回路装置内の第２のポリシリコン膜の表
面とが露出されるようになるまで続けられる。
【００５７】この方法において、第２の誘電膜は、各ワ
ードライン間の空隙領域と一致するように限定され、シ
リサイド化されるべき領域のみが露出される（図９参
照）。
【００５８】この時点で、チタンなどの遷移金属が付着
され、続いて熱処理して、誘電膜で被覆されていない領
域と選択的に反応させることにより、シリサイド膜７を
生成する（図１０参照）。
【００５９】概して、この発明の方法は、導電性ポリシ
リコン膜の抵抗値を低減させることができ、メモリマト
リクスのソース領域およびドレイン領域のシリサイド化
を回避することができる。
【００６０】これにより、付加的なマスキングステップ
を導入することなく、ソース／ドレイン領域と第１のポ
リシリコン膜または能動領域内の基板表面との間のシリ
サイドによる危険なブリッジング（これは、マトリクス
の適正動作を低減し得る）を回避することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるシリサイド化
方法を説明するために半導体基板の一部を拡大して示す
縦断面図である。
【図２】 この発明の実施の形態１によるシリサイド化
方法を説明するために半導体基板の一部を拡大して示す
縦断面図である。
【図３】 この発明の実施の形態１によるシリサイド化
方法を説明するために半導体基板の一部を拡大して示す
縦断面図である。
【図４】 この発明の実施の形態１によるシリサイド化
方法を説明するために半導体基板の一部を拡大して示す
縦断面図である。
【図５】 この発明の実施の形態１によるシリサイド化
方法を説明するために半導体基板の一部を拡大して示す
縦断面図である。
【図６】 この発明の実施の形態１によるシリサイド化
方法を説明するために半導体基板の一部を拡大して示す
縦断面図である。
【図７】 この発明の実施の形態１によるシリサイド化
方法を説明するために半導体基板の一部を拡大して示す
縦断面図である。
【図８】 この発明の実施の形態１によるシリサイド化
方法を説明するために半導体基板の一部を拡大して示す
縦断面図である。
【図９】 この発明の実施の形態１によるシリサイド化
方法を説明するために半導体基板の一部を拡大して示す
縦断面図である。
【図１０】 この発明の実施の形態１によるシリサイド
化方法を説明するために半導体基板の一部を拡大して示
す縦断面図である。
【符号の説明】
２ 半導体基板、３ 能動素子、４ ゲート電極（ゲー
ト領域）、４ａ フローティングゲート電極、４ｂ 制
御電極、５ 第２のポリシリコン膜（第２の導電膜）、
６ 誘電膜（第１の誘電膜）、７ シリサイド膜。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 598122898 Ｖｉａ Ｃ． Ｏｌｉｖｅｔｔｉ， ２, 20041 Ａｇｒａｔｅ Ｂｒｉａｎｚａ, Ｉｔａｌｙ (72)発明者 ルカ・ピヴィドーリ イタリア国、24035 クルノ、ヴィア・エ ッセ・ペルティーニ 18／アッカ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に集積された電子デバイス
    に対して選択的にシリサイド化する方法であって、 前記電子デバイスは、少なくとも１つのポリシリコン膜
    からなるゲート領域により形成された複数の能動素子を
    有する選択的シリサイド化方法において、 前記半導体基板の全面に誘電膜を付着するステップと、 前記誘電膜を除去して前記ゲート領域のポリシリコン膜
    を露出するステップと、 遷移金属膜を付着するステップと、 前記遷移金属膜を熱処理して、前記遷移金属膜を前記ポ
    リシリコン膜と選択的に反応させて、前記ゲート領域上
    にシリサイド膜を生成するステップとを含むことを特徴
    とする選択的シリサイド化方法。
  2. 【請求項２】 前記誘電膜を除去するステップは、平面
    化ステップからなることを特徴とする請求項１に記載の
    選択的シリサイド化方法。
  3. 【請求項３】 前記平面化ステップは、ＣＭＰにより遂
    行されることを特徴とする請求項２に記載の選択的シリ
    サイド化方法。
  4. 【請求項４】 前記平面化ステップは、ドライエッチバ
    ックとして遂行されることを特徴とする請求項２に記載
    の選択的シリサイド化方法。
  5. 【請求項５】 前記誘電膜はＴＥＯＳであることを特徴
    とする請求項１に記載の選択的シリサイド化方法。
  6. 【請求項６】 前記金属膜はチタンであることを特徴と
    する請求項１に記載の選択的シリサイド化方法。
  7. 【請求項７】 半導体基板上に集積された不揮発性電子
    メモリデバイスに対して選択的にシリサイド化する方法
    であって、 前記不揮発性電子メモリデバイスは、少なくとも１つの
    ポリシリコン膜からなるゲート領域およびドライブ領域
    により形成された複数の能動素子を有する選択的シリサ
    イド化方法において、 前記半導体基板の全面に誘電膜を付着するステップと、 前記誘電膜を除去して前記ポリシリコン膜を露出するス
    テップと、 遷移金属膜を付着するステップと、 前記遷移金属膜を熱処理して、前記遷移金属膜を前記ポ
    リシリコン膜と選択的に反応させて、前記ゲート領域お
    よび前記ドライブ領域上にシリサイド膜を生成するステ
    ップとを含むことを特徴とする選択的シリサイド化方
    法。
  8. 【請求項８】 前記誘電膜を除去するステップは、平面
    化ステップからなることを特徴とする請求項７に記載の
    選択的シリサイド化方法。
  9. 【請求項９】 前記平面化ステップは、ＣＭＰにより遂
    行されることを特徴とする請求項８に記載の選択的シリ
    サイド化方法。
  10. 【請求項１０】 前記平面化ステップは、ドライエッチ
    バックとして遂行されることを特徴とする請求項８に記
    載の選択的シリサイド化方法。
JP11374714A 1998-12-29 1999-12-28 選択的シリサイド化方法 Withdrawn JP2000200844A (ja)

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EP98830793.0 1998-12-29
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6900507B1 (en) 2004-01-07 2005-05-31 Micron Technology, Inc. Apparatus with silicide on conductive structures
US7220643B1 (en) * 2005-06-08 2007-05-22 Spansion Llc System and method for gate formation in a semiconductor device
US8129764B2 (en) * 2008-06-11 2012-03-06 Aptina Imaging Corporation Imager devices having differing gate stack sidewall spacers, method for forming such imager devices, and systems including such imager devices
US8803243B2 (en) 2012-01-03 2014-08-12 International Business Machines Corporation Complementary metal oxide semiconductor (CMOS) device having gate structures connected by a metal gate conductor

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4635347A (en) * 1985-03-29 1987-01-13 Advanced Micro Devices, Inc. Method of fabricating titanium silicide gate electrodes and interconnections
JP2633555B2 (ja) * 1987-03-23 1997-07-23 株式会社東芝 半導体装置の製造方法
US5470772A (en) * 1991-11-06 1995-11-28 Intel Corporation Silicidation method for contactless EPROM related devices
US5780891A (en) * 1994-12-05 1998-07-14 Micron Technology, Inc. Nonvolatile floating gate memory with improved interploy dielectric
US5654219A (en) * 1996-02-07 1997-08-05 Texas Instruments Incorporated Annealed poly-silicide etch process
US5683941A (en) * 1996-07-02 1997-11-04 National Semiconductor Corporation Self-aligned polycide process that utilizes a planarized layer of material to expose polysilicon structures to a subsequently deposited metal layer that is reacted to form the metal silicide
JPH1074915A (ja) * 1996-08-29 1998-03-17 Sharp Corp 不揮発性半導体記憶装置
US6143613A (en) * 1997-06-30 2000-11-07 Vlsi Technology, Inc. Selective exclusion of silicide formation to make polysilicon resistors
US5888870A (en) * 1997-10-22 1999-03-30 Advanced Micro Devices, Inc. Memory cell fabrication employing an interpoly gate dielectric arranged upon a polished floating gate
US6133096A (en) * 1998-12-10 2000-10-17 Su; Hung-Der Process for simultaneously fabricating a stack gate flash memory cell and salicided periphereral devices
US6136649A (en) * 1999-10-12 2000-10-24 Advanced Micro Devices, Inc. Method for removing anti-reflective coating layer using plasma etch process after contact CMP
US6194258B1 (en) * 2000-01-18 2001-02-27 Taiwan Semiconductor Manufacturing Company Method of forming an image sensor cell and a CMOS logic circuit device

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