JP2003264247A

JP2003264247A - 不揮発性半導体記憶装置及びその製造方法

Info

Publication number: JP2003264247A
Application number: JP2002065040A
Authority: JP
Inventors: Masahiko Kanda; 昌彦神田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-03-11
Filing date: 2002-03-11
Publication date: 2003-09-19

Abstract

(57)【要約】【課題】メモリセル動作中に基板又は浮遊ゲートから
電子が側壁のシリコン窒化膜中に捕獲されるのを防ぎメ
モリセルの駆動力の劣化を回避でき、ゲート電極側壁の
シリコン窒化膜から発生する水素がメモリセルトランジ
スタのゲート絶縁膜に入り込むことを遮ぎり、シリコン
窒化膜からゲート側壁端又はゲート電極端への応力を緩
和できメモリセルの消去分布を縮小できる不揮発性半導
体記憶装置及びその製造方法を提供する。【解決手段】ゲート電極８の側壁構造は側壁に近い順
にシリコン酸化膜１０ａ・シリコン窒化膜１０ｂ・シリ
コン酸化膜１０ｃ・プラズマシリコン窒化物などの窒化
膜１０ｄの積層膜からなる。水素の入り込み、メモリセ
ル動作中に基板もしくは浮遊ゲートから電子がシリコン
窒化膜へ捕獲されることを防ぎ電流劣化、信頼性劣化な
どのメモリセル特性の劣化を妨げることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルアレイ
とメモリセルアレイの周辺回路トランジスタからなる不
揮発性半導体装置や不揮発性半導体記憶装置を混載した
不揮発性メモリ混載デバイスにおいて使用される不揮発
性半導体記憶装置及びその製造方法に関するものであ
る。

【０００２】

【従来の技術】従来のメモリセルアレイとメモリセルア
レイの周辺回路からなる不揮発性半導体記憶装置及びそ
の製造方法を図１１乃至図１８を参照しながら説明す
る。図１１は、トランジスタが形成された不揮発性半導
体記憶装置の断面図、図１２は、図１１に示すメモリセ
ルトランジスタの拡大断面図、図１３乃至図１８は、図
１１に示す不揮発性半導体記憶装置を形成する工程断面
図である。図１１に示すように、シリコンなどの例えば
Ｐ型半導体基板１００の表面領域には素子分離領域１０
２と素子分離領域１０２に区画された素子領域を有して
いる。素子分離領域１０２は、例えば、ＳＴＩ(Shallow
Trench Isolation)構造のシリコン酸化膜から構成され
ている。素子領域にはメモリセルアレイが形成されたメ
モリセル領域とメモリセルを駆動する周辺回路を構成す
るＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが形
成された周辺領域とが含まれている。メモリセルトラン
ジスタは、Ｎウエル（Ｎ−Ｗｅｌｌ）１０１内のＰウエ
ル（Ｐ−Ｗｅｌｌ）１０３に形成されたＮＭＯＳトラン
ジスタからなる。周辺回路を構成するトランジスタは、
Ｎウエル（Ｎ−Ｗｅｌｌ）１０１′内のＰウエル１０４
に形成されたＮＭＯＳトランジスタとＮウエル１０１′
内のＮウエル（図示しない）に形成されたＰＭＯＳトラ
ンジスタを含んでいる。

【０００３】メモリセル領域にはソース／ドレイン領域
１０５が形成され、それらの上にシリコン酸化膜などの
ゲート絶縁膜１０７を介してゲート電極１０８が形成さ
れている。ゲート電極１０８の側面には、側壁絶縁膜１
１０が形成されている。一方、周辺領域には、例えば、
Ｐウエル１０４にソース／ドレイン領域１０６が形成さ
れ、それらの上にシリコン酸化膜などのゲート絶縁膜１
１３を介してゲート電極１１１が形成されている。ゲー
ト電極１１１の側面には、側壁絶縁膜１１２が形成され
ている。図１２は、メモリセルトランジスタを詳細に説
明した断面図である。ゲート絶縁膜１０７上に形成され
たゲート電極１０８は、ポリシリコンなどからなる浮遊
ゲート１０８ａ及びポリシリコンなどからなる制御ゲー
ト１０８ｂから構成され、両ゲートの間には積層絶縁膜
（ＯＮＯ膜）が介在している。積層絶縁膜は、シリコン
酸化膜１０８ｃ、シリコン窒化膜１０８ｄ及びシリコン
酸化膜１０８ｅから構成されている。このゲート電極１
０８は、表面が酸化処理されて後酸化膜１０９が形成さ
れている。この後酸化膜１０９が形成されたゲート電極
１０８の側面にはゲート側壁絶縁膜１１０が施されてい
る。このゲート側壁絶縁膜１１０は、シリコン窒化膜
（ＬＰ−ＳｉＮ）１１０ａ及びシリコン酸化膜（ＴＥＯ
Ｓ膜）１１０ｂの積層膜からなり、シリコン窒化膜１１
０ａは、後酸化膜１０９に接している。

【０００４】次に、図１３乃至図１８を参照してこの不
揮発性半導体記憶装置の製造工程を説明する。前述した
Ｐ型半導体基板１００の表面領域は素子分離領域と素子
分離領域に区画された素子領域を有している。素子領域
にはメモリセル領域と周辺領域とが含まれている。メモ
リセルトランジスタは、Ｐウエル（Ｐ−Ｗｅｌｌ）１０
３に形成され、周辺領域のトランジスタは、ＮＭＯＳト
ランジスタがＰウエル１０４に形成され、ＰＭＯＳトラ
ンジスタがＮウエル（Ｎ−Ｗｅｌｌ）１０５に形成され
る。まず、素子分離領域を形成後、半導体基板１００主
面に熱酸化処理などによりゲート絶縁膜１０７を形成す
る。その後、メモリセルの浮遊ゲート１０８ａ（ポリシ
リコン膜）を主面上に堆積させる（図１３）。浮遊ゲー
ト１０８ａは、主面全面に堆積されるが、堆積後、メモ
リセル領域については、メモリセルアレイをセル毎に分
割するセルスリットをＲＩＥ(Reactive Ion Etching)な
どの異方性エッチングにより形成する（図１４）。次
に、シリコン酸化膜１０８ｃ・シリコン窒化膜１０８ｄ
・シリコン酸化膜１０８ｅを順次堆積させてＯＮＯ膜か
らなる積層膜を半導体基板１００の主面全面に形成す
る。

【０００５】その後、フォトレジスト（図示しない）を
主面全面に塗布し、メモリセル領域はフォトレジストで
覆い、且つ周辺領域は開口している様にリソグラフによ
りフォトレジストをパターニングする。この状態で、露
出している周辺領域のＯＮＯ膜をＲＩＥによりエッチン
グ除去し、除去したＯＮＯ膜の下のポリシリコン膜から
なる浮遊ゲート１０８ａをＣＤＥ(Chemical Dry Etchin
g)により剥離し、続いて、ＮＨ₄Ｆ等のウエットエッチ
ングにより、ゲート絶縁膜１０７を剥離し、その後、フ
ォトレジストを剥離する（図１５）。メモリセルアレイ
の周辺回路トランジスタの熱酸化処理などによりゲート
絶縁膜１１３を形成し、さらに半導体基板１００の主面
全面にポリシリコン膜を堆積させる。このポリシリコン
膜は、周辺領域のトランジスタのゲート電極１１１とし
て周辺領域に堆積され、メモリセル領域の制御ゲート１
０８ｂとしてメモリセル領域に堆積される（図１６）。
次に、メモリセル領域に堆積された制御ゲート１０８ｂ
のゲートパターンをリソグラフにより転写し、ＲＩＥ等
の異方性エッチングを行い、制御ゲート１０８ｂのポリ
シリコン膜、ＯＮＯ膜及び浮遊ゲート１０８ａのポリシ
リコン膜を順次ＲＩＥ等の異方性エッチングを行って、
浮遊ゲート１０８ａ及び制御ゲート１０８ｂが積層され
た積層ゲート構造のゲート電極１０８が形成される（図
１７）。

【０００６】次に、周辺領域に堆積されたゲート電極１
１１のゲートパターンをリソグラフにより転写し、ＲＩ
Ｅによる異方性エッチングを行ってゲート電極１１１を
パターニングする。その後、ゲート電極１０８、１１１
を後酸化処理して後酸化膜１０９を形成する（図１
８）。その後、メモリセル領域にイオン注入法などによ
り不純物導入後、活性化するためのＲＴＡ(Rapid Therm
al Anneal)により導入された不純物を活性化してソース
／ドレイン領域１０５を形成する。続いて、周辺領域に
イオン注入法などにより不純物導入後、活性化するため
のＲＴＡにより導入された不純物を活性化してソース／
ドレイン領域１０６を形成する。次に、ゲート側壁絶縁
膜の材料としてＬＰ(Low Pressure)−ＳｉＮ（シリコン
窒化膜）１１０ａ、ＬＰ−ＴＥＯＳ（シリコン酸化膜）
１１０ｂを順次堆積させる。そしてこの堆積膜をＲＩＥ
によりエッチングしてゲート電極１０８、１１１の側壁
にゲート側壁絶縁膜１１０、１１２を形成する（図１
１）。ゲート電極とソース／ドレイン領域上の半導体基
板について、その低抵抗化を図るためＴｉＳｉ、ＣｏＳ
ｉなどのサリサイド(Self-Aligned-Silicide) を形成す
ることもできる。

【０００７】次に、図示はしないが後工程の配線工程に
ついて説明する。さらに、ゲート電極が形成された半導
体基板にプラズマ(Plasma)シリコン窒化膜、ＢＰＳＧ(B
oron-doped Phospho-Silicate Glass)が被覆される。次
に、コンタクト孔のパターンをフォトリソグラフにより
ＢＰＳＧ膜に塗布されたフォトレジストに転写し、フォ
トレジストをマスクにして、ＲＩＥによる異方性エッチ
ングを行ってコンタクト孔をＢＰＳＧ膜に形成する。そ
の後、フォトレジスト剥離を行う。次に、コンタクト孔
にタングステンなどの接続プラグを埋め込んで、ＢＰＳ
Ｇ膜上にＡｌ配線膜をスパッタリング法により堆積させ
る。配線パターンをリソグラフによりフォトレジストに
転写し、Ａｌ配線膜をＲＩＥによる異方性エッチングに
よりパターニングしてＡｌ配線を形成する。その後、レ
ジスト剥離を行う。次に、Ａｌ配線の保護のために、Ｐ
ＳＧ(Phospho Silicate Glass)からなる保護膜を堆積す
る。そして、ＰＥ−ＣＶＤ(Plasma Enhanced-Chemical
VaporDeposition) によりシリコン窒化膜を堆積し、ボ
ンディング用パッド上の前記保護膜をリソグラフにより
フォトレジストに転写し、エッチングにより除去し、フ
ォトレジスト剥離後、半導体素子が形成されたウエハが
完成する。

【０００８】

【発明が解決しようとする課題】以上述べたように、従
来技術においてはゲート側壁絶縁膜材としてＬＰ−Ｓｉ
Ｎ、ＬＰ−ＴＥＯＳを用いていた。この場合メモリセル
動作中に基板（もしくは浮遊ゲート）から電子がシリコ
ン窒化膜中に捕獲されセル電流の劣化を引き起こす場合
があった。また、逆に側壁をＬＰ−ＴＥＯＳ、ＬＰ−Ｓ
ｉＮの順に堆積して側壁形成してもシリコン窒化膜のゲ
ートエッジ、側壁端への応力が大きかったり、Ｐｌａｓ
ｍａ−ＳｉＮ（ＰＥ−ＣＶＤにより形成されたシリコン
窒化膜）からの水素がゲート絶縁膜に影響してメモリセ
ルの信頼性に影響する。本発明は、このような事情によ
りなされたものであり、メモリセル動作中に基板（また
は浮遊ゲート）から電子が側壁のシリコン窒化膜中に捕
獲されることを防いでメモリセルの駆動力の劣化を回避
でき、ゲート電極側壁のシリコン窒化膜から発生する水
素がメモリセルトランジスタのゲート絶縁膜に入り込む
ことを遮ることができ、シリコン窒化膜からゲート側壁
端もしくはゲート電極端への応力を緩和できメモリセル
の消去分布を縮小できる不揮発性半導体記憶装置及びそ
の製造方法を提供する。

【０００９】

【課題を解決するための手段】本発明は、メモリセルト
ランジスタとメモリセルアレイを制御する周辺回路のト
ランジスタからなる不揮発性半導体記憶装置において、
ゲート電極の側壁構造を側壁に近い順に、シリコン酸化
膜・シリコン窒化膜・シリコン酸化膜・プラズマシリコ
ン窒化物などの窒化膜の積層膜にすることを特徴として
いる。このように構成することにより水素の入り込み、
メモリセル動作中に基板もしくは浮遊ゲートから電子が
シリコン窒化膜へ捕獲されることを防ぎ電流劣化、信頼
性劣化などのメモリセル特性の劣化を妨げることができ
る。

【００１０】すなわち、本発明の不揮発性半導体記憶装
置は、半導体基板と、前記半導体基板に複数個形成され
たゲート電極を有するメモリセルトランジスタと、前記
メモリセルトランジスタのゲート電極は、側壁絶縁膜に
より被覆され、この側壁絶縁膜の側壁構造は、第１のシ
リコン酸化膜、第１のシリコン窒化膜、第２のシリコン
酸化膜及び最外層に配置された第２のシリコン窒化膜の
積層膜からなることを特徴としている。前記半導体基板
にはさらに前記メモリセルを駆動する周辺回路を構成す
るトランジスタが形成され、このトランジスタのゲート
電極は、前記メモリセルトランジスタのゲート電極を被
覆する側壁絶縁膜と同じ積層膜からなる側壁絶縁膜によ
り被覆されているようにしても良い。前記ゲート電極表
面は、後酸化処理をされており、この処理により形成さ
れた後酸化膜は、前記側壁絶縁膜により被覆されている
ようにしても良い。前記第２のシリコン窒化膜は、プラ
ズマＣＶＤにより形成されたシリコン窒化膜からなるよ
うにしても良い。前記ゲート電極及び前記メモリセルト
ランジスタのソース／ドレイン領域の上部表面は、サリ
サイド化されているようにしても良い。前記メモリセル
トランジスタのゲート電極は、浮遊ゲート及び制御ゲー
トの積層体から構成されているようにしても良い。

【００１１】本発明の不揮発性半導体記憶装置の製造方
法は、側壁絶縁膜により被覆され、この側壁絶縁膜の側
壁構造が第１のシリコン酸化膜、第１のシリコン窒化
膜、第２のシリコン酸化膜及び最外層の第２のシリコン
窒化膜の積層膜から構成されたゲート電極を有する複数
のメモリセルトランジスタを半導体基板に形成する工程
と、前記半導体基板上に前記メモリセルトランジスタを
被覆するように層間絶縁膜を形成する工程と、前記層間
絶縁膜をＲＩＥエッチングによりエッチングしてコンタ
クト孔を形成し孔内に前記ゲート電極の上部表面を露出
させる工程と、前記コンタクト孔内に接続配線を埋め込
む工程とを具備し、前記接続配線は、前記層間絶縁膜上
に形成された配線と前記露出された前記ゲート電極上部
表面とを電気的に接続することを特徴としている。

【００１２】

【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図９を参照して第１
の実施例を説明する。図１は、トランジスタが形成され
た不揮発性半導体記憶装置の断面図、図２は、図１に示
すメモリセルトランジスタの拡大断面図、図３は、不揮
発性半導体記憶装置の模式的平面図、図４乃至図９は、
図１に示す不揮発性半導体記憶装置を形成する工程断面
図である。図１に示すように、シリコンなどの例えばＰ
型の半導体基板１の表面領域には素子分離領域２と素子
分離領域２に区画された素子領域を有している。素子分
離領域２は、例えば、ＳＴＩ構造のシリコン酸化膜から
構成されている。素子領域にはメモリセルアレイが形成
されたメモリセル領域とメモリセルを駆動する周辺回路
を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジ
スタが形成された周辺領域とが含まれている。メモリセ
ルトランジスタは、Ｎウエル（Ｎ−Ｗｅｌｌ）１５内の
Ｐウエル（Ｐ−Ｗｅｌｌ）３に形成されたＮＭＯＳトラ
ンジスタからなる。周辺回路を構成するトランジスタ
は、Ｎウエル１５′内のＰウエル４に形成されたＮＭＯ
ＳトランジスタとＮウエル１５′内のＮウエル（図示し
ない）に形成されたＰＭＯＳトランジスタを含んでい
る。

【００１３】メモリセル領域にはソース／ドレイン領域
５が形成され、それらの上にシリコン酸化膜などのゲー
ト絶縁膜７を介してゲート電極８が形成されている。ゲ
ート電極８の側面には、側壁絶縁膜１０が形成されてい
る。一方周辺領域には、例えば、Ｐウエル４にソース／
ドレイン領域６が形成され、それらの上にシリコン酸化
膜などのゲート絶縁膜１３を介してゲート電極１１が形
成されている。ゲート電極１１の側面には、側壁絶縁膜
１２が形成されている。図２は、図１に示されたメモリ
セルトランジスタを詳細に説明した断面図である。ゲー
ト絶縁膜７上に形成されたゲート電極８は、ポリシリコ
ンなどからなる浮遊ゲート８ａ及びポリシリコンなどか
らなる制御ゲート８ｂから構成され、両ゲートの間には
積層絶縁膜（ＯＮＯ膜）が介在している。積層絶縁膜
は、シリコン酸化膜８ｃ、シリコン窒化膜８ｄ及びシリ
コン酸化膜８ｅから構成されている。このゲート電極８
は、表面が酸化処理されて後酸化膜９が形成されてい
る。この後酸化膜９が形成されたゲート電極８の側面に
はゲート側壁絶縁膜１０（図１参照）が施されている。
このゲート側壁絶縁膜は、シリコン酸化膜（ＬＰ−ＴＥ
ＯＳ膜）１０ａ、シリコン窒化膜（ＬＰ−ＳｉＮ）１０
ｂ、シリコン酸化膜（ＬＰ−ＴＥＯＳ膜）１０ｃ及びシ
リコン窒化膜（プラズマ窒化膜）１０ｄの積層膜からな
り、シリコン酸化膜１０ａは、後酸化膜９に直接接触し
ている。

【００１４】さらに、図３は、図１に記載された半導体
基板の主面の状態を説明する模式的な平面図である。図
３に示すように、メモリセル領域及び周辺領域には、そ
れぞれ素子領域と素子分離領域（ＳＴＩ）２が設けられ
ている。図４は、メモリセル領域、周辺領域ともにこの
図面のＡ−Ａ′線に沿う部分の断面図を表している。図
５乃至図９は、この図面のＢ−Ｂ′線に沿う部分の断面
図を表しており、この部分がメモリセル領域、周辺領域
ともに繰り返し形成されている。すなわち、半導体基板
１には、ゲート構造（メモリセル領域では制御ゲート８
ｂ、周辺領域ではゲート電極１１）が所定の間隔で複数
本配列している。トランジスタは、素子分離領域２、２
間に形成されており、この素子分離領域間がゲート幅
（Ｗ）であり、このゲート構造の幅がゲート長（Ｌ）に
なる。ゲート構造は、帯状に形成されているが、メモリ
セル領域のゲート構造は、上の制御ゲート８ｂが帯状で
もその下の浮遊ゲートは、セルスリットにより切断され
ているので間欠的に配列されている。

【００１５】次に、図４乃至図９を参照して本発明の不
揮発性半導体記憶装置の製造工程を説明する。前述した
Ｐ型半導体基板１の表面領域は素子分離領域とこの素子
分離領域に区画された素子領域を有している。素子領域
は、メモリセル領域と周辺領域とを有している。メモリ
セルトランジスタは、Ｎウエル１５内のＰウエル（Ｐ−
Ｗｅｌｌ）３に形成され、周辺領域のトランジスタは、
ＮＭＯＳトランジスタがＮウエル１５′内のＰウエル４
に形成され、ＰＭＯＳトランジスタがＮウエル１５′内
のＮウエル（Ｎ−Ｗｅｌｌ）５に形成される。まず、素
子分離領域を形成し、ウエル領域を形成後、半導体基板
１の主面に熱酸化処理などによりゲート絶縁膜７を形成
する。その後、メモリセルの浮遊ゲートとなるポリシリ
コン膜８ａを主面上に堆積させる。ポリシリコン膜８ａ
は、主面全面に堆積されるが、堆積後、メモリセル領域
については、メモリセルアレイをセル毎に分割するセル
スリットをＲＩＥなどの異方性エッチングにより形成す
る。次に、シリコン酸化膜・シリコン窒化膜・シリコン
酸化膜を順次堆積させてＯＮＯ膜からなる積層膜を半導
体基板１の主面全面に形成する。

【００１６】その後、フォトレジスト（図示しない）を
主面全面に塗布し、メモリセル領域はフォトレジストで
覆い、且つ周辺領域は開口している様にリソグラフによ
りフォトレジストをパターニングする。この状態で、露
出している周辺領域のＯＮＯ膜をＲＩＥによりエッチン
グ除去し、除去したＯＮＯ膜の下のポリシリコン膜から
なるポリシリコン膜８ａをＣＤＥなどにより剥離し、続
いて、ＮＨ₄Ｆ等のウエットエッチングにより、ゲート
絶縁膜７を剥離し、その後、フォトレジストを剥離す
る。その後、半導体基板１の熱酸化処理などにより周辺
領域にゲート絶縁膜１３を形成し、さらに半導体基板１
の主面全面にメモリセルの制御ゲート及び周辺領域のト
ランジスタのゲート電極となるポリシリコン膜を堆積さ
せる。このポリシリコン膜は、周辺領域のトランジスタ
のゲート電極１１として周辺領域に堆積され、メモリセ
ルトランジスタの制御ゲート８ｂとしてメモリセル領域
に堆積される（図４）。

【００１７】次に、メモリセル領域に堆積されたポリシ
リコン膜のゲートパターンをリソグラフにより転写し、
ＲＩＥによる異方性エッチングを行って、制御ゲート８
ｂのポリシリコン膜、ＯＮＯ膜及び浮遊ゲート８ａのポ
リシリコン膜を順次ＲＩＥなどの異方性エッチングを行
って、浮遊ゲート８ａ及び制御ゲート８ｂが積層された
積層ゲート構造のゲート電極８を形成する（図５）。次
に、周辺領域に堆積されたポリシリコン膜のゲートパタ
ーンをリソグラフにより転写し、ＲＩＥによる異方性エ
ッチングを行ってゲート電極１１をパターニングする。
その後、ゲート電極８、１１を後酸化処理してそれぞれ
のゲート電極表面に後酸化膜９を形成する（図６）。そ
の後、メモリセル領域にイオン注入法などにより不純物
導入後、活性化するためのＲＴＡにより導入された不純
物を活性化してソース／ドレイン領域５を形成する。続
いて、周辺領域にイオン注入法などにより不純物導入
後、活性化するためのＲＴＡにより導入された不純物を
活性化してソース／ドレイン領域６を形成する（図
７）。

【００１８】次に、ゲート側壁絶縁膜の材料として、Ｌ
Ｐ−ＴＥＯＳ（シリコン酸化膜）１０ａ、ＬＰ−ＳｉＮ
（シリコン窒化膜）１０ｂ、ＬＰ−ＴＥＯＳ（シリコン
酸化膜）１０ｃを順次堆積させる（図８）。そして、こ
の３層の積層膜をＲＩＥによりエッチングしてゲート電
極８、１１の側壁にゲート側壁絶縁膜の１部１０′、１
２′を形成する。ゲート側壁絶縁膜の１部１０′、１
２′を形成後、再度トランジスタのソース及びドレイン
となる不純物を導入する（図９）。次に、ゲート電極と
ソース／ドレイン領域の低抵抗化を図るために、メモリ
セルトランジスタの制御ゲート及びソース／ドレイン領
域上にサリサイド層８ｆ、５ａを形成し、周辺領域のト
ランジスタのゲート電極及びソース／ドレイン領域上に
サリサイド層１１ａ、６ａを形成する。次に、半導体基
板１の主面にゲート電極が被覆されるように、例えば、
ＰＥ−ＣＶＤにより、プラズマシリコン窒化膜（Ｐ−Ｓ
ｉＮ）１０ｄを堆積させる。プラズマシリコン窒化膜１
０ｄは、半導体基板１の主面、シリコン酸化膜１０ｃ及
びサリサイド層５ａ、６ａ、８ｆ上に堆積され、ゲート
電極８、１１上では前記３層の積層膜と共にゲート側壁
絶縁膜１０、１２を構成する。このように構成されたゲ
ート構造を被覆するように半導体基板１に層間絶縁膜
（ＢＰＳＧ(Boron-doped Phospho-Silicate Glass)膜）
１６が被覆される。サリサイド層には、例えば、ＴｉＳ
ｉ、ＣｏＳｉなどを用いることができる（図１）。

【００１９】次に、後工程の配線工程（図示はしない）
を説明する。まず、コンタクト孔のパターンをフォトリ
ソグラフによりＢＰＳＧ膜に塗布されたフォトレジスト
に転写し、フォトレジストをマスクにして、ＲＩＥによ
る異方性エッチングを行ってコンタクト孔をＢＰＳＧ膜
に形成する。その後、フォトレジスト剥離を行う。次
に、コンタクト孔にタングステンなどの接続プラグを埋
め込んで、ＢＰＳＧ膜上にＡｌ配線膜をスパッタリング
法により堆積させる。配線パターンをリソグラフにより
フォトレジストに転写し、Ａｌ配線膜をＲＩＥによる異
方性エッチングによりパターニングしてＡｌ配線を形成
する。その後、レジスト剥離を行う。次に、Ａｌ配線の
保護のために、ＰＳＧ膜などの絶縁保護膜を堆積する。
そして、ＰＥ−ＣＶＤによりシリコン窒化膜を堆積し、
ボンディング用パッド上の前記絶縁保護膜をリソグラフ
によりフォトレジストに転写し、エッチングにより除去
し、フォトレジスト剥離後、半導体素子が形成されたウ
エハが完成する。

【００２０】この実施例では、メモリセルトランジスタ
のゲート側壁材としてＬＰ−ＴＥＯＳ、ＬＰ−ＳｉＮ、
ＬＰ−ＴＥＯＳ、Ｐ−ＳｉＮを用いているためメモリセ
ル動作中に半導体基板（または浮遊ゲート）からシリコ
ン窒化膜中に電子が捕獲され難くなりセル電流の劣化を
抑制できる。また、ＬＰ−ＳｉＮ、Ｐ−ＳｉＮから発生
する水素がゲート絶縁膜に侵入し難くなるのでメモリセ
ルの信頼性を改善できる。さらに、側壁のＬＰ−ＳｉＮ
をＬＰ−ＴＥＯＳで挟むことによりＳｉＮの応力が緩和
され消去分布の縮小、エンデュアランス耐性の劣化を防
げる。

【００２１】次に、図１０を参照して第２の実施例を説
明する。図１０は、不揮発性半導体記憶装置の概略断面
図である。この実施例では、例えば、図１に示されると
同様なゲート側壁絶縁膜構造を有するトランジスタが形
成された半導体基板の配線構造及びに配線を施す工程を
説明する。半導体基板２１の表面領域には素子分離領域
２２と素子分離領域２２に区画された素子領域を有して
いる。素子分離領域２２は、例えば、ＳＴＩ構造のシリ
コン酸化膜から構成されている。素子領域にはメモリセ
ルアレイが形成されたメモリセル領域とメモリセルを駆
動する周辺回路を構成するＰＭＯＳトランジスタ及びＮ
ＭＯＳトランジスタが形成された周辺領域とが含まれて
いる。メモリセルトランジスタは、Ｎウエル（Ｎ−Ｗｅ
ｌｌ）３５内のＰウエル（Ｐ−Ｗｅｌｌ）２３に形成さ
れたＮＭＯＳトランジスタからなる。周辺回路を構成す
るトランジスタは、Ｎウエル３５′内のＰウエル２４に
形成されたＮＭＯＳトランジスタとＮウエル３５′内の
Ｎウエル（図示しない）に形成されたＰＭＯＳトランジ
スタを含んでいる。メモリセル領域にはソース／ドレイ
ン領域２５が形成され、それらの上にゲート絶縁膜２７
を介してゲート電極２８が形成されている。ゲート電極
２８の側面には、側壁絶縁膜３０が形成されている。

【００２２】一方、周辺領域には、例えば、Ｐウエル２
４にソース／ドレイン領域２６が形成され、それらの上
にゲート絶縁膜３３を介してゲート電極３１が形成され
ている。ゲート電極３１の側面には、側壁絶縁膜３２が
形成されている。ゲート絶縁膜２７上に形成されたゲー
ト電極２８は、浮遊ゲート及び制御ゲートから構成さ
れ、両ゲートの間には積層絶縁膜（ＯＮＯ膜）が介在し
ている。積層絶縁膜は、シリコン酸化膜・シリコン窒化
膜・シリコン酸化膜から構成されている。ゲート電極２
８の表面、ソース／ドレイン領域２５、２６及びゲート
電極２８、３１の表面にはサリサイド層２５ａ、２６
ａ、２８ａ、３１ａがそれぞれ形成されている。このゲ
ート電極２８は、表面が酸化処理されて後酸化膜が形成
されている。ゲート側壁絶縁膜３０は、シリコン酸化膜
（ＬＰ−ＴＥＯＳ膜）、シリコン窒化膜（ＬＰ−Ｓｉ
Ｎ）、シリコン酸化膜（ＬＰ−ＴＥＯＳ膜）及びシリコ
ン窒化膜（プラズマ窒化膜）３０ａの積層膜からなり、
シリコン酸化膜が後酸化膜に直接接触している。このよ
うに構成されたゲート構造を被覆するように第１の層間
絶縁膜（ＢＰＳＧ膜）３４が被覆されている。

【００２３】このような構造の半導体基板に対して以下
のように配線処理を施す。まず、コンタクト孔のパター
ンをフォトリソグラフにより表面が平坦化されたＢＰＳ
Ｇ膜３４に塗布されたフォトレジストに転写し、フォト
レジストをマスクにして、ＲＩＥによる異方性エッチン
グを行ってコンタクト孔をＢＰＳＧ膜３４に形成する。
その後、フォトレジスト剥離を行う。次に、コンタクト
孔にタングステンなどを埋め込んでソース／ドレイン領
域２５、２６上のＴｉＳｉ、ＣｏＳｉなどのサリサイド
層２５ａ、２６ａに接続する接続プラグ３６及びゲート
電極２８、３１上のＴｉＳｉ、ＣｏＳｉなどのサリサイ
ド層２８ａ、３１ａに接続する接続プラグ３７を形成す
る。次に、ＢＰＳＧ膜３４上にＡｌ配線膜をスパッタリ
ング法により堆積させる。そして、配線パターンをリソ
グラフによりフォトレジストに転写し、ＲＩＥによる異
方性エッチングによりパターニングして第１層のＡｌ配
線３８（Ｍ１）を形成する。Ａｌ配線３８は、接続プラ
グ３６、３７に接続している。

【００２４】次に、このように構成された第１層のＡｌ
配線３８を被覆するように半導体基板２１上に第２の層
間絶縁膜（ＢＰＳＧ膜）３９を形成する。次に、コンタ
クト孔パターンを、フォトリソグラフにより表面が平坦
化された第２の層間絶縁膜３９に塗布された、フォトレ
ジストに転写し、フォトレジストをマスクにして、ＲＩ
Ｅによる異方性エッチングを行ってコンタクト孔を第２
の層間絶縁膜３９に形成する。次に、コンタクト孔にタ
ングステンなどを埋め込んで第１層のＡｌ配線３８上に
接続する接続プラグ４０を形成する。次に、ＢＰＳＧ膜
３４上にＡｌ配線膜をスパッタリング法により堆積させ
る。そして、配線パターンをリソグラフによりフォトレ
ジストに転写し、ＲＩＥによる異方性エッチングにより
パターニングして第２層のＡｌ配線４１（Ｍ２）を形成
する。第２層のＡｌ配線４１は、接続プラグ４０に接続
している。このようにメタル配線は、さらに、第３層、
第４層と重ねることができる。次に、Ａｌ配線の保護の
ために、ＰＳＧ膜などの絶縁保護膜（図示しない）を堆
積する。そして、ＰＥ−ＣＶＤによりシリコン窒化膜を
堆積し、ボンディング用パッド上の前記絶縁保護膜をリ
ソグラフによりフォトレジストに転写し、エッチングに
より除去してパターニングする。

【００２５】フォトレジスト剥離後、メモリセルトラン
ジスタ、周辺回路用トランジスタなどのトランジスタが
形成されたウエハが完成する。この実施例では、第１の
実施例と同様な側壁絶縁膜としての作用効果と共に、最
外層のＰ−ＳｉＮなどのシリコン窒化膜は、層間絶縁膜
に配線プラグを埋め込む為のコンタクト孔を形成する際
のエッチングストッパーとして有効に作用するという効
果を有するものである。

【００２６】

【発明の効果】本発明は、ゲート電極の側壁をシリコン
酸化膜・シリコン窒化膜・シリコン酸化膜・シリコン窒
化膜にすることによりシリコン窒化膜をゲート電極から
遠ざけて半導体基板（または浮遊ゲート）から電子がシ
リコン窒化膜中に捕獲されることを遮断しセル電流の劣
化を回避できる。また、最外層のＰ−ＳｉＮなどのシリ
コン窒化膜は、層間絶縁膜に配線プラグを埋め込む為の
コンタクト孔を形成する際のエッチングストッパーとし
て有効に作用する。

【図面の簡単な説明】

【図１】本発明の第１の実施例の不揮発性半導体記憶装
置の断面図。

【図２】図１に示す不揮発性半導体記憶装置のトランジ
スタ拡大断面図。

【図３】図１に示す不揮発性半導体記憶装置の模式的な
概略平面図。

【図４】本発明の第１の実施例の不揮発性半導体記憶装
置の製造工程断面図。

【図５】本発明の第１の実施例の不揮発性半導体記憶装
置の製造工程断面図。

【図６】本発明の第１の実施例の不揮発性半導体記憶装
置の製造工程断面図。

【図７】本発明の第１の実施例の不揮発性半導体記憶装
置の製造工程断面図。

【図８】本発明の第１の実施例の不揮発性半導体記憶装
置の製造工程断面図。

【図９】本発明の第１の実施例の不揮発性半導体記憶装
置の製造工程断面図。

【図１０】本発明の第２の実施例の不揮発性半導体記憶
装置の断面図。

【図１１】従来の不揮発性半導体記憶装置の断面図。

【図１２】図１１に示す不揮発性半導体記憶装置のトラ
ンジスタ拡大断面図。

【図１３】従来の不揮発性半導体記憶装置の製造工程断
面図。

【図１４】従来の不揮発性半導体記憶装置の製造工程断
面図。

【図１５】従来の不揮発性半導体記憶装置の製造工程断
面図。

【図１６】従来の不揮発性半導体記憶装置の製造工程断
面図。

【図１７】従来の不揮発性半導体記憶装置の製造工程断
面図。

【図１８】従来の不揮発性半導体記憶装置の製造工程断
面図。

【符号の説明】

１、２１、１００・・・半導体基板、２、２２、１０２
・・・素子分離領域（ＳＴＩ）、３、４、２３、２４、
１０３、１０４・・・Ｐウエル、５、６、２５、２６、
１０５、１０６・・・ソース／ドレイン領域、７、１
３、２７、３３、１０７、１１３・・・ゲート絶縁膜、
８、１１、２８、３１、１０８、１１１・・・ゲート電
極、８ａ、１０８ａ・・・浮遊ゲート（ポリシリコン
膜）、８ｂ、１０８ｂ・・・制御ゲート、８ｆ、５ａ、
６ａ、１１ａ、２５ａ、２６ａ、２８ａ、３１ａ・・・
サリサイド層、９、１０９・・・後酸化膜、１０、１
２、３０、３２、１１０、１１２・・・ゲート側壁絶縁
膜、１０′、１２′・・・ゲート側壁絶縁膜の１部、１
５、１５′、３５、３５′、１０１、１０１′、１０５
・・・Ｎウエル、１６、３４、３９・・・層間絶縁膜、
３０ａ、３２ａ・・・シリコン窒化膜、３６、３７、４
０・・・接続プラグ、３８、４１・・・Ａｌ配線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/788 29/792 Ｆターム(参考） 5F048 AB01 AB03 AC03 BB01 BB05 BB08 BB11 BB13 BB16 BE03 BF16 DA25 DA27 DA30 5F083 EP02 EP23 EP55 GA21 JA35 JA39 JA53 KA05 LA21 MA06 MA20 NA01 PR03 PR21 PR42 PR43 PR52 PR53 5F101 BA01 BA29 BA36 BB05 BH02 BH14

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板に複数個形成されたゲート電極を有する
メモリセルトランジスタと、前記メモリセルトランジスタのゲート電極は、側壁絶縁
膜により被覆され、この側壁絶縁膜の側壁構造は、第１
のシリコン酸化膜、第１のシリコン窒化膜、第２のシリ
コン酸化膜及び最外層に配置された第２のシリコン窒化
膜の積層膜からなることを特徴とする不揮発性半導体記
憶装置。
【請求項２】前記半導体基板にはさらに前記メモリセ
ルを駆動する周辺回路を構成するトランジスタが形成さ
れ、このトランジスタのゲート電極は、前記メモリセル
トランジスタのゲート電極を被覆する側壁絶縁膜と同じ
積層膜からなる側壁絶縁膜により被覆されていることを
特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】前記ゲート電極表面は、後酸化処理をさ
れており、この処理により形成された後酸化膜は、前記
側壁絶縁膜により被覆されていることを特徴とする請求
項１又は請求項２に記載の不揮発性半導体記憶装置。
【請求項４】前記第２のシリコン窒化膜は、プラズマ
ＣＶＤにより形成されたシリコン窒化膜からなることを
特徴とする請求項１乃至請求項３のいずれかに記載の不
揮発性半導体記憶装置。
【請求項５】前記ゲート電極の上部表面は、サリサイ
ド化されていることを特徴とする請求項１乃至請求項４
のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】前記メモリセルトランジスタのゲート電
極は、浮遊ゲート及び制御ゲートの積層体から構成され
ていることを特徴とする請求項１乃至請求項５のいずれ
かに記載の不揮発性半導体記憶装置。
【請求項７】側壁絶縁膜により被覆され、この側壁絶
縁膜の側壁構造が第１のシリコン酸化膜、第１のシリコ
ン窒化膜、第２のシリコン酸化膜及び最外層の第２のシ
リコン窒化膜の積層膜から構成されたゲート電極を有す
る複数のメモリセルトランジスタを半導体基板に形成す
る工程と、前記半導体基板上に前記メモリセルトランジスタを被覆
するように層間絶縁膜を形成する工程と、前記層間絶縁膜をＲＩＥエッチングによりエッチングし
てコンタクト孔を形成し孔内に前記ゲート電極の上部表
面を露出させる工程と、前記コンタクト孔内に接続配線を埋め込む工程とを具備
し、前記接続配線は、前記層間絶縁膜上に形成された配線と
前記露出された前記ゲート電極上部表面とを電気的に接
続することを特徴とする不揮発性半導体記憶装置の製造
方法。