JP2004193577A - 半導体素子の製造方法 - Google Patents

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Abstract

【課題】 本発明は、スペーサの形成工程でスペーサの内部に残留する水素を完全に除去して素子の信頼性を向上させることが可能な半導体素子の製造方法を提供する。
【解決手段】 半導体基板上の所定の領域にゲートを形成する段階と、前記ゲートの側壁にスペーサを形成する段階と、窒素雰囲気中におけるＲＴＡ工程を行って前記スペーサ上に窒化膜を形成する段階と、不純物イオン注入工程を行い、前記半導体基板上の所定の領域に接合領域を形成する段階とを含んでなることを特徴とする。
【選択図】 図３

Description

本発明は、半導体素子の製造方法に係り、特に、半導体基板上の所定の領域にゲートを形成し、ＤＣＳ−ＨＴＯ（ＤＣＳ；Dichlorosilane；SiH2Cl2／ＨＴＯ；high temperature oxide）又はＴＥＯＳ(Tetra Ethyl Ortho Silicate)を用いてスペーサを形成した後、スペーサ内に残留する水素を窒素雰囲気でＲＴＡ(Rapid Thermal Anneal)工程を行って除去すると同時に、スペーサ上に窒化膜を形成することにより、フラッシュメモリ素子の場合、リテンション特性を向上させることが可能な半導体素子の製造方法に関するものである。
以下、一般的な半導体素子の製造方法を図１のフラッシュメモリ素子を例として説明する。図１において、半導体基板11上の所定の領域にトンネル酸化膜12、第１ポリシリコン膜13、誘電体膜14、第２ポリシリコン膜15及びタングステンシリサイド膜16が積層されたスタックゲートを形成する。この際、第１ポリシリコン膜13はフローティングゲートとして作用し、第２ポリシリコン膜15及びタングステンシリサイド膜16はコントロールゲートとして作用する。スタックゲートの側壁にＤＣＳ−ＨＴＯを用いてスペーサ17を形成した後、不純物イオン注入工程を行って半導体基板11の所定の領域に接合領域18を形成する。
このような工程で製造されるフラッシュメモリ素子におけるチャージリテンション特性(charge retention)は、素子の信頼性に大きい影響を及ぼす。現在、フラッシュメモリ素子でスペーサを形成するにはＤＣＳ−ＨＴＯを使用し、Ｓｉ２Ｈ２Ｃｌ２ソースガスを用いるため、以下の化学式１のような反応によりスペーサ内に水素が存在する。
〔化学式１〕
Ｓｉ２Ｈ２Ｃｌ２＋Ｎ２Ｏ→ＳｉＯ２（スペーサ）＋Ｈ２（膜内トラップ）＋Ｃｌ↑
しかしながら、前述の従来例では、特に、後続のファーネス装備内における熱処理工程を長時間行うため、水素がスタックゲートを構成する膜内への水素拡散がさらに容易である。このような水素は、スタックゲートを構成する膜内にトラップされており、後続の熱処理工程によってトンネル酸化膜まで拡散して存在する。このようにトンネル酸化膜内に存在する水素は、Ｓｉ−Ｈｉボンディングを形成し、今後プログラム及び消去の際、移動する電子がトンネル酸化膜で水素によって中性化してチャージ損失現象が発生し、結果としてフラッシュメモリ素子の最も重要なチャージリテンション特性を低下させる。
本発明の目的は、スペーサの形成工程でスペーサの内部に残留する水素を完全に除去して素子の信頼性を向上させることが可能な半導体素子の製造方法を提供することにある。
上記目的を達成するために、本発明に係る半導体素子の製造方法は、半導体基板上の所定の領域にゲートを形成する段階と、前記ゲートの側壁にスペーサを形成する段階と、窒素雰囲気中におけるＲＴＡ工程を行って前記スペーサ上に窒化膜を形成する段階と、不純物イオン注入工程を行い、前記半導体基板上の所定の領域に接合領域を形成する段階とを含んでなることを特徴とする。
前記スペーサは、ＤＣＳ−ＨＴＯ又はＴＥＯＳを用いて形成し、前記ＲＴＡ工程は反応炉の温度を５℃／sec以上、且つ１５℃／sec以下の速度で昇温させて６００℃以上、且つ８００℃以下に保ち、圧力を２×１０-3Torr以上、且つ５×１０-3Torr以下に保った後、窒素ガスを４sccm以上、且つ１０sccm以下程度流入させて行うことを特徴とする。
本発明によれば、ＤＣＳ−ＨＴＯ又はＴＥＯＳを用いてスペーサを形成した後、スペーサ内に残留する水素を窒素雰囲気でＲＴＡ工程によって除去すると同時に、スペーサ上に窒化膜を形成することにより、フラッシュメモリ素子のリテンション特性を向上させることができ、後続のコンタクトホール形成工程で別途に要求される窒化膜の形成工程を省くことができ、コントロールゲートを構成するタングステンシリサイド膜の結晶粒の成長を促進させてゲートの面抵抗を改善することができる。
以下、添付図面に基づいて本発明の好適な実施例を説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。一方、図面上において、同一の符号は同一の要素を示す。
本発明では、ＤＣＳ−ＨＴＯ（ＤＣＳ；Dichlorosilane；SiH2Cl2／ＨＴＯ；high temperature oxide）を用いてスペーサを形成した後、窒素雰囲気中でＲＴＡ(Rapid Thermal Anneal)工程を行う。ＲＴＡ工程を行うことにより、Ｎ−Ｏボンディングが形成されてスペーサ上に窒化膜が生成されると同時に、水素が分離されて結局水素が外部拡散する。これは窒素によって水素がゲッタリング(gattering)される効果により行われる現象である。
バインディングエネルギーの観点からみて、Ｈ−Ｓｉボンディングエネルギーは２.３ｅＶであり、Ｈ−Ｎボンディングエネルギーは４.１ｅＶである。結果として、水素とシリコンのボンディングエネルギーに比べて水素と窒素のボンディングエネルギーがさらに大きいため、水素が表面分離及びアウトガス（ガス抜け）される効果が発生し、トラップされた水素が除去される。
従って、フラッシュメモリ素子のリテンション特性を向上させることができる。また、スペーサ上に窒化膜が形成されるから、後続のコンタクトホール形成工程で別途に要求される窒化膜の形成工程を省くことができ、コントロールゲートを構成するタングステンシリサイド膜の結晶粒の成長を促進させてゲートの面抵抗を改善することができる。
図２はＤＣＳ−ＨＴＯを用いて形成されたスペーサをＴＤＳ（Thermal Desorption Spectroscopy）分析（昇温脱離ガス分析）した結果であって、スペーサ内に水素がトラップされており（Ａ）、後続の窒素ＲＴＡ工程によて効果的に除去されている（Ｂ）ことを示す。
図３（ａ）乃至図３（ｃ）は本発明に係る半導体素子の製造方法をフラッシュメモリ素子に適用した場合を例として説明するための断面図である。
図３（ａ）を参照すると、半導体基板21上の所定の領域にトンネル酸化膜22、第１ポリシリコン膜23、誘電体膜24、第２ポリシリコン膜25及びタングステンシリサイド膜26が積層されたスタックゲートを形成する。
この際、第１ポリシリコン膜23はフローティングゲートとして作用し、第２ポリシリコン膜25及びタングステンシリサイド膜26はコントロールゲートとして作用する。スタックゲートの側壁にＤＣＳ−ＨＴＯ又はＴＥＯＳ(Tetra Ethyl Ortho Silicate)を用いてスペーサ27を形成するが、スペーサ27の内部に水素が残留することになる。
一方、前記において、トンネル酸化膜22は７５０℃〜９５０℃の温度と２００ｍTorr〜５００ｍTorrの圧力で６０Å〜１００Åの厚さに形成する。第１ポリシリコン膜23は、５３０℃〜６１０℃の温度と２００ｍTorr〜５００ｍTorrの圧力で７００Å〜２０００Åの厚さに形成するが、１.３Ｅ２０atoms/cc〜２.７２Ｅ２０atoms/ccの濃度でドープされたドープトポリシリコン膜で形成し、面抵抗４００Ω／seq.〜８００Ω／seq.程度となるようにする。
誘電体膜24は酸化膜、窒化膜及び酸化膜を積層して形成し、６８０℃〜７８０℃の温度と２００ｍTorr〜５００ｍTorrの圧力でＤＣＳ−ＨＴＯを用いて１３０Å〜１６０Åの厚さに形成する。第２ポリシリコン膜25は５３０℃〜６１０℃の温度と２００ｍTorr〜５００ｍTorrの圧力で５００Å〜１０００Åの厚さに形成し、タングステンシリサイド膜26を形成する際にフッ素原子が浸透することを防止するためにドープトポリシリコン膜及びアンドープトポリシリコン膜の二重構造で形成する。タングステンシリサイド膜26は３９０℃〜４３０℃の温度と２００ｍTorr〜５００ｍTorrの圧力で７００Å〜１５００Åの厚さに形成するが、ＷＦ６ガスとＳｉＨ４ガスをそれぞれ３.４sccmと２.９sccm程度に流入させて形成する。
図３（ｂ）を参照すると、窒素雰囲気中でＲＴＡ工程を行うことにより、Ｎ−Ｏボンディングが形成されてスペーサ27上に窒化膜28が生成されると同時に、水素が分離されて結局水素が外部に拡散する効果が発生する。バインディングエネルギーの観点からみて、Ｈ−Ｓｉボンディングエネルギー２.３ｅＶであり、Ｈ−Ｎボンディングエネルギーは４.１ｅＶである。
結果として、水素とシリコンのボンディングエネルギーに比べて水素と窒素のボンディングエネルギーがさらに大きいため、水素が表面分離及びアウトガスされる効果が発生し、トラップされた水素が除去される。そして、スペーサ27上に窒化膜28が形成されるため、後続のコンタクトホール形成工程で別途に要求される窒化膜の形成工程を省くことができる。
また、短時間内に熱工程を行うことにより、タングステンシリサイド膜26の結晶粒の成長を促進させてゲートの面抵抗を改善することができる。この際、ＲＴＡ反応は反応炉の温度を５℃／sec以上、且つ１５℃／sec以下の速度で昇温させて６００℃以上、且つ８００℃以下に保ち、圧力を２×１０-3Torr以上、且つ５×１０-3Torr以下に保った後、窒素ガスを４sccm以上、且つ１０sccm以下程度流入させて行い、これにより形成された窒化膜28は２ｎｍ以上、且つ８ｎｍ以下の厚さを有する。
図３（ｃ）を参照すると、不純物イオン注入工程を行い、半導体基板21上の所定の領域に接合領域29を形成する。
本発明の活用例として、半導体基板上の所定の領域にゲートを形成し、ＤＣＳ−ＨＴＯ又はＴＥＯＳを用いてスペーサを形成した後、スペーサ内に残留する水素を窒素雰囲気でＲＴＡ工程を行って除去すると同時に、スペーサ上に窒化膜を形成することにより、フラッシュメモリ素子の場合、リテンション特性を向上させることが可能な半導体素子の製造方法に適用可能である。
従来の半導体素子の製造方法を説明するための素子の断面図である。 ＤＣＳ−ＨＴＯを用いて形成されたスペーサをＴＤＳ分析した結果を示すグラフである。 （ａ）乃至（ｃ）は本発明に係る半導体素子の製造方法を説明するための素子の断面図である。
符号の説明
11，21…半導体基板
12，22…トンネル酸化膜
13，23…第１ポリシリコン膜
14，24…誘電体膜
15，25…第２ポリシリコン膜
16，26…タングステンシリサイド膜
17，27…スペーサ
18，29…接合領域
28…窒化膜

Claims (4)

  1. 半導体基板上の所定の領域にゲートを形成する段階と、
    前記ゲートの側壁にスペーサを形成する段階と、
    窒素雰囲気中におけるＲＴＡ(Rapid Thermal Anneal)工程を行って前記スペーサ上に窒化膜を形成する段階と、
    不純物イオン注入工程を行い、前記半導体基板上の所定の領域に接合領域を形成する段階と、
    を含んでなることを特徴とする半導体素子の製造方法。
  2. 前記スペーサは、ＤＣＳ−ＨＴＯ又はＴＥＯＳを用いて形成することを特徴とする請求項１記載の半導体素子の製造方法。
  3. 前記ＲＴＡ工程は、反応炉の温度を５℃／sec以上、且つ１５℃／sec以下の速度で昇温させて６００℃以上、且つ８００℃以下に保ち、圧力を２×１０-3Torr以上、且つ５×１０-3Torr以下に保った後、窒素ガスを４sccm以上、且つ１０sccm以下程度流入させて行うことを特徴とする請求項１記載の半導体素子の製造方法。
  4. 前記窒化膜は、２ｎｍ以上、且つ８ｎｍ以下の厚さに形成することを特徴とする請求項１記載の半導体素子の製造方法。
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