KR100940661B1 - 플래시 메모리 소자의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 239000004065 semiconductor Substances 0.000 claims abstract description 34
- 150000004767 nitrides Chemical class 0.000 claims abstract description 30
- 125000006850 spacer group Chemical group 0.000 claims abstract description 29
- 238000010438 heat treatment Methods 0.000 claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 claims abstract description 11
- 238000002955 isolation Methods 0.000 claims abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 229920005591 polysilicon Polymers 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 10
- 238000001039 wet etching Methods 0.000 claims description 2
- 239000012535 impurity Substances 0.000 description 26
- 238000005468 ion implantation Methods 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 239000011810 insulating material Substances 0.000 description 5
- 238000004140 cleaning Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
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- H01—ELECTRIC ELEMENTS
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- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67017—Apparatus for fluid treatment
- H01L21/67063—Apparatus for fluid treatment for etching
- H01L21/67075—Apparatus for fluid treatment for etching for wet etching
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
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Abstract
실시예에 따른 플래시 메모리 소자의 제조 방법은 소자분리막이 형성된 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트 측벽에 제1산화막 패턴 및 제1질화막 패턴으로 이루어진 제1스페이서를 형성하는 단계; 상기 게이트 및 스페이서를 마스크로, 상기 반도체 기판에 소스 및 드레인 영역을 형성하는 단계; 상기 제1스페이서의 제1질화막 패턴을 제거하는 단계; 및 상기 게이트 측벽에 제1산화막 패턴이 형성된 상기 반도체 기판에 열처리 공정을 진행하여, 상기 게이트 측벽에 제2산화막 패턴 및 제2질화막 패턴으로 이루어진 제2스페이서를 형성하는 단계를 포함한다.
비휘발성 메모리 소자
Description
실시예는 플래시 메모리 소자의 제조 방법에 관한 것이다.
플래시 메모리 소자는 전원이 꺼지더라도 저장된 데이터가 손상되지 않는 비휘발성 기억매체이면서도 데이터의 기록, 읽기, 삭제 등의 처리 속도가 비교적 높다는 장점이 있다.
이에 따라, 상기 플래시 메모리 소자는 PC의 Bios용, 셋탑 박스, 프린터 및 네트워크 서버 등의 데이터 저장용으로 널리 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있다.
게이트의 측벽에 형성되는 스페이서의 두께를 얇게 형성하여 소자의 집적도를 향상시킬 수 있는 플래시 메모리 소자의 제조 방법을 제공한다.
실시예에 따른 플래시 메모리 소자의 제조 방법은 소자분리막이 형성된 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트 측벽에 제1산화막 패턴 및 제1질화막 패턴으로 이루어진 제1스페이서를 형성하는 단계; 상기 게이트 및 스페이서를 마스크로, 상기 반도체 기판에 소스 및 드레인 영역을 형성하는 단계; 상기 제1스페이서의 제1질화막 패턴을 제거하는 단계; 및 상기 게이트 측벽에 제1산화막 패턴이 형성된 상기 반도체 기판에 열처리 공정을 진행하여, 상기 게이트 측벽에 제2산화막 패턴 및 제2질화막 패턴으로 이루어진 제2스페이서를 형성하는 단계를 포함한다.
실시예에 따른 플래시 메모리 소자의 제조 방법은 게이트의 측벽에 산화막을 형성하고, N2 가스를 이용한 열처리 공정을 진행하여 상기 산화막의 일부를 질화시킴으로써, 상기 게이트의 측벽에 얇은 스페이서를 형성할 수 있어, 플래시 메모리 소자의 집적도를 향상시킬 수 있다.
실시예에 따른 플래시 메모리 소자의 제조 방법은 소자분리막이 형성된 반도 체 기판 상에 게이트를 형성하는 단계; 상기 게이트 측벽에 제1산화막 패턴 및 제1질화막 패턴으로 이루어진 제1스페이서를 형성하는 단계; 상기 게이트 및 스페이서를 마스크로, 상기 반도체 기판에 소스 및 드레인 영역을 형성하는 단계; 상기 제1스페이서의 제1질화막 패턴을 제거하는 단계; 및 상기 게이트 측벽에 제1산화막 패턴이 형성된 상기 반도체 기판에 열처리 공정을 진행하여, 상기 게이트 측벽에 제2산화막 패턴 및 제2질화막 패턴으로 이루어진 제2스페이서를 형성하는 단계를 포함한다.
이하, 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1 내지 도 14는 실시예에 따른 플래시 메모리 소자의 공정 단면도이며, 셀(cell) 영역(A)과 주변(peripheral) 영역(B)을 도시하였다.
도 1에 도시된 바와 같이, 반도체 기판(100) 상에 제1산화막(110), 제1질화막(120) 및 제2산화막(130)을 형성한다.
상기 제1질화막(120)은 SiN으로 형성될 수 있으며, 상기 제2산화막(130)은 TEOS(tetraethly orthosilicate)로 형성될 수 있다.
그리고, 도 2에 도시된 바와 같이, 상기 반도체 기판(100) 상에 제1포토레지스트 패턴(150)을 형성하고, 제1식각 공정을 진행하여, 트렌치(102), 제1산화막 패턴(115), 제1질화막 패턴(125) 및 제2산화막 패턴(135)을 형성할 수 있다.
이때, 상기 제1포토레지스트 패턴(150)의 하부에 반사방지막을 형성한 뒤, 제1식각 공정을 진행할 수 있으며, 상기 제2산화막 패턴(135)과 제1포토레지스트 패턴(150) 사이에는 반사방지막 패턴(140)이 형성될 수 있다.
이어서, 상기 반사방지막 패턴(140) 및 제1포토레지스트 패턴(150)을 제거하고, 도 3에 도시된 바와 같이, 상기 반도체 기판(100)상에 형성된 상기 제1산화막 패턴(115)의 일부를 제거하여 제3산화막 패턴(117)을 형성하고, 상기 트렌치(102)의 모서리를 라운드지게 한다.
상기 제3산화막 패턴(117)은 상기 반도체 기판에 제3식각 공정을 진행하여 상기 제1산화막 패턴(115)의 가장자리 영역을 100 Å정도 제거함으로써 형성될 수 있다.
상기 제3식각 공정은 습식 식각(wet etch) 공정으로 진행될 수 있다.
그리고, 상기 트렌치(102)에 제2식각 공정을 진행하여, 상기 트렌치(102)의 모서리를 라운드지게 할 수 있다.
상기 제2식각 공정은 화학 건식 식각(chemical dry etch) 공정으로 진행될 수 있다.
상기 트렌치(102)의 모서리가 라운드짐에 따라, 상기 모서리에 에너지가 집중되어 발생하는 소자의 결함(defect)을 방지할 수 있다.
그리고, 도 4에 도시된 바와 같이, 상기 반도체 기판(100)에 제1열처리 공정을 진행하여, 상기 트렌치(102)에 제4산화막 패턴(105)을 형성한다.
상기 제4산화막 패턴(105)은 상기 트렌치(102) 내부에 형성되고, 이후 상기 트렌치(102)에 매립될 물질의 스트레스를 완화시켜 줄 수 있다.
또한, 상기 제4산화막 패턴(105)은 이후 형성될 웰(well)에서 도핑 원소의 확산을 방지할 수 있다.
상기 제4산화막 패턴(105)은 상기 반도체 기판(100)에 제1열산화(thermal oxidation) 공정을 진행하여 형성될 수 있다.
이어서, 도 5에 도시된 바와 같이, 상기 트렌치(102)가 매립되도록 절연물질(160)을 형성한다.
상기 트렌치(102)가 형성된 상기 반도체 기판(100) 상에 절연막을 형성하고 평탄화 공정을 진행하여 상기 절연물질(160)이 형성되며, 이후 상기 제2산화막 패턴(135)을 제거한다.
상기 절연물질(160)은 HDP-USG(high density plasma-undoped silicate glass) 막일 수 있다.
상기 제2산화막 패턴(135)은 습식 세정(wet cleaning) 공정으로 제거될 수 있으며, 상기 습식 세정 공정으로 상기 트렌치(102)에 매립된 절연물질의 일부도 제거될 수 있다.
상기 트렌치(102)에 절연물질(160)이 형성됨으로써, 상기 반도체 기판(100) 상에 형성될 각종 소자를 절연하기 위한 소자분리막이 형성된다.
그리고, 상기 제1질화막 패턴(125)을 제거한 후, 도 6에 도시된 바와 같이, 상기 반도체 기판(100)에 제5산화막 패턴(170)을 형성한다.
상기 제5산화막 패턴(170)은 제2열산화 공정을 진행하여 형성될 수 있으며, 이후 웰(well) 형성시 이온주입에 의한 소자의 손상을 방지하기 위해 형성된다.
이어서, 도 7에 도시된 바와 같이, 상기 제5산화막 패턴(170)이 형성된 상기 반도체 기판(100)에 제1불순물 영역(180) 및 제2불순물 영역(190)을 형성한다.
상기 제1불순물 영역(180) 및 제2불순물 영역(190)은 제1이온주입공정 및 제2이온주입공정을 진행하여 형성될 수 있으며, 상기 제1불순물 영역(180) 및 제2불순물 영역(190)은 트리플 웰(tripple well)의 구조로 형성될 수 있다.
상기 제1이온주입공정은 상기 제1불순물 영역(180)이 형성될 영역을 제외한 나머지 영역에 제2포토레지스트 패턴을 형성한 뒤, 불순물을 주입하여 형성되며, 상기 제2이온주입공정은 상기 제2불순물 영역(190)이 형성될 영역을 제외한 나머지 영역에 제3포토레지스트 패턴을 형성한 뒤, 불순물을 주입하여 형성된다.
상기 제1불순물 영역(180) 및 제2불순물 영역(190)은 p-웰(well) 또는 n-웰(well)이 될 수 있다.
그리고, 상기 제5산화막 패턴(170)을 제거한 후, 도 8에 도시된 바와 같이, 상기 반도체 기판(100) 상에 제6산화막 패턴(200)을 형성하고, 상기 제6산화막 패턴(200) 상에 제1폴리실리콘 패턴(210)을 형성한다.
상기 제5산화막 패턴(170)은 습식 세정 공정으로 제거될 수 있다.
상기 제1폴리실리콘 패턴(210)은 상기 반도체 기판(100) 상에 제1폴리실리콘막을 형성한 후, 패터닝하여 형성할 수 있다.
이어서, 도 9에 도시된 바와 같이, 상기 제1폴리실리콘 패턴(210) 상에 유전체막(220)을 형성한다.
상기 유전체막(220)은 제3산화막, 제2질화막 및 제4산화막의 적층인 ONO(Oxide-Nitride-Oxide)막으로 형성될 수 있다.
그리고, 도 10에 도시된 바와 같이, 상기 반도체 기판(100)의 주변 영역(B) 상의 상기 제1폴리실리콘 패턴(210) 및 유전체막(220)을 제거한다.
즉, 셀 영역(A)만 상기 제1폴리실리콘 패턴(210) 및 유전체막(220)이 남겨지게 된다.
이어서, 도 11에 도시된 바와 같이, 상기 주변 영역(B)의 상기 반도체 기판(100)에 제3불순물 영역(230) 및 제4불순물 영역(240)을 형성하고, 상기 반도체 가판(100) 상에 제7산화막 패턴(250) 및 제2폴리실리콘막(260)을 형성한다.
상기 제3불순물 영역(230) 및 제4불순물 영역(240)은 제3이온주입공정 및 제4이온주입공정을 진행하여 형성될 수 있으며, 상기 제3불순물 영역(230) 및 제4불순물 영역(240)은 트리플 웰의 구조로 형성될 수 있다.
상기 제3이온주입공정은 상기 제3불순물 영역(230)이 형성될 영역을 제외한 나머지 영역에 제4포토레지스트 패턴을 형성한 뒤, 불순물을 주입하여 형성되며, 상기 제4이온주입공정은 상기 제4불순물 영역(240)이 형성될 영역을 제외한 나머지 영역에 제5포토레지스트 패턴을 형성한 뒤, 불순물을 주입하여 형성된다.
상기 제3불순물 영역(230) 및 제4불순물 영역(240)은 p-웰(well) 또는 n-웰(well)이 될 수 있다.
상기 제7산화막 패턴(250)은 열산화 공정을 진행하여 형성될 수 있다.
그리고, 도 12에 도시된 바와 같이, 상기 제2폴리실리콘막(260)을 패터닝하고, 제2폴리실리콘 패턴(265)을 형성하여, 제1게이트(420), 제2게이트(520) 및 제3게이트(600)를 형성한다.
상기 제1게이트(420)는 플로팅 게이트(floating gate)이며, 상기 제2게이 트(520) 및 제3게이트(600)는 제어 게이트(control gate)이다.
상기 제1게이트(420)는 제8산화막 패턴(250a), 제2폴리실리콘 패턴(215), 제1유전체막 패턴(225) 및 제3폴리실리콘 패턴(265a)의 적층으로 형성된다.
그리고, 상기 제1게이트(420)는 셀 영역(A)에서 비트 라인(bit lint)으로 동작할 수 있다.
상기 제2게이트(520)는 제9산화막 패턴(250b), 제2유전체막 패턴(225) 및 제4폴리실리콘 패턴(265b)의 적층으로 형성된다.
그리고, 상기 제2게이트(520)는 셀 영역(A)에서 워드 라인(word line)으로 동작할 수 있다.
싱기 제3게이트(600)는 제10산화막 패턴(250c) 및 제5폴리실리콘 패턴(265c)의 적층으로 형성된다.
이어서, 도 13에 도시된 바와 같이, 상기 반도체 기판(100)에 LDD(lightly doped drain) 영역(270)을 형성한 후, 상기 제1게이트(420), 제2게이트(520) 및 제3게이트(600)의 측벽에 제1스페이서(450)를 형성한다.
상기 LDD 영역(270)은 상기 제1게이트(420), 제2게이트(520) 및 제3게이트(600)를 마스크로 이온주입하여 형성될 수 있다.
그리고, 상기 제1게이트(420), 제2게이트(520) 및 제3게이트(600)가 형성된 상기 반도체 기판(100) 상에 제5산화막 및 제2질화막을 형성한 후, 식각 공정을 진행하여, 제11산화막 패턴(280) 및 제2질화막 패턴(290)으로 이루어진 상기 제1스페이서(450)를 형성할 수 있다.
상기 식각 공정은 이방성 식각으로 진행된다.
그리고, 도 14에 도시된 바와 같이, 상기 제1게이트(420), 제2게이트(520), 제3게이트(600) 및 제1스페이서(450)를 마스크로 이온주입 공정을 진행하여, 상기 반도체 기판(100)에 소스/드레인 영역(300)을 형성한다.
이어서, 도 15에 도시된 바와 같이, 상기 제1스페이서(450)의 제2질화막 패턴(290)을 제거하여, 상기 제1게이트(400), 제2게이트(500) 및 제3게이트(600)의 측벽에 제11산화막 패턴(280)만 남겨둔다.
상기 제2질화막 패턴(290)은 습식식각 공정으로 제거할 수 있다.
그리고, 도 16에 도시된 바와 같이, 상기 제1게이트(420), 제2게이트(520) 및 제3게이트(600)의 측벽에 제11산화막 패턴(310) 및 제4질화막 패턴(320)으로 이루어진 제2스페이서(550)를 형성한다.
상기 제2스페이서(550)는 상기 소스/드레인 영역(300)을 활성화시키기 위해 진행하는 열처리 공정시 형성되며, 상기 열처리 공정은 N2 분위기에서 진행된다.
상기 열처리 공정시 N2 가스가 상기 제11산화막 패턴(280)에 주입되고, 상기 제11산화막 패턴(280)의 일부가 질화되어, 상기 제1게이트(420), 제2게이트(520) 및 제3게이트(600)의 측벽에는 제12산화막 패턴(310) 및 제3질화막 패턴(320)으로 이루어진 제2스페이서(550)가 형성된다.
즉, 상기 열처리 공정으로 소스/드레인 영역(300)이 활성화됨과 동시에 상기 제2스페이서(550)가 형성된다.
이후, 도시되지는 않았지만, 상기 반도체 기판(100)에 샐리사이드(salicide) 공정을 진행하여 상기 게이트 및 소스/드레인 영역에 실리사이드 층을 형성하고, 상기 반도체 기판(100) 상에 콘택이 형성된 절연막을 형성할 수 있다.
실시예에 따른 플래시 메모리 소자의 제조 방법은 게이트의 측벽에 산화막을 형성하고, N2 가스를 이용한 열처리 공정을 진행하여 상기 산화막의 일부를 질화시킴으로써, 상기 게이트의 측벽에 얇은 스페이서를 형성할 수 있어, 플래시 메모리 소자의 집적도를 향상시킬 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 14는 실시예에 따른 플래시 메모리 소자의 공정 단면도이다.
Claims (8)
- 소자분리막이 형성된 반도체 기판 상에 게이트를 형성하는 단계;상기 게이트 측벽에 제1산화막 패턴 및 제1질화막 패턴으로 이루어진 제1스페이서를 형성하는 단계;상기 게이트 및 스페이서를 마스크로, 상기 반도체 기판에 소스 및 드레인 영역을 형성하는 단계;상기 제1스페이서의 제1질화막 패턴을 제거하는 단계; 및상기 게이트 측벽에 제1산화막 패턴이 형성된 상기 반도체 기판에 열처리 공정을 진행하여, 상기 게이트 측벽에 제2산화막 패턴 및 제2질화막 패턴으로 이루어진 제2스페이서를 형성하는 단계를 포함하며,상기 열처리 공정으로 N2 가스가 상기 제1산화막 패턴에 주입되어, 상기 제1산화막 패턴의 일부가 질화되는 것을 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1항에 있어서,상기 게이트 측벽에 제1산화막 패턴 및 제1질화막 패턴으로 이루어진 제1스페이서를 형성하는 단계는,상기 게이트를 포함하는 상기 반도체 기판 상에 제1산화막을 형성하는 단계;상기 제1산화막 상에 제1질화막을 형성하는 단계; 및상기 제1질화막 및 제1산화막 상에 이방성 식각을 진행하여, 상기 게이트의 측벽에 제1산화막 패턴 및 제1질화막 패턴을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1항에 있어서,상기 게이트는 제3산화막 패턴 및 제1폴리실리콘 패턴의 적층으로 이루어진 것을 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1항에 있어서,상기 게이트는 제4산화막 패턴, 제2폴리실리콘 패턴, 유전체막 및 제3폴리실리콘 패턴의 적층으로 이루어진 것을 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1항에 있어서,상기 열처리 공정은 N2 가스 분위기에서 진행되는 것을 포함하는 플래시 메모리 소자의 제조 방법.
- 삭제
- 제 1항에 있어서,상기 열처리 공정으로 상기 소스 및 드레인 영역이 활성화됨과 동시에 상기 제2스페이서가 형성되는 것을 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1항에 있어서,상기 제1질화막 패턴은 습식식각 공정으로 제거되는 것을 포함하는 플래시 메모리 소자의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070136550A KR100940661B1 (ko) | 2007-12-24 | 2007-12-24 | 플래시 메모리 소자의 제조 방법 |
| US12/337,613 US7883981B2 (en) | 2007-12-24 | 2008-12-17 | Method for manufacturing flash memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070136550A KR100940661B1 (ko) | 2007-12-24 | 2007-12-24 | 플래시 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090068791A KR20090068791A (ko) | 2009-06-29 |
| KR100940661B1 true KR100940661B1 (ko) | 2010-02-05 |
Family
ID=40787558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070136550A KR100940661B1 (ko) | 2007-12-24 | 2007-12-24 | 플래시 메모리 소자의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7883981B2 (ko) |
| KR (1) | KR100940661B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010045175A (ja) * | 2008-08-12 | 2010-02-25 | Toshiba Corp | 不揮発性半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060075365A (ko) * | 2004-12-28 | 2006-07-04 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| KR20060100092A (ko) * | 2005-03-16 | 2006-09-20 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6136636A (en) * | 1998-03-25 | 2000-10-24 | Texas Instruments - Acer Incorporated | Method of manufacturing deep sub-micron CMOS transistors |
| US6323519B1 (en) * | 1998-10-23 | 2001-11-27 | Advanced Micro Devices, Inc. | Ultrathin, nitrogen-containing MOSFET sidewall spacers using low-temperature semiconductor fabrication process |
| JP3746669B2 (ja) * | 2000-10-17 | 2006-02-15 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| KR100482758B1 (ko) * | 2002-12-12 | 2005-04-14 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US7118987B2 (en) * | 2004-01-29 | 2006-10-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of achieving improved STI gap fill with reduced stress |
| US7002209B2 (en) * | 2004-05-21 | 2006-02-21 | International Business Machines Corporation | MOSFET structure with high mechanical stress in the channel |
-
2007
- 2007-12-24 KR KR1020070136550A patent/KR100940661B1/ko not_active IP Right Cessation
-
2008
- 2008-12-17 US US12/337,613 patent/US7883981B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060075365A (ko) * | 2004-12-28 | 2006-07-04 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| KR20060100092A (ko) * | 2005-03-16 | 2006-09-20 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7883981B2 (en) | 2011-02-08 |
| KR20090068791A (ko) | 2009-06-29 |
| US20090159953A1 (en) | 2009-06-25 |
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