KR100806040B1 - 플래시 메모리 소자의 제조 방법 - Google Patents

플래시 메모리 소자의 제조 방법 Download PDF

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Abstract

실시예는 셀 영역과 주변 영역이 형성된 기판 상에 소자분리막을 형성하는 단계; 마스크를 이용하여 주변 영역 상에 제1포토레지스트 패턴을 형성하고, 상기 셀 영역에 이온 주입하는 단계; 상기 셀 영역 상에 메모리 소자를 형성하고, 상기 주변 영역 상에 트랜지스터를 형성하는 단계; 상기 셀 영역과 주변 영역이 형성된 기판 상에 층간절연막을 형성하는 단계; 상기 마스크를 이용하여 상기 주변 영역 상에 제2포토레지스트 패턴을 형성하는 단계; 및 상기 셀 영역의 층간절연막을 식각하는 단계를 포함한다.
실시예는 새로운 마스크의 제작 없이 공정이 진행되므로 원가 절감의 효과가 있으며, 셀 영역과 주변 영역 간의 단차를 안정적으로 제거할 수 있다.
플래시 메모리

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing flash memory device}
도1 내지 도9는 실시예에 따른 플래시 메모리 소자의 공정 단면도.
실시예는 플래시 메모리 소자에 관한 것이다.
플래시 메모리 소자는 전원이 꺼지더라도 저장된 데이터가 손상되지 않는 비휘발성 기억매체이면서도 데이터의 기록, 읽기, 삭제 등의 처리 속도가 비교적 높다는 장점이 있다.
이에 따라, 상기 플래시 메모리 소자는 PC의 Bios용, 셋탑 박스, 프린터 및 네트워크 서버 등의 데이터 저장용으로 널리 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있다.
플래시 메모리 소자는 셀 영역(cell area)과 주변 영역(periphery area)으로 구획된다.
상기 셀 영역은 데이터 쓰기 및 소거를 위한 동작을 수행하기 위한 영역이며, 플로팅 게이트와 제어 게이트가 형성되어 있다.
상기 주변 영역은 데이터 쓰기 및 소거 동작에 따라 해당 트랜지스터가 동작하는 영역이며, 게이트 전극이 형성되어 있다.
그러나, 상기 셀 영역과 주변 영역 간의 단차로 인해 상기 셀 영역과 주변 영역이 형성된 기판 상에 층간절연막을 증착하고, 상기 층간절연막의 CMP(chemical mechanical polishing) 공정시 평탄화가 용이하지 않게 된다.
즉, 상기 층간절연막을 대상으로 CMP 공정을 수행하는 경우, 상기 셀 영역과 상기 주변 영역이 동시에 연마되게 됨에 따라 CMP 공정 후 층간절연막의 균일성(uniformity)은 저하되게 된다.
결국, CMP 공정을 하였음에도 불구하고 셀 영역과 주변 영역 간의 층간절연막 두께가 동일하지 않게 됨에 따라, 콘택(contact) 불량 등이 야기될 수 있다.
특히 플래시 메모리 소자의 집적도가 높을수록 셀 영역과 주변 영역 간의 비균일성의 문제는 소자 특성에 치명적인 악영향을 미치게 된다.
실시예는 셀과 주변 영역 간에 발생하는 단차를 안정적으로 제거할 수 있는 플래시 메모리 소자의 제조 방법을 제공한다.
실시예는 셀 영역과 주변 영역이 형성된 기판 상에 소자분리막을 형성하는 단계; 마스크를 이용하여 주변 영역 상에 제1포토레지스트 패턴을 형성하고, 상기 셀 영역에 이온 주입하는 단계; 상기 셀 영역 상에 메모리 소자를 형성하고, 상기 주변 영역 상에 트랜지스터를 형성하는 단계; 상기 셀 영역과 주변 영역이 형성된 기판 상에 층간절연막을 형성하는 단계; 상기 마스크를 이용하여 상기 주변 영역 상에 제2포토레지스트 패턴을 형성하는 단계; 및 상기 셀 영역의 층간절연막을 식각하는 단계를 포함한다.
이하, 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도1 내지 도9는 실시예에 따른 플래시 메모리 소자의 공정 단면도이다.
도1에 도시한 바와 같이, 셀 영역과 주변 영역이 정의된 반도체 기판(10)을 패터닝하여 트렌치를 형성한다.
그리고, 상기 트렌치 내에 BPSG(boro-phospho silicate glass)나 실리콘옥사이드막을 갭필한 후, 화학기계적 평탄화 공정을 수행하여 소자분리막(12)을 형성한다.
상기 소자분리막(12)은 추후 상기 반도체 기판(10) 상에 형성된 각종 소자를 절연하기 위한 영역이 된다.
상기 소자분리막(12)을 형성하기 전에 상기 반도체 기판(10) 상에 산화막(미도시)을 형성할 수 있다. 상기 산화막은 게이트 영역에서 게이트 옥사이드로 형성될 수 있다.
상기 소자분리막(12)을 포함하는 상기 반도체 기판(10)을 대상으로 웰(well)을 형성하고, 도2에 도시된 바와 같이, 셀 영역의 문턱전압(threshold voltage)을 조절하기 위한 이온 주입 공정을 진행한다.
상기 셀 영역의 문턱전압 조절을 위한 이온 주입 공정시, 마스크를 이용하여 상기 주변 영역에 제1포토레지스트 패턴(14)을 형성하고 상기 셀 영역에만 이온 주 입을 진행한다.
상기 마스크는 이후 층간절연막의 평탄화 공정시 재사용된다.
도3에 도시된 바와 같이, 상기 소자분리막(12)이 형성된 반도체 기판(10) 상에 폴리실리콘을 형성하고 패터닝하여 상기 셀 영역에 제1 폴리실리콘막(20)을 형성한다. 상기 제1 폴리실리콘막(20)은 플로팅 게이트가 될 수 있다.
이어서, 도4에 도시된 바와 같이, 상기 제1 폴리실리콘막(20)을 포함하는 반도체 기판(10) 상에 옥사이드, 나이트라이드 및 옥사이드를 순차적으로 형성하고 어닐링 및 패터닝하여 상기 셀 영역의 상기 제1 폴리실리콘막(20) 상에 ONO(Oxide-Nitride-Oxide)막(22)을 형성한다.
상기 ONO막(22)은 상/하부를 절연하는 역할을 한다. 상기 제1 폴리실리콘막(20)은 상기 ONO막(22)에 의해 둘러싸여진다.
도5에 도시된 바와 같이, 상기 ONO막(22)을 포함하는 상기 반도체 기판(10) 상에 폴리실리콘을 형성하고 패터닝하여 셀 영역 및 주변 영역 각각에 제2 폴리실리콘막(30a, 30b)을 형성한다.
상기 셀 영역에 형성된 제2 폴리실리콘막(30a)은 제어게이트이며, 주변 영역에 형성된 제2 폴리실리콘막(30b)은 게이트전극이 될 수 있다.
상기 셀 영역의 제2 폴리실리콘막(30a)은 상기 ONO막(22)을 덮도록 형성되고, 상기 주변 영역의 제2 폴리실리콘막(30b)은 상기 반도체 기판(10) 상에 직접 형성된다.
상기 셀 영역에 형성된 제2 폴리실리콘막(30a)은 하부에 형성된 제1 폴리실 리콘막(20)에 존재하는 전자를 여기시켜 충전(charging) 또는 방전(discharging)을 하도록 하는 바이어스 전압을 인가하는 역할을 한다.
도6에 도시된 바와 같이, 상기 제2 폴리실리콘을 포함하는 반도체 기판(10) 상에 ONO막을 형성하고 패터닝하여 상기 셀 영역 및 상기 주변 영역 각각에 형성된 제2 폴리실리콘막(30a, 30b)의 양 측에 스페이서(32)를 형성한다.
본 실시예에서는 상기 스페이서(32)가 ONO막으로 형성되는 구조를 가지는 것으로 설명하고 있으나 이에 한정하지 않고, 상기 스페이서(32)는 나이트라이드 및 옥사이드의 ON(Oxide-Nitride) 구조를 가질 수도 있다.
상기 스페이서(32)와 상기 제2 폴리실리콘막(30a, 30b)을 마스크로 하여 이온 주입공정을 수행하여, 상기 반도체 기판(10) 상에 소오스/드레인 영역(36)을 형성한다.
도7에 도시된 바와 같이, 상기 소오스/드레인 영역(36)을 포함하는 반도체 기판(10) 상에 USG(undoped silcate glass)나 BPSG를 이용하여 층간절연막(38a, 38b)을 형성한다.
상기 셀 영역의 제2 폴리실리콘막(30a)은 상기 ONO막(22)과 제1 폴리실리콘막(20) 상에 형성되므로 주변 영역의 제2 폴리실리콘막(30b)에 비해 ONO막(22)과 제1 폴리실리콘막(20)의 두께만큼 더 두껍게 형성된다.
따라서, 상기 제2 폴리실리콘막(30a, 30b) 상에 층간절연막(38a, 38b)을 형성하는 경우, 상기 셀 영역과 상기 주변 영역 간에 단차(d)가 발생하게 된다.
즉, 상기 셀 영역에는 주변 영역에 없는 제1 폴리실리콘막(20)과 ONO막(22) 이 형성됨에 따라, 주변 영역에 비해 제1 폴리실리콘막(20)과 ONO막(22)의 두께만큼 층간절연막(38a)이 더 높게 형성된다.
이어서, 도8에 도시된 바와 같이, 상기 주변 영역의 층간절연막(38b) 상에 제2포토레지스트 패턴(24)을 형성한다. 상기 제2포토레지스트 패턴(24)은 상기 문턱전압 조절을 위해 사용된 마스크를 재사용하여 형성한다.
상기 마스크를 재사용함으로써, 새로운 마스크의 제작 없이 공정을 진행할 수 있으며, 이로 인해 원가 절감의 효과도 있다.
도9에 도시된 바와 같이, 상기 셀 영역의 층간절연막(38a)에 식각을 진행하여, 상기 셀 영역의 층간절연막(38a)을 상기 주변 영역의 높이와 일치시킴으로써, 상기 셀 영역과 주변 영역의 층간절연막(38a, 38b) 간에 발생하는 단차(d)를 제거할 수 있다.
상기 식각은 반응이온식각(reactive ion etching) 공정을 통하여 이루어질 수 있다.
그리고, 더욱 향상된 균일성을 위하여 CMP 공정을 추가로 진행할 수 있다.
이어서, 도시되지 않았지만 상기 층간절연막(38)을 선택적으로 식각하여 비아홀을 형성한 후, 상기 비아홀에 콘택 플러그를 형성한다.
상기 콘택 플러그의 형성으로 제2 폴리실리콘막(30a, 30b) 및 소스/드레인 영역(36)과 전기적으로 연결될 수 있다.
이상에서 설명한 바와 같이, 새로운 마스크의 제작 없이 공정이 진행되므로 원가가 절감될 수 있다. 또한 층간절연막의 단차를 안정적으로 제거하여 콘택 불량 및 층간절연막 과식각에 의한 게이트 손상 등의 결함(defect)을 방지할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
실시예는 새로운 마스크의 제작 없이 공정이 진행되므로 원가 절감의 효과가 있으며, 셀 영역과 주변 영역 간의 단차를 안정적으로 제거할 수 있다.

Claims (6)

  1. 셀 영역과 주변 영역이 형성된 기판 상에 소자분리막을 형성하는 단계;
    마스크를 이용하여 주변 영역 상에 제1포토레지스트 패턴을 형성하고, 상기 셀 영역에 이온 주입하는 단계;
    상기 셀 영역 상에 메모리 소자를 형성하고, 상기 주변 영역 상에 트랜지스터를 형성하는 단계;
    상기 셀 영역과 주변 영역이 형성된 기판 상에 층간절연막을 형성하는 단계;
    상기 마스크를 이용하여 상기 주변 영역 상에 제2포토레지스트 패턴을 형성하는 단계; 및
    상기 셀 영역의 층간절연막을 식각하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 셀 영역과 주변 영역 상의 층간절연막에 화학기계적평탄화 공정을 진행하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 층간절연막을 패터닝하여 비아홀을 형성하는 단계; 및
    상기 비아홀에 콘택 플러그를 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 식각은 반응이온식각 공정에 의해 진행되는 플래시 메모리 소자의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 셀 영역의 층간절연막은 상기 주변 영역의 층간절연막의 높이와 일치되도록 식각하는 플래시 메모리 소자의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 층간절연막은 USG 또는 BPSG로 형성된 것을 포함하는 플래시 메모리 소자의 제조 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108281423B (zh) * 2016-12-30 2020-11-10 联华电子股份有限公司 制作半导体元件的方法
KR20200039073A (ko) * 2018-10-04 2020-04-16 삼성전자주식회사 반도체 장치의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990048406A (ko) * 1997-12-09 1999-07-05 윤종용 평탄화를 위한 반도체장치 및 그 제조방법
KR19990057879A (ko) * 1997-12-30 1999-07-15 김영환 텅스텐 폴리사이드 형성 방법
KR20000001885A (ko) * 1998-06-15 2000-01-15 윤종용 반도체 소자 평탄화 방법
KR20010086625A (ko) * 2000-02-15 2001-09-15 윤종용 반도체 메모리 소자의 층간절연막 평탄화 방법
KR20060077480A (ko) * 2004-12-30 2006-07-05 주식회사 하이닉스반도체 반도체 소자의 절연막의 평탄화 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW382801B (en) * 1998-02-25 2000-02-21 Mosel Vitelic Inc Method of forming two transistors having different threshold voltage in integrated circuit
US6518618B1 (en) * 1999-12-03 2003-02-11 Intel Corporation Integrated memory cell and method of fabrication
US6432827B1 (en) * 2000-11-29 2002-08-13 United Microelectronics Corp. ILD planarization method
EP1605509B1 (en) * 2003-03-19 2016-03-16 Fujitsu Semiconductor Limited Semiconductor device, process for producing the same and imaging device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990048406A (ko) * 1997-12-09 1999-07-05 윤종용 평탄화를 위한 반도체장치 및 그 제조방법
KR19990057879A (ko) * 1997-12-30 1999-07-15 김영환 텅스텐 폴리사이드 형성 방법
KR20000001885A (ko) * 1998-06-15 2000-01-15 윤종용 반도체 소자 평탄화 방법
KR20010086625A (ko) * 2000-02-15 2001-09-15 윤종용 반도체 메모리 소자의 층간절연막 평탄화 방법
KR20060077480A (ko) * 2004-12-30 2006-07-05 주식회사 하이닉스반도체 반도체 소자의 절연막의 평탄화 방법

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