KR100966988B1

KR100966988B1 - 비휘발성 메모리 소자 및 그의 제조 방법

Info

Publication number: KR100966988B1
Application number: KR1020070063605A
Authority: KR
Inventors: 이명식; 박경환
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-06-27
Filing date: 2007-06-27
Publication date: 2010-06-30
Also published as: KR20080114240A

Abstract

본 발명은 비휘발성 메모리 소자 및 그의 제조 방법에 관한 것으로, 소자 분리막으로 액티브 영역이 한정되는 반도체 기판상에 제1 절연막을 형성하는 단계와, 상기 제1 절연막 상에 전하 저장막을 형성하는 단계와, 상기 소자 분리막 상의 상기 제1 절연막과 상기 전하 저장막을 제거하는 단계와, 상기 전하 저장막을 포함하는 상기 소자 분리막 상에 제2 절연막을 형성하는 단계 및 상기 제2 절연막 상에 도전막을 형성하는 단계를 포함하는 것을 특징으로 하기 때문에, 전하 저장층에 저장된 전하가 인접한 메모리 셀로 확산되는 것을 방지할 수 있다.

플래시, 전하 저장막, 확산, 절연막

Description

비휘발성 메모리 소자 및 그의 제조 방법{Non-volatile memory device and method of fabricating the same}

도 1a 내지 도 1f는 본 발명에 따른 비휘발성 메모리 소자의 제조 방법을 도시한 소자의 단면도이다.

<도면의 주요 부분에 대한 부호 설명>

100 : 반도체 기판 102 : 패드 질화막

104 : 제1 마스크 패턴 106 : 소자 분리막

108 : 제1 절연막 110 : 전하 저장막

112 : 버퍼막 114 : 제2 마스크 패턴

116 : 제2 절연막 118 : 도전막

본 발명은 비휘발성 메모리 소자 및 그의 제조 방법에 관한 것으로, 특히 질화막을 전하 저장층으로 사용하는 플래시 메모리 소자 및 그의 제조 방법에 관한 것이다.

일반적으로 비휘발성 메모리 소자에서 데이터를 저장하는 메모리 셀은 적층 게이트(stacked gate) 구조를 갖는다. 이러한 적층 게이트 구조는, 메모리 셀의 채널 영역 위에 터널 절연막, 플로팅 게이트(floating gate), 게이트간 절연막, 콘트롤 게이트(control gate) 및 게이트 전극층을 순차적으로 적층하여 형성한다. 여기서 플로팅 게이트는 전하 저장층으로 사용되며, 통상적으로 도전막인 폴리 실리콘을 사용하여 형성한다.

한편, 전하 저장층으로 폴리 실리콘 대신에 부도체막, 예를 들면 질화막을 사용하는 비휘발성 메모리 소자가 선보이고 있다. 이처럼 부도체막을 전하 저장층으로 사용하는 비휘발성 메모리 소자는 게이트 전극층의 소재에 따라 SONOS(Silicon.Oxide/Nitride/Oxide/Silicon) 비휘발성 메모리 소자 또는 MANOS(Metal/Al2O3/Nitride/Oxide/Silicon) 비휘발성 메모리 소자 등으로 구분될 수 있다. 이러한 비휘발성 메모리 소자는 다이렉트 터널링(direct tunneling) 막을 형성하는 터널 절연막, 전하를 저장하는 질화막, 전하 차단막(blocking layer)으로 사용되는 절연막 및 콘트롤 게이트 전극을 갖는다.

도전막을 전하 저장층으로 사용하는 비휘발성 메모리에서는 플로팅 게이트에 미세한 결함(defect)이라도 존재한다면 전하의 리텐션 타임(retention time)이 현저하게 떨어지는 문제점이 있다. 하지만 부도체막을 전하 저장층으로 사용하는 비휘발성 메모리에서는 폴리 실리콘 대신 질화막으로 전하 저장층을 형성하기 때문에, 질화막의 특성으로 인하여 공정상 결함에 그 민감성이 상대적으로 작아지게 되는 이점이 있다.

또한 도전막을 전하 저장층으로 사용하는 비휘발성 메모리 소자는 플로팅 게 이트 하부에 약 70Å 이상의 두께를 갖는 터널 절연막을 형성하기 때문에 저전압 동작(low voltage operation) 및 고속(high speed) 동작을 구현하는데 한계가 있다. 하지만 부도체막을 전하 저장층으로 사용하는 비휘발성 메모리 소자는 질화막 하부에 상대적으로 얇은 다이렉트 터널링 절연막을 형성하기 때문에 저전압, 저파워(low power)를 소모하면서도 고속 동작의 메모리 소자의 구현이 가능하게 한다.

부도체막을 전하 저장층으로 사용하는 비휘발성 메모리를 제조할 때에는, 통상적으로 반도체 기판 상부에 STI(Shallow Trench Isolation)로 소자 분리막을 형성하고, 소자 분리막을 포함하는 반도체 기판 상부에 게이트 산화막, 전하를 저장하는 질화막, 전하 차단막으로 사용되는 산화막 및 게이트 전극층 등을 형성한다. 이후에 게이트 패턴(gate pattern) 공정을 실시하여 메모리 셀을 이루는 게이트를 형성한다.

그런데 이와 같이 부도체막을 전하 저장층으로 사용하는 플래시 메모리를 형성하면, 상기 게이트 패턴 공정을 실시한 후에도 전하를 저장하는 질화막이 각각의 메모리 셀에 분리되어 형성되지 않고 메모리 셀 방향으로 연결되어 형성된다. 이와 같은 경우 특정 메모리 셀에 포함된 전하 저장층에 저장된 전하는 시간이 지나면서 수평 방향으로 인접한 메모리 셀로 확산될 수 있다.

본 발명은 전하 저장층에 대해 패터닝 공정을 실시하여 전하 저장층을 각각의 메모리 셀 상에만 형성되도록 함으로써 전하 저장층에 저장된 전하가 인접한 메모리 셀로 확산되는 것을 방지할 수 있다.

본 발명에 따른 비휘발성 메모리 소자의 제조 방법은, 소자 분리막으로 액티브 영역이 한정되는 반도체 기판상에 제1 절연막을 형성하는 단계와, 상기 제1 절연막 상에 전하 저장막을 형성하는 단계와, 상기 소자 분리막 상의 상기 제1 절연막과 상기 전하 저장막을 제거하는 단계와, 상기 전하 저장막을 포함하는 상기 소자 분리막 상에 제2 절연막을 형성하는 단계 및 상기 제2 절연막 상에 도전막을 형성하는 단계를 포함한다.

상기 전하 저장막은 상기 액티브 영역 상부와 상기 소자 분리막의 가장 자리 상부에 형성될 수 있다.

상기 전하 저장막은 상기 액티브 영역 상부에만 형성될 있다. 상기 반도체 기판에 상기 소자 분리막이 형성되는 단계는, 상기 반도체 기판상에 패드 질화막을 형성하는 단계와, 상기 패드 질화막 상에 상기 소자 분리막이 형성될 영역이 오픈되도록 제1 마스크 패턴을 형성하는 단계와, 상기 제1 마스크 패턴을 이용하여 상기 패드 질화막을 패터닝하고 상기 반도체 기판에 트렌치를 형성하는 단계 및 상기 트렌치에만 절연물질을 형성하는 단계를 포함할 수 있다. 상기 전하 저장막과 상기 제1 절연막을 패터닝할 때 상기 전하 저장막 상에 상기 제1 마스크 패턴과 동일한 영역에 제2 마스크 패턴을 형성할 수 있다. 상기 전하 저장막은 절연 물질로 형성할 수 있다. 상기 전하 저장막은 질화막으로 형성할 수 있다.

본 발명의 다른 측면에 따른 비휘발성 메모리 소자는, 소자 분리막으로 액티브 영역이 한정되는 반도체 기판과, 상기 각각의 액티브 영역 상에 서로 격리되어 형성되는 제1 절연막과, 상기 제1 절연막 상에만 형성되며, 절연 물질로 형성되는 전하 저장막과, 상기 반도체 기판과 상기 전하 저장막 상에 형성되는 제2 절연막 및 상기 제2 절연막 상에 형성되는 도전막을 포함한다.

상기 제1 절연막의 일부는 상기 소자 분리막 상에도 형성될 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.

도 1a를 참조하면, 반도체 기판(100) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성한다. 스크린 산화막은 후속 공정에서 실시되는 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정을 실시할 때 반도체 기판(100)의 표면이 손상되는 것을 방지한다. 여기서, 웰 이온 주입 공정은 반도체 기판(100)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반 도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이로써, 반도체 기판(100)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.

이어서, 스크린 산화막을 제거한 후 반도체 기판(100) 상에 패드 질화막(102)을 형성하고, 패드 질화막(102) 상에 제1 마스크 패턴(104)을 형성한다. 제1 마스크 패턴(104)은 후속하는 공정에서 반도체 기판(100)에 형성되는 트렌치(trench)와 대응하는 영역이 오픈되도록 형성하는 것이 바람직하다. 패드 질화막(102)과 제1 마스크 패턴(104) 사이에는 패드 질화막(102)과 식각 선택비가 상이한 산화막(도시하지 않음)이 더욱 형성될 수 있다. 패드 질화막(도시하지 않음)은 후속하는 식각 공정에서 반도체 기판(100)의 표면이 손상되는 것을 방지할 수 있다.

도 1b를 참조하면, 제1 마스크 패턴(104; 도 1a 참조)을 이용한 식각 공정으로 패드 질화막(102; 도 1a 참조)을 패터닝하고 반도체 기판(100)에 트렌치를 형성한다. 그리고, 트렌치를 포함하는 제1 마스크 패턴(104; 도 1a 참조) 상에 절연 물질을 형성하여 트렌치를 절연물질로 채운다. 이후에, 반도체 기판(100)에 대해 화학 물리적 연마(Chemical Mechanical Polishing; CMP) 공정과 같은 평탄화 공정을 실시하여 반도체 기판(100) 상에 형성된 절연물질과 제1 마스크 패턴(104; 도 1a 참조) 및 패드 질화막(102; 도 1a 참조)을 제거한다. 이로써, 반도체 기판(100)에 형성된 트렌치에만 절연물질이 잔류하여 소자 분리막(106)이 형성된다. 또한, 반도체 기판(100)에는 소자 분리막(106)으로 한정되는 다수의 액티브 영역(active region; 도시하지 않음)이 정의된다.

도 1c를 참조하면, 소자 분리막(106)을 포함하는 반도체 기판(100) 상에 제1 절연막(108)을 형성한다. 제1 절연막(108)은 부도체막을 전하 저장막으로 사용하는 비휘발성 메모리 소자에서 터널 절연막 역할을 할 수 있다. 제1 절연막(108) 상에는 전하 저장막(110)이 형성된다. 전하 저장막(110)은 소자 분리막(106)으로 한정되는 다수의 액티브 영역에 걸쳐 반도체 기판(100)의 상부 전체에 걸쳐 형성된다. 전하 저장막(110)은 부도체막, 예를 들면 질화막으로 형성하는 것이 바람직하다.

전하 저장막(110) 상에는 버퍼막(buffer layer; 112)이 형성된다. 버퍼막(112)은 후속하는 식각 공정 중에 전하 저장막(110)이 손상되는 것을 방지할 수 있다. 이후에, 버퍼막(112) 상에 제2 마스크 패턴(114)을 형성한다. 제2 마스크 패턴(112)은 반도체 기판(100)에 형성된 소자 분리막(106)과 대응하는 영역이 오픈되도록 형성하며, 제1 마스크 패턴(104)에 비해 오픈되는 영역을 더욱 작게 형성할 수 있다. 한편, 도면에는 도시하지 않았지만 제2 마스크 패턴(114)은 전술한 공정에서 형성되었던 제1 마스크 패턴(104)과 동일하게 형성할 수도 있다. 이러한 경우 전술한 제1 마스크 패턴(104)을 형성할 때 사용된 포토 마스크 등을 그대로 사용할 수 있는 장점이 있다.

도 1d를 참조하면, 제2 마스크 패턴(114)을 이용한 식각 공정을 실시하여 제2 마스크 패턴(114) 하부에 형성된 버퍼막(112), 전하 저장막(110) 및 제1 절연막(108)을 패터닝한다. 이로써, 전술한 공정을 통해 다수의 액티브 영역에 걸쳐 수평으로 형성되었던 전하 저장막(110)은 제2 마스크 패턴(114)의 오픈된 영역에 형 성된 전하 저장막(110)이 제거된다. 이로써, 전하 저장막(110)은 각각의 액티브 영역 상에 단절되어 형성되며, 이때, 전하 저장막(110)의 에지(edge)부는 소자 분리막(106)의 경계 부분과 중첩되어 형성된다. 즉, 제1 마스크 패턴(104)에 비해 제2 마스크 패턴(114)이 오픈되는 영역을 더욱 작게 형성하면, 제2 마스크 패턴(114)을 이용한 식각 공정 후 잔류하는 전하 저장막(110)의 폭이 더욱 넓어져서 전하 저장막(110)의 일부가 소자 분리막(106) 상에 존재할 수도 있다. 이 경우 전하 저장막(110)에 저장되는 전하량이 증가되어 소자의 특성을 향상시킬 수 있다. 한편, 도면에는 도시하지 않았지만 제2 마스크 패턴(114)을 제1 마스크 패턴(104)과 동일하게 형성하면 전하 저장막(110)은 소자 분리막(106) 상에는 존재하지 않고 액티브 영역 상에만 형성될 수 있다.

다수의 액티브 영역에 걸쳐 수평으로 형성된 전하 저장막(110)은 후속하는 게이트 식각 공정 후에도 다수의 메모리 셀에 걸쳐 수평방향으로 형성된다. 이와 같은 경우 소정의 메모리 셀에 포함된 전하 저장막(110) 안에 저장된 전하는 시간이 지나면서 수평 방향으로 확산되어, 포텐셜(potential) 차이에 기인한 문턱 전압 변동이 발생함으로써 메모리 셀의 데이타 리텐션(data retension) 특성이 저하될 수 있다. 이러한 문제는 메모리 셀의 크기가 점차 감소됨에 따라 더욱 고려해야 할 문제로 대두될 것이다.

이와 같이, 본 발명은 전하 저장막(110)을 각각의 액티브 영역에만 형성되도록 격리시킴으로써 후속하는 공정을 통해 형성되는 각각의 메모리 셀에 전하 저장막(110)을 서로 격리시켜 형성할 수 있다. 따라서, 전하 저장막(110)에 저장된 전 하가 이웃하는 메모리 셀로 이동하여 발생되는 포텐셜 드롭(potential drop), 문턱 전압 변동 및 데이터 리텐션 특성 저하 등의 문제를 감소시킬 수 있다.

도 1e를 참조하면, 반도체 기판(100) 상에 형성된 제2 마스크 패턴(114; 도 1d 참조)과 버퍼막(112; 도 1d 참조)을 제거한다.

도 1f를 참조하면, 소자 분리막(106)과 전하 저장막(110)을 포함하는 반도체 기판(100) 상에 제2 절연막(116)을 형성한다. 제2 절연막(116)은 반도체 기판(100) 상에 제1 절연막(108)과 전하 저장막(110)이 적층되어 형성된 단차를 유지하면서 형성될 수 있다. 제2 절연막(116)은 산화막, 예를 들면 Al2O3로 형성하는 것이 바람직하다. 이때, 전하 저장막(110)과 제2 절연막(116) 사이에 존재하는 에너지 장벽으로 인하여 전하 저장막(110)에 저장된 전하는 인접한 전하 저장막(110)으로 이동할 수 없다. 이어서, 제2 절연막(116) 상에 도전막(118)을 형성한다. 도전막(118)은 금속층으로 형성하는 것이 바람직하다. 이후에, 도면에는 도시하지 않았지만 게이트 식각 공정을 통해 상기 적층막들을 패터닝하여 서로 격리된 전하 저장막(110)을 포함하는 메모리 셀을 형성하는 공정을 완료한다.

본 발명의 비휘발성 메모리 소자의 제조 방법에 따르면, 전하 저장층에 대해 패터닝 공정을 실시하여 전하 저장층을 각각의 메모리 셀 상에만 형성되도록 함으로써 전하 저장층에 저장된 전하가 인접한 메모리 셀로 확산되는 것을 방지할 수 있다. 이에 따라 전하 저장막에 저장된 전하가 이웃하는 메모리 셀로 이동하여 발생되는 포텐셜 드롭, 문턱 전압 변동 및 데이터 리텐션 특성 저하 등의 문제를 감 소시킬 수 있다.

Claims

소자 분리막으로 액티브 영역이 한정되는 반도체 기판상에 제1 절연막을 형성하는 단계;

상기 제1 절연막 상에 전하 저장막을 형성하는 단계;

상기 소자 분리막 상의 상기 제1 절연막과 상기 전하 저장막을 제거하는 단계;

상기 전하 저장막을 포함하는 상기 소자 분리막 상에 제2 절연막을 형성하는 단계; 및

상기 제2 절연막 상에 도전막을 형성하는 단계를 포함하고,

상기 전하 저장막은 절연 물질로 형성되는 비휘발성 메모리 소자의 제조 방법.
제1항에 있어서,

상기 전하 저장막은 상기 액티브 영역 상부와 상기 소자 분리막의 가장 자리 상부에 형성되는 비휘발성 메모리 소자의 제조 방법.
제1항에 있어서,

상기 전하 저장막은 상기 액티브 영역 상부에만 형성되는 비휘발성 메모리 소자의 제조 방법.
제1항에 있어서, 상기 반도체 기판에 상기 소자 분리막이 형성되는 단계는,

상기 반도체 기판상에 패드 질화막을 형성하는 단계;

상기 패드 질화막 상에 상기 소자 분리막이 형성될 영역이 오픈되도록 제1 마스크 패턴을 형성하는 단계;

상기 제1 마스크 패턴을 이용하여 상기 패드 질화막을 패터닝하고 상기 반도체 기판에 트렌치를 형성하는 단계; 및

상기 트렌치를 절연물질로 채워서 소자 분리막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
제4항에 있어서,

상기 전하 저장막과 상기 제1 절연막을 패터닝할 때 상기 전하 저장막 상에 상기 제1 마스크 패턴과 동일한 제2 마스크 패턴을 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
삭제
제1항에 있어서,

상기 전하 저장막은 질화막으로 형성하는 비휘발성 메모리 소자의 제조 방법.
소자 분리막으로 액티브 영역이 한정되는 반도체 기판;

상기 각각의 액티브 영역 상에 서로 격리되어 형성되는 제1 절연막;

상기 제1 절연막 상에만 형성되며, 절연 물질로 형성되는 전하 저장막;

상기 반도체 기판과 상기 전하 저장막 상에 형성되는 제2 절연막; 및

상기 제2 절연막 상에 형성되는 도전막을 포함하는 비휘발성 메모리 소자.
제8항에 있어서,

상기 제1 절연막의 일부는 상기 소자 분리막 상에도 형성되는 비휘발성 메모리 소자.