KR101604199B1 - 플래시 메모리 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 개시물은 플래시 메모리 반도체 소자를 제조하는 방법을 제공한다. 일 실시예에서, 방법은 적어도 하나의 메모리 셀 어레이 영역 및 적어도 하나의 션트 영역을 갖는 반도체 기판을 제공하는 단계, 메모리 셀 어레이 영역 및 션트 영역 상에 제어 게이트 전극을 형성하는 단계, 제어 게이트 전극 및 반도체 기판을 커버하기 위하여 도전성 필름 및 유전체 필름 라미네이션을 성막하는 단계, 션트 영역 상의 제어 게이트 전극의 2개 측면들에 각각 대응하는 2개의 리세스들을 형성하는 단계, 2개의 측벽 메모리 게이트 전극들 및 하나의 상단 메모리 게이트 전극을 형성하기 위하여 도전성 필름을 패터닝하는 단계, 메모리 셀 어레이 영역 상에 측벽 메모리 게이트 전극들 중 하나를 제거하는 단계, 및 메모리 게이트 전극들로부터 노출되는 유전체 필름 라미네이션을 제거하는 단계를 포함한다.
Description
데이터를 저장하기 위한 메모리 반도체 소자들은 휘발성 메모리 반도체 소자들 및 비휘발성 메모리 반도체 소자들로 분류될 수 있다. 휘발성 메모리 반도체 소자들은 통상적으로 메모리 셀들 내의 캐패시터들을 차징(charge) 또는 디스차징(dicharge)시킴으로써 데이터를 저장하도록 구성되며, 동작시 다양한 전자 장치의 메인 메모리들로서 폭넓게 적용된다. 그러나 휘발성 메모리 반도체 소자들의 적용은 제한되는데, 이는 휘발성 메모리 반도체 소자들이 전력 공급이 없을 시에 저장된 데이터를 손실하기 때문이다.
이 점에서, 비휘발성 메모리 반도체 소자들, 예컨대 플래시 메모리 반도체 소자들은 수많은 연구원들의 주의를 끌어왔다. 특히, 스플리트 게이트들, 제어 게이트 및 메모리 게이트의 구조를 갖는 플래시 메모리 반도체 소자들은 여러 연구원들에 의해 연구되었다. 제어 게이트는 메모리 셀 어레이의 특정 메모리 셀을 선택한다. 그리고 선택된 메모리 셀의 메모리 게이트는 선택된 메모리 셀 상에 동작들에 대한 기록, 소거 및 판독을 수행한다.
집적 회로 기술의 계속적인 발전에 있어서, 스플리트 게이트들의 구조를 갖는 플래시 메모리 반도체 소자들은 스케일링 다운(scaling-down)에서 여러 문제들 및 기술적 어려움들에 직면한다. 이들 문제들 및 어려움들 중에, 각각의 메모리 셀의 신뢰성 및 균일성 결함들이 처리되는 것이 가장 중요하다. 플래시 메모리 반도체 소자는 스케일링-다운 사이즈로 제조되는 반면, 신뢰성 및 균일성은 심각한 감소를 겪을 수 있다. 따라서, 플래시 메모리 반도체 소자를 제조하는 방법들에서의 향상이 계속해서 요구되고 있다.
본 개시물의 실시예들은 첨부되는 도면들과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업 관행에 따라, 다양한 피쳐들은 축적에 따라 도시되지는 않음이 강조된다. 사실상, 다양한 피쳐들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1은 본 개시물의 다양한 실시예들에 따른 플래시 메모리 반도체 소자의 일부의 개략적 상부도를 예시한다.
도 2는 도 1에 예시된 2-2 라인을 따라 컷팅된 단면도이다.
도 3은 도 1에 예시된 3-3 라인을 따라 컷팅된 단면도이다.
도 4는 본 개시물의 다양한 실시예들에 따른 플래시 메모리 반도체 소자를 제조하는 방법을 예시하는 흐름도이다.
도 5는 본 개시물의 다양한 실시예들에 따른 중간 제조 스테이지에서의 플래시 메모리 반도체 소자의 일부의 개략도이다.
도 6은 본 개시물의 다양한 실시예들에 따른 후속 제조 스테이지에서의 도 5에 도시된 플래시 메모리 반도체 소자의 일부의 개략도이다.
도 7은 본 개시물의 몇몇 실시예들에 따른 도 6의 개략적 상부도를 예시한다.
도 8은 본 개시물의 몇몇 다른 실시예들에 따른 도 6의 개략적 상부도를 예시한다.
도9는 본 개시물의 다양한 실시예들에 따른 후속 제조 스테이지에서의 도 6에 도시된 플래시 메모리 반도체 소자의 일부의 개략도이다.
도 10은 본 개시물의 다양한 실시예들에 따른 후속 제조 스테이지에서의 도 9에 도시된 플래시 메모리 반도체 소자의 일부의 개략도이다.
도 11은 본 개시물의 다양한 실시예들에 따른 후속 제조 스테이지에서의 도 10에 도시된 플래시 메모리 반도체 소자의 일부의 개략도이다.
도 12는 본 개시물의 다양한 실시예들에 따른 후속 제조 스테이지에서의 도 11에 도시된 플래시 메모리 반도체 소자의 일부의 개략도이다.
도 13은 본 개시물의 다양한 실시예들에 따른 후속 제조 스테이지에서의 도 12에 도시된 플래시 메모리 반도체 소자의 일부의 개략도이다.
도 14는 본 개시물의 다양한 실시예들에 따른 후속 제조 스테이지에서의 도 13에 도시된 플래시 메모리 반도체 소자의 일부의 개략도이다.
도 2는 도 1에 예시된 2-2 라인을 따라 컷팅된 단면도이다.
도 3은 도 1에 예시된 3-3 라인을 따라 컷팅된 단면도이다.
도 4는 본 개시물의 다양한 실시예들에 따른 플래시 메모리 반도체 소자를 제조하는 방법을 예시하는 흐름도이다.
도 5는 본 개시물의 다양한 실시예들에 따른 중간 제조 스테이지에서의 플래시 메모리 반도체 소자의 일부의 개략도이다.
도 6은 본 개시물의 다양한 실시예들에 따른 후속 제조 스테이지에서의 도 5에 도시된 플래시 메모리 반도체 소자의 일부의 개략도이다.
도 7은 본 개시물의 몇몇 실시예들에 따른 도 6의 개략적 상부도를 예시한다.
도 8은 본 개시물의 몇몇 다른 실시예들에 따른 도 6의 개략적 상부도를 예시한다.
도9는 본 개시물의 다양한 실시예들에 따른 후속 제조 스테이지에서의 도 6에 도시된 플래시 메모리 반도체 소자의 일부의 개략도이다.
도 10은 본 개시물의 다양한 실시예들에 따른 후속 제조 스테이지에서의 도 9에 도시된 플래시 메모리 반도체 소자의 일부의 개략도이다.
도 11은 본 개시물의 다양한 실시예들에 따른 후속 제조 스테이지에서의 도 10에 도시된 플래시 메모리 반도체 소자의 일부의 개략도이다.
도 12는 본 개시물의 다양한 실시예들에 따른 후속 제조 스테이지에서의 도 11에 도시된 플래시 메모리 반도체 소자의 일부의 개략도이다.
도 13은 본 개시물의 다양한 실시예들에 따른 후속 제조 스테이지에서의 도 12에 도시된 플래시 메모리 반도체 소자의 일부의 개략도이다.
도 14는 본 개시물의 다양한 실시예들에 따른 후속 제조 스테이지에서의 도 13에 도시된 플래시 메모리 반도체 소자의 일부의 개략도이다.
다음의 개시내용은 발명의 상이한 피쳐들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다는 것이 이해될 것이다. 본 개시내용을 간략화하기 위하여 컴포넌트들 및 어레인지먼트(arrangement)들의 특정 예들이 하기에 설명된다. 물론 이들은 단지 예들이며, 제한하는 것으로 의도되지 않는다. 또한, 뒤따르는 설명에서 제2 피쳐 위의 또는 제2 피쳐 상의 제1 피쳐의 형성은 제1 피쳐와 제2 피쳐가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 제1 피쳐와 제2 피쳐가 직접 접촉하지 않도록 부가적인 피쳐들이 제1 피쳐와 제2 피쳐에 끼워넣어져 형성될 수 있는 실시예들을 또한 포함할 수도 있다. 다양한 피쳐들은 간략성 및 명료성을 위해 임의적으로 상이한 스케일들로 도시될 수 있다.
본 명세서에서 사용되는 단수형 관사들("a", "an" 및 "the")은 문맥이 명확히 달리 진술하지 않는 한 복수의 지시대상들을 포함한다. 이 명세서 전반을 통한 "일 실시예" 또는 "실시예"에 대한 참조는 실시예와 함께 설명되는 특정 피쳐, 구조 또는 특징이 본 개시물의 적어도 일 실시예에 포함됨을 의미한다. 따라서, 이 명세서 전반을 통한 다양한 위치들에서의 문구들 "일 실시예에서" 또는 "실시예에서"의 출현이 반드시 전부 동일한 실시예를 참조하는 것은 아니다. 뿐만 아니라, 특정 피쳐들, 구조들 또는 특징들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 결합될 수 있다. 하기의 도면들은 축적에 맞추어 도시되지 않으며, 그보다는 차라리 이들 도면들은 예시를 위해 의도된다는 것이 인식되어야 한다.
종래에, 반도체 기판의 션트 영역 및 메모리 셀 어레이 영역 상의 메모리 게이트는 플래시 메모리 반도체 소자의 제조 동안에 동일한 단계에 의해 제조된다. 따라서, 반도체 기판의 션트 영역과 메모리 셀 어레이 영역 모두 상의 메모리 게이트 전극의 공통 높이가 형성된다. 그러나 메모리 게이트 전극의 공통 높이가 길게 미리 결정되는 경우, 전류-누설 문제의 위험이 증가될 것이다. 반면에, 메모리 게이트 전극의 공통 높이가 전류-누설 위험을 방지하기에 충분히 짧게 미리 결정되는 경우, 프로세스 차징 문제가 발생하고, 웨이퍼 내의 메모리 게이트 전극들의 문턱치 전압의 균일성을 악화시킬 수 있다. 이 점에서, 본 개시물의 다양한 실시예들에 따른 플래시 메모리 반도체 소자를 제조하는 방법이 제공된다.
도 1은 본 개시물의 다양한 실시예들에 따른 플래시 메모리 반도체 소자의 일부의 개략적 상부도를 예시하고; 도 2는 도 1에 예시된 2-2 라인을 따라 컷팅된 단면도이며; 도 3은 도 1에 예시된 3-3 라인을 따라 컷팅된 단면도이다. 도 1-3을 참고하면, 플래시 메모리 반도체 소자(100)는 반도체 기판(110), 제어 게이트 전극(120), 셀 메모리 게이트 전극(132), 2개의 션트 측벽 메모리 게이트 전극들(134), 상단 메모리 게이트 전극(136), 및 복수의 유전체 필름 라미네이션들(140)을 포함한다. 반도체 기판(110)은 적어도 하나의 메모리 셀 어레이 영역(112) 및 적어도 하나의 션트 영역(114)을 갖는다. 션트 영역(114)은 메모리 셀 어레이 영역(112)에 인접한다. 도 1에 예시된 바와 같이, 예를 들어, 2개의 션트 영역들(114) 및 하나의 메모리 셀 어레이 영역(112)이 대안적으로 y-축 방향을 따라 정렬되고, 메모리 셀 어레이 영역(112)은 션트 영역들(114)에 의해 샌드위칭된다. 메모리 셀 어레이 영역(112)은 메모리 셀들이 어레이를 이루어 형성되는 영역이고, 션트 영역들(114)은 메모리 셀 어레이 영역(112)에 전압을 공급하는데 사용되는 영역들이다. 플래시 메모리 반도체 소자에서, 동작들의 기록, 소거 및 판독시, 메모리 셀에 미리 결정된 전압을 인가하는 것이 필수적이다. 따라서, 션트 영역(114)은 상기 언급된 동작들을 수행할 때, 메모리 셀 어레이 영역(112) 내의 메모리 셀에 미리 결정된 전압을 공급하기 위해 제공된다. 메모리 셀 어레이 영역(112)에서, 반도체 기판(110)의 형성 산화물(OD, oxide defined)은 반도체 기판(110)의 분리 STI에 의해 둘러싸이고, 복수의 메모리 셀들이 형성된다. 다른 한편으로, 반도체 기판(110)의 션트 영역(114) 내의 분리 STI는 예를 들어, 메모리 셀 어레이 영역(112)의 분리 STI 및 형성 산화물(OD)과 동일한 레벨로 형성된다.
도 1에 도시된 바와 같이, 제어 게이트 전극(120)은 메모리 셀 어레이 영역(112) 및 션트 영역(114) 상에 배치된다. 제어 게이트 전극(120)은 y-축 방향을 따라 연장될 수 있고, 메모리 셀 어레이 영역(112) 및 션트 영역(114) 양자 모두 상에 형성된다. 제어 게이트 전극(120)은 메모리 셀 어레이 영역(112)의 특정 메모리 셀을 선택하는 기능을 갖는다. 즉, 메모리 셀 어레이 영역(112)의 특정 메모리 셀은 제어 게이트 전극(120)에 의하여 선택되고, 기록, 소거 및 판독 동작들이 선택된 메모리 셀 상에서 수행된다. 본 개시물의 다양한 실시예들에서, 제어 게이트 전극(120)은 폴리실리콘을 포함한다. 실리사이드 필름, 예컨대 코발트 실리사이드, 니켈 실리사이드, 또는 플래티늄 실리사이드 필름아 제어 게이트 전극(120)의 저항을 감소시키기 위해 제어 게이트 전극(120) 상에 추가로 형성될 수 있다.
도 1 및 도 2를 참고하면, 셀 메모리 게이트 전극(132)이 메모리 셀 어레이 영역(112) 상의 제어 게이트 전극(120)의 하나의 측벽(122)에 배치된다. 도 3에 예시된 바와 같이, 셀 메모리 게이트 전극(132)은 제어 게이트 전극(120)의 하나의 측벽(122) 상에 형성된 측벽 형상일 수 있다. 셀 메모리 게이트 전극(132)은 선택된 메모리 셀 상의 기록, 소거 및 판독 동작들을 제어하기 위한 게이트 전극이다. 본 개시물의 다양한 실시예들에서, 셀 메모리 게이트 전극(132)은 폴리실리콘 또는 도핑된-폴리실리콘으로 만들어진다. 제어 게이트 전극(120)과 유사하게, 실리사이드 필름, 예컨대 코발트 실리사이드, 니켈 실리사이드, 또는 플래티늄 실리사이드 필름이 셀 메모리 게이트 전극(132)의 저항을 감소시키기 위해 셀 메모리 게이트 전극(132) 상에 추가로 형성될 수 있다.
도 1 및 도 3을 참고하면, 2개의 션트 측벽 메모리 게이트 전극들(134)은 션트 영역(114) 상의 제어 게이트 전극(120)의 2개의 측벽들(122)에 각각 배치된다. 그리고 상단 메모리 게이트(136)는 션트 영역(114) 상의 제어 게이트 전극(120)의 상면(124) 상에 배치된다. 도 3에 예시된 바와 같이, 션트 측벽 메모리 게이트 전극들(134)은 또한 제어 게이트 전극(120)의 2개의 측벽들(122)에 각각 형성되는 측벽 형태일 수 있다. 본 개시물의 다양한 실시예들에서, 셀 메모리 게이트 전극(132)은 폴리실리콘 또는 도핑된-폴리실리콘으로 만들어진다. 제어 게이트 전극(120)과 유사하게, 실리사이드 필름, 예컨대 코발트 실리사이드, 니켈 실리사이드, 또는 플래티늄 실리사이드 필름은 션트 측벽 메모리 게이트 전극들(134) 및 상단 메모리 게이트 전극(136) 상에 추가로 형성되어 그들의 저항을 각각 감소시킬 수 있다. 셀 메모리 게이트 전극(132)의 전류 신호들/전압은 전기적으로 연결시킴으로써 션트 측벽 메모리 게이트 전극(134)으로부터 입력될 수 있다. 본 개시물의 다양한 실시예들에서, 션트 측벽 메모리 게이트 전극들(134) 중 하나가 셀 메모리 게이트 전극(132)에 전기적으로 연결된다.
도 2 및 3을 참고하면, 제어 게이트 전극(120)와 셀 메모리 게이트 전극(132), 션트 측벽 메모리 게이트 전극들(134), 그리고 상단 메모리 게이트(136) 사이에 복수의 유전체 필름 라미네이션들(140)이 각각 배치된다. 다시 말해, 유전체 필름 라미네이션들(140)은 제어 게이트 전극(120)과 셀 메모리 게이트 전극(132) 사이에, 제어 게이트 전극(120)과 션트 측벽 메모리 게이트 전극들(134) 사이에, 그리고 제어 게이트 전극(120)과 상단 메모리 게이트 전극(136) 사이에 각각 샌드위칭된다. 유전체 필름 라미네이션(140)은 전하들이 저장될 수 있는 트랩 레빌(trap level)을 갖는다. 유전체 필름 라미네이션(140)을 갖는 비휘발성 메모리 반도체 소자는 도 2 및 도 3에 예시된 바와 같이 MOS 트랜지스터들의 문턱치 값을 시프트시키기 위해 유전체 필름 라미네이션(140)으로/으로부터 전하들을 주입/방출시킴으로써, 메모리 엘리먼트로서 작동된다. 전하 저장 필름으로서 그러한 트랩 절연 필름을 갖는 비휘발성 메모리 반도체 소자는 일반적으로 MONOS(Metal Oxide Nitride Oxide Semiconductor) 트랜지스터로 불린다. MONOS 트랜지스터는 전하 저장 필름으로서 도전성 플로팅 게이트 전극이 사용되는 경우에 비해 우수한 데이터 보유 신뢰성을 갖는데, 이는 전하들이 개별 트랩 레벨들에서 저장되기 때문이다. 본 개시물의 다양한 실시예들에서, 유전체 필름 라미네이션(140)은 제1 실리콘 산화물 필름(142), 실리콘 질화물 필름(144) 및 제2 실리콘 질화물 필름(146)을 포함한다. 제1 실리콘 산화물 필름(142)은 제어 게이트 전극(120) 및 반도체 기판(110) 위에 배치된다. 실리콘 질화물 필름(144)은 제1 실리콘 산화물 필름(142) 상에 배치된다. 제2 실리콘 질화물 필름(146)은 실리콘 질화물 필름(144) 상에 배치된다. 도 3에 도시된 바와 같이, 본 개시물의 다양한 실시예들에서, 플래시 메모리 반도체 소자(200)는 셀 측벽 스페이서(152)를 더 포함한다. 셀 측벽 스페이서(152)는 이온 주입 프로세스들에 의해 형성되는 소스(S)와 드레인(D) 사이의 거리를 연장시키기 위해 또는 다른 목적으로 셀 메모리 게이트 전극(132)을 따라 배치된다. 도 3에 또한 도시되는 바와 같이, 본 개시물의 다양한 실시예들에서, 플래시 메모리 반도체 소자(200)는 2개의 션트 측벽 스페이서들(154)을 더 포함한다. 션트 측벽 스페이서들(154)은 이온 주입 프로세스들에 의해 형성되는 소스(S)와 드레인(D) 사이의 거리를 연장시키기 위해 또는 다른 목적으로 2개의 션트 측벽 메모리 게이트 전극들(134)을 따라 각각 배치된다.
도 2 및 도 3에 예시된 바와 같이, 션트 측벽 메모리 게이트 전극(134)과 제어 게이트 전극(120)의 상면(124) 사이의 거리(D2)는 셀 메모리 게이트 전극(132)과 게이트 전극(120)의 상면(124) 사이의 거리(D1)보다 크다는 점에 유의해야 한다. 일반적으로, 션트 측벽 메모리 게이트 전극(134)과 제어 게이트 전극(120)의 상면(124) 사이의 거리(D2)는 셀 메모리 게이트 전극(132)과 게이트 전극(120)의 상면(124) 사이의 거리(D1)와 실질적으로 동일할 것인데, 거리들(D1 및 D2)이 동일한 프로세스에서 형성되기 때문이다. 도 4에 도시된 바와 같이, 거리들(D1 및 D2)이 비교적 짧은 경우, 상단 메모리 게이트 전극(136) 및 션트 측벽 메모리 게이트 전극들(134)에 각각 대응하는 유전체 필름 라미네이션들(140) 사이에 발생하는 전류-누설 문제의 위험이 불가피한 프로세스 변동들로 인해 증가할 것이다. 다른 한편으로, 거리들(D1 및 D2)이 전술한 위험을 방지하기에 충분히 길게 미리 결정되는 경우, (도 2에 예시된 바와 같이) 셀 메모리 게이트 전극(132)에 대응하는 유전체 필름 라미네이션들에서의 프로세스 차징 문제가 발생하고, 웨이퍼 내의 셀 메모리 게이트 전극들(132)의 문턱치 전압의 균일성을 악화시킬 수 있다. 다시 말해, 거리들(D1 및 D2)과 상관되는, 각각 메모리 셀 어레이 영역(112) 및 션트 영역(114) 상의 트랜지스터들에 관련되는 2개의 문제들이 존재하며, 동시에 전술한 문제들을 방지하기 위해 거리들(D1 및 D2)의 최적화되고 공통된 길이가 존재하지 않는다. 따라서, (도 4에 도시된 바와 같은) 션트 측벽 메모리 게이트 전극(134)과 제어 게이트 전극(120)의 상면(124) 사이의 거리(D2) 및 (도 3에 도시된 바와 같은) 셀 메모리 게이트 전극(132)과 게이트 전극(120)의 상면(124) 사이의 거리(D1)는 상이하게 미리 결정되며, 본 개시물에 따라 D2는 D1보다 크다. 본 개시물의 다양한 실시예들에서, 션트 측벽 메모리 게이트 전극(134)과 제어 게이트 전극(120)의 상면(124) 사이의 거리(D2)는 셀 메모리 게이트 전극(132)과 게이트 전극(120)의 상면(124) 사이의 거리(D1)보다 실질적으로 5-30nm 더 크다. 본 개시물의 다양한 실시예들에서, 션트 측벽 메모리 게이트 전극(134)과 제어 게이트 전극(120)의 상면(124) 사이의 거리(D2)는 실질적으로 60-75nm이고, 셀 메모리 게이트 전극(132)과 게이트 전극(120)의 상면(124) 사이의 거리(D1)는 실질적으로 45-55nm이다. 도 2 및 도 3에 또한 도시된 바와 같이, 션트 영역(114) 상에 배치되는 제어 게이트 전극(120)의 폭(W2)은 메모리 셀 어레이 영역(112) 상에 배치되는 제어 게이트 전극(120)의 폭(W1)보다 크다. 본 개시물의 다양한 실시예들에 따른 플래시 메모리 반도체 소자들을 제조하는 세부사항들은 하기의 단락들에서 설명된다.
도 4를 참고하면, 도 4는 본 개시물의 다양한 실시예들에 따른 플래시 메모리 반도체 소자를 제조하는 방법을 예시하는 흐름도이다. 방법(400)은 반도체 기판이 제공되는 블록(401)으로 시작된다. 반도체 기판은 적어도 하나의 메모리 셀 영역 및 메모리 셀 영역에 인접한 적어도 하나의 션트 영역을 갖는다. 방법(400)은 제어 게이트 전극이 반도체 기판 상에 형성되는 블록(402)으로 계속된다. 제어 게이트 전극은 메모리 셀 어레이 영역 및 션트 영역 상에 형성된다. 다음으로, 방법(400)은 블록(403)에 도시된 바와 같이 제어 게이트 전극 및 반도체 기판을 커버하기 위해 유전체 필름 라미네이션을 성막하는 단계를 포함한다. 방법(400)은 유전체 필름 라미네이션을 커버하기 위하여 도전성 필름이 성막되는 블록(404)으로 계속된다. 다음으로, 본 개시물의 몇몇 실시예들에서, 방법(400)은 블록(405)에 도시된 바와 같이 션트 영역 상의 제어 게이트 전극의 2개 측면들에 각각 대응하는 2개의 리세스들을 형성하는 단계를 포함하고, 방법(400)은 2개의 측벽 메모리 게이트 전극들 and 하나의 상단 메모리 게이트 전극을 형성하기 위하여 도전성 필름이 패터닝되는 블록(406)으로 계속된다. 측벽 메모리 게이트 전극들은 메모리 셀 어레이 영역 및 션트 영역 상의 제어 게이트 전극의 2개 측벽들에 각각 형성되고, 상단 메모리 게이트 전극은 션트 전극 상의 제어 게이트 전극 위에 형성된다. 본 개시물의 다른 몇몇 실시예들에 따라, 2개의 측벽 메모리 게이트 전극들 및 하나의 상단 메모리 게이트 전극을 형성하기 위해 도전성 필름이 패터닝되는 블록(406)이 션트 영역 상의 제어 게이트 전극의 2개 측면들에 각각 대응하는 2개의 리세스들을 형성하는 블록(405) 이후에 수행될 수 있다. 다음으로, 방법(400)은 블록(407)에 도시된 바와 같이, 메모리 셀 어레이 영역 상의 제어 게이트 전극의 측벽 메모리 게이트 전극들 중 하나를 제거하는 단계를 포함한다. 방법(400)은 측벽 메모리 게이트 전극들 또는 상단 메모리 게이트로부터 노출된 유전체 필름 라미네이션이 제거되는 블록(108)으로 계속된다.
본 개시물의 다양한 실시예들에 따른 플래시 메모리 반도체 소자를 제조하기 위한 방법이 도 5-14과 함께 설명될 것이다.
도 5를 참고하면, 도 5는 본 개시물의 다양한 실시예들에 따른 중간 제조 스테이지에서의 플래시 메모리 반도체 소자의 일부의 개략도이다. 도 5에 예시된 바와 같이, 반도체 기판(110)이 제공된다. 반도체 기판(110)은 적어도 하나의 메모리 셀 어레이 영역(112) 및 메모리 셀 어레이 영역(112)에 인접한 적어도 하나의 션트 영역(114)을 갖는다. 반도체 기판(110)은 실리콘 재료를 포함할 수 있거나, 또는 대안적으로 실리콘 게르마늄, 갈륨 비화물 또는 다른 적절한 반도체 재료들을 포함할 수 있다. 반도체 기판(110)은 P-웰 및/또는 N-웰(미도시)과 같은 도핑된 영역들을 더 포함할 수 있다. 제어 게이트 전극(120)은 반도체 기판(110) 상에 형성된다. 제어 게이트 전극(120)은 메모리 셀 어레이 영역(112) 및 션트 영역(114) 상에 형성된다. 제어 게이트 전극(120)은 게이트 전극들로서 인가되기에 적합한 임의의 도전성 재료들로 구성될 수 있다. 본 개시물의 다양한 실시예들에서, 제어 게이트 전극(120)은 폴리실리콘을 포함한다. 제어 게이트 전극(120)은 반도체 기판(110)의 션트 영역(114) 및 메모리 셀 어레이 영역(112) 상에 도전성 필름을 성막함으로써 제조될 수 있다. 제어 게이트 전극(120)이 요구되는 곳을 묘사하기 위해 도전성 필름 상에 포토레지스트 마스크가 형성될 수 있다. 도전성 필름은 그 후 적절한 에칭제로 에칭된다. 포토레지스트 마스크는 그 후 스트립핑되고, 제어 게이트 전극(120)이 도 5에 예시된 바와 같이 형성된다.
도 5에 도시된 바와 같이, 유전체 필름 라미네이션(140)은 제어 게이트 전극(120) 및 반도체 기판(110)을 커버하기 위하여 성막된다. 유전체 필름 라미네이션(140)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합물로 구성될 수 있으며, CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, PLD, 다른 적절한 기법들 또는 이들의 조합과 같은 적절한 프로세스들에 의해 형성될 수 있다. 본 개시물의 다양한 실시예들에서, 유전체 필름 라미네이션(140)을 성막하는 동작은, 제어 게이트 전극(120) 및 반도체 기판(110) 위에 제1 실리콘 산화물 필름(142)을 성막하는 단계, 제1 실리콘 산화물 필름(142) 위에 실리콘 질화물 필름(144)을 성막하는 단계, 및 실리콘 질화물 필름(144) 위에 제2 실리콘 질화물 필름(146)을 성막하는 단계를 포함하며, 따라서 도 5에 예시된 바와 같은 유전체 필름 라미네이션(140)이 형성된다.
도 5에 도시된 바와 같이, 도전성 필름(130)은 유전체 필름 라미네이션(140)을 커버하기 위하여 성막된다. 도전성 필름(130)은 게이트 전극들로서 인가되기에 적합한 임의의 도전성 재료들로 구성될 수 있으며, CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, PLD, 다른 적절한 기법들 또는 이들의 조합과 같은 적절한 프로세스들에 의해 형성될 수 있다.
도 6은 본 개시물의 다양한 실시예들에 따른 후속 제조 스테이지에서의 도 5에 도시된 플래시 메모리 반도체 소자의 일부의 개략도이고; 도 7은 본 개시물의 몇몇 실시예들에 따른 도 6의 개략적 상부도를 예시하며; 도 8은 본 개시물의 몇몇 다른 실시예들에 따른 도 6의 개략적 상부도를 예시한다. 반도체 기판(110)을 제공하는 동작, 반도체 기판(110)상에 제어 게이트 전극(120)을 형성하는 동작, 유전체 필름 라미네이션(140)을 성막하는 동작, 및 도전성 필름(130)을 성막하는 동작이 완료될 때, 션트 영역(114) 상의 제어 게이트 전극(120)의 2개 측면들(122)에 각각 대응하는 2개의 리세스들이 형성된다. 도 6에 예시된 바와 같이, 본 개시물의 다양한 실시예들에서, 도전성 필름(130)의 2개의 리세스들을 형성하는 단계는 도전성 필름(130) 상에 마스크 패턴(160)을 형성하는 단계를 포함한다. 마스크 패턴(160)은 션트 영역(114) 상의 제어 게이트 전극(120)의 2개의 개구들(162) 위에 있는 도전성 필름(130)의 2개 부분들을 각각 노출시키기 위한 2개의 개구들(162)을 갖는다. 도 7에 예시된 바와 같이, 2개의 개구들(162)의 길이는 제어 게이트 전극(120)의 2개 측면들(122)의 길이와 실질적으로 동일하다; 또는 도 8에 예시된 바와 같이, 2개의 개구들(162)의 길이는 제어 게이트 전극(120)의 2개 측면들(122)의 길이보다 실질적으로 더 크다. 다음으로, 도전성 필름(130)의 2개의 리세스들을 형성하기 위해 개구들(162)을 통해 도전성 필름(130)이 에칭된다. 따라서, 도전성 필름(130)의 2개 부분들이 리세스된다. 본 개시물의 다양한 실시예들에서, 개구들(162)을 통한 도전성 필름(130)의 에칭은 건식 에칭에 의해 수행된다. 에칭 프로세스가 완료된 이후, 마스크 패턴(160)이 도전성 필름(130)으로부터 제거된다.
도9는 본 개시물의 다양한 실시예들에 따른 후속 제조 스테이지에서의 도 6에 도시된 플래시 메모리 반도체 소자의 일부의 개략도이다. 도 9에 예시된 바와 같이, 션트 영역(114) 상의 제어 게이트 전극(120)의 2개 측면들(122)에 각각 대응하는 2개의 리세스들(170)이 형성된다. 리세스들(170)은 단지 션트 영역(114) 상의 제어 게이트 전극(120) 위에 형성된다는 것에 유의해야 한다. 리세스들(170)의 형성은 션트 영역(114) 상의 도전성 필름(130) 상에만 수행되는 예비-에칭 프로세스로서 간주될 수 있다. 도 9에 예시된 바와 같이, 리세스들(170)은 단지 션트 영역(114) 상에만 형성되고, 메모리 셀 어레이 영역(112) 상에는 형성되지 않는다. 리세스들(170)은 션트 영역(114) 상의 제어 게이트 전극(120)의 2개 측면들(122)에 각각 대응하여 형성된다. 상기 언급되고 도 2 및 도 3에 예시된 바와 같이, 션트 측벽 메모리 게이트 전극(134) 및 제어 게이트 전극(120)의 상면(124) 사이의 거리는 셀 메모리 게이트 전극(132)과 게이트 전극(120)의 상면(124) 사이의 거리(D1)와 실질적으로 동일할 것인데, 이는 거리들(D1 및 D2)이 동일한 프로세스에서 형성되고, 전술한 문제들을 방지하기 위한 거리들(D1 및 D2)의 최적화되고 공통된 길이가 존재하지 않기 때문이다. 따라서, 도 9에 예시된 바와 같이, 단지 션트 영역(114) 상의 도전성 필름(130) 상에서만 수행되는 예비-에칭 프로세스는 다음의 단계들에서 메모리 셀 어레이 영역(112) 상에서의 깊이보다 션트 영역(114) 상의 제어 게이트 전극(120)의 상면(124)으로부터의 더 큰 깊이를 생성할 것이다. 션트 영역(114) 상의 리세스들(170)의 깊이(D3)는 다양한 요건들에 따라 최적화될 수 있다. 본 개시물의 다양한 실시예들에서, 리세스들(170)의 깊이(D3)는 5~30nm이다.
도 10은 본 개시물의 다양한 실시예들에 따른 후속 제조 스테이지에서의 도 9에 도시된 플래시 메모리 반도체 소자의 일부의 개략도이고; 도 11은 본 개시물의 다양한 실시예들에 따른 후속 제조 스테이지에서의 도 10에 도시된 플래시 메모리 반도체 소자의 일부의 개략도이다. 본 개시물의 다양한 실시예들에서, (도 9에 예시된 바와 같이) 션트 영역(114) 상의 제어 게이트 전극(120)의 2개 측면들(122)에 각각 대응하는 2개의 리세스들(170)을 형성한 이후, (도 11에 예시된 바와 같이) 2개의 측벽 메모리 게이트 전극들(132, 134) 및 하나의 상단 메모리 게이트 전극(136)을 형성하기 위해 도전성 필름(130)이 패터닝된다. 그러나, 본 개시물은 이에 제한되지 않는다. 본 개시물의 다양한 다른 실시예들에서, (도 9에 예시된 바와 같이) 션트 영역(114) 상의 제어 게이트 전극(120)의 2개 측면들(122)에 각각 대응하는 2개의 리세스들(170)을 형성하는 것은, (도 11에 예시된 바와 같이) 2개의 측벽 메모리 게이트 전극들(132, 134) 및 하나의 상단 메모리 게이트 전극(136)을 형성하기 위해 도전성 필름(130)이 패터닝된 이후에 수행된다. 측벽 메모리 게이트 전극들(132)은 메모리 셀 어레이 영역(122) 상의 제어 게이트 전극(120)의 2개의 측벽들(122)에 각각 형성되며; 그리고 측벽 메모리 게이트 전극들(134)은 션트 영역(114) 상의 제어 게이트 전극(120)의 2개의 측벽들(122)에 각각 형성되고, 상단 메모리 게이트(136)는 션트 영역(114) 상의 제어 게이트 전극(120) 위에 형성된다. 도 10 및 도 11을 참고하면, 본 개시물의 다양한 실시예들에서, 도전성 필름(130)을 패터닝하는 단계는, (도 10에 예시된 바와 같이) 션트 영역(114) 상의 제어 게이트 전극(120)의 상면(124) 상에 도전성 필름(130)을 보호하기 위해 하드 마스크(180)를 형성하는 단계, 측벽 메모리 게이트 전극들(132, 134) 및 상단 메모리 게이트 전극(136)을 형성하기 위해 도전성 필름(130)을 에칭하는 단계 ― 여기서 상단 메모리 게이트(136)는 션트 영역(114) 상의 제어 게이트 전극(120)의 상면(124)과 하드 마스크(180) 사이에 형성됨 ― , 및 (도 11에 예시된 바와 같이) 션트 영역(114) 상의 제어 게이트 전극(120)의 상면(124) 상의 하드 마스크(180)를 제거하는 단계를 포함한다. 도전성 필름(130)은 임의의 이방성 에칭 프로세스에 의해 에칭될 수 있다. 본 개시물의 다양한 실시예들에서, 도전성 필름(130)을 에칭하는 단계는 건식 에칭에 의해 수행된다. 도 10 및 도 11에 도시된 바와 같이, 도전성 필름(130)은 이방성으로 에칭되고, 측벽 메모리 게이트 전극들(132)은 메모리 셀 어레이 영역(112) 상의 제어 게이트 전극(120)의 2개의 측벽들(122)에 각각 형성되고, 측벽 메모리 게이트 전극들(134)은 션트 영역(114) 상의 제어 게이트 전극(120)의 2개의 측벽들(122)에 각각 형성되며, 상단 메모리 게이트 전극(136)은 션트 영역(114) 상의 제어 게이트 전극(120) 위에 형성된다. 도 10에 예시된 하드 마스크(180)의 폭(W3)은 도 11에 예시된 상단 메모리 게이트 전극(136)의 미리 결정된 폭에 따라 적절히 설계될 수 있다. 도 11에 도시된 바와 같이, (메모리 셀 어레이 영역(112) 상의) 측벽 메모리 게이트 전극들(132)과 제어 게이트 전극(120)의 상면(124) 사이의 거리(D1') 및 (션트 영역(114) 상의) 측벽 메모리 게이트 전극들(134)과 제어 게이트 전극(120)의 상면(124) 사이의 거리(D2')는 양자 모두 본 스테이지에서 도전성 필름(130)을 에칭함으로써 형성된다. 션트 영역(114) 및 메모리 셀 어레이 영역(112) 상의 도전성 필름(130)의 전체 에칭된 양은 실질적으로 동일한데, 이는 그들 둘 모두가 동일한 스테이지에서 형성되기 때문임에 유의해야 한다. 따라서, D2'는 D1'보다 클 것이며, 이는 깊이(D3)가 도 9에 예시된 이전의 리세스-형성 단계에서 형성되었기 때문이다. 따라서, 각각 상이한 영역들(메모리 셀 어레이 영역(112) 및 션트 영역(114)) 상의 스플리트-게이트들의 구조의 (측벽 메모리 게이트 전극들 및 제어 게이트 전극의 상면으로부터의) 2개의 상이한 깊이들이 제작될 수 있으며, 전술한 문제들이 향상될 수 있다. 다시 말해, 션트 영역(114)의 스플리트-게이트들의 구조의 전류-누설 문제의 위험을 방지하기 위해 D2'는 D1'보다 크게 형성될 수 있다; D1'는 메모리 셀 어레이 영역(112)의 스플리트-게이트들의 구조의 프로세스-차징 문제의 위험을 방지하기 위해 D2'보다 짧게 형성될 수 있다.
도 12는 본 개시물의 다양한 실시예들에 따른 후속 제조 스테이지에서의 도 11에 도시된 플래시 메모리 반도체 소자의 일부의 개략도이고; 도 13은 본 개시물의 다양한 실시예들에 따른 후속 제조 스테이지에서의 도 12에 도시된 플래시 메모리 반도체 소자의 일부의 개략도이다. 2개의 측벽 메모리 게이트 전극들(132, 134) 및 상단 메모리 게이트 전극(136)을 형성하기 위해 도전성 필름(130)을 패터닝한 이후에, 메모리 셀 어레이 영역(112) 상의 제어 게이트 전극(120)의 측벽 메모리 게이트 전극들(132) 중 하나가 제거된다. 예를 들어, 도 12에 예시된 바와 같이, 션트 영역(114) 상의 상단 메모리 게이트(136) 및 측벽 메모리 게이트 전극들(134) 상에 그리고 메모리 셀 어레이 영역(112)의 측벽 메모리 게이트 전극들(132)의 일측 상에 다른 마스크 패턴(190)이 형성되어, 그들을 보호한다. 건식-에칭 플라즈마 또는 습식-에칭 용액들이 메모리 셀 어레이 영역(112)의 측벽 메모리 게이트 전극들(132)의 보호되지 않는 다른 측에 인가되고, 도 13에 도시된 바와 같이 이것을 제거할 수 있다. 메모리 셀 어레이 영역(112) 상의 제어 게이트 전극(120)의 측벽 메모리 게이트 전극들(132) 중 하나가 제거된 이후에, 측벽 메모리 게이트 전극들(132, 134) 및 상단 메모리 게이트 전극(136)으로부터 노출되는 유전체 필름 라미네이션(140)이 제거된다. 도 13에 예시된 바와 같이, 측벽 메모리 게이트 전극들(132, 134) 및 상단 메모리 게이트 전극(136)에 의하여 커버되지 않는 유전체 필름 라미네이션(140)의 부분(146)은 노출되고, 적절한 에칭 프로세스에 의해 제거된다. 본 개시물의 다양한 실시예들에서, 유전체 필름 라미네이션을 제거하는 것은 습식 에칭에 의해 수행된다.
도 14는 본 개시물의 다양한 실시예들에 따른 후속 제조 스테이지에서의 도 13에 도시된 플래시 메모리 반도체 소자의 일부의 개략도이다. 측벽 메모리 게이트 전극들(132, 134 ) 및 상단 메모리 게이트 전극(136)으로부터 노출되는 유전체 필름 라미네이션(140)이 제거된다. 스플리트-게이트들의 2 종류의 구조물들이 형성되고, 메모리 셀 어레이 영역(112) 및 션트 영역(114) 상에 각각 배치된다. 도 14에 도시된 바와 같이, 각각 상이한 영역들(메모리 셀 어레이 영역(112) 및 션트 영역(114)) 상의 스플리트-게이트들의 구조물들의 (측벽 메모리 게이트 전극들 및 제어 게이트 전극의 상면으로부터의) 2개의 상이한 깊이들(D1 및 D2)이 제작되고, 전술한 문제들이 향상될 수 있다. 다시 말해, D2는 션트 영역(114)의 스플리트-게이트들의 구조물의 전류-누설 문제의 위험을 방지하기 위해 D1보다 크게 형성된다; D1은 메모리 셀 어레이 영역(112)의 스플리트-게이트들의 구조물의 프로세스-차징 문제의 위험을 방지하기 위해 D2보다 짧다. 본 개시물의 다양한 실시예들에서, 션트 측벽 메모리 게이트 전극(134)과 제어 게이트 전극(120)의 상면(124) 사이의 거리(D2)는 셀 메모리 게이트 전극(132)과 게이트 전극(120)의 상면(124) 사이의 거리(D1)보다 실질적으로 5-30nm 더 크다. 본 개시물의 다양한 실시예들에서, 션트 측벽 메모리 게이트 전극(134)과 제어 게이트 전극(120)의 상면(124) 사이의 거리(D2)는 실질적으로 60-75nm이고, 셀 메모리 게이트 전극(132)과 게이트 전극(120)의 상면(124) 사이의 거리(D1)는 실질적으로 45-55nm이다.
전술한 내용은 본 기술분야의 당업자들이 뒤따르는 상세한 설명을 더욱 잘 이해할 수 있도록 수 개의 실시예들에 대한 피쳐들을 개략하였다. 본 기술분야의 당업자들은 그들이 본 명세서에 도입된 실시예들의 동일한 목적들을 실행하고 및/또는 동일한 장점들을 달성하기 위하여 다른 프로세스들 및 구조물들을 설계하거나 수정하기 위한 기초로서 본 개시내용을 용이하게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 그러한 등가적 구조들이 본 개시물의 진의 및 범위를 벗어나지 않으며, 그들이 본 개시물의 진의 및 범위를 벗어나지 않고 본 발명의 다양한 변화들, 대체들 및 변경들을 할 수 있다는 것을 또한 인식해야 한다.
Claims (20)
- 플래시 메모리 반도체 소자를 제조하는 방법에 있어서,
적어도 하나의 메모리 셀 어레이 영역 및 상기 메모리 셀 어레이 영역에 인접한 적어도 하나의 션트(shunt) 영역을 갖는 반도체 기판을 제공하는 단계;
상기 반도체 기판 상에 제어 게이트 전극을 형성하는 단계 ― 상기 제어 게이트 전극은 상기 메모리 셀 어레이 영역 및 상기 션트 영역 상에 형성됨 ― ;
상기 제어 게이트 전극 및 상기 반도체 기판을 커버하기 위해 유전체 필름 라미네이션(lamination)을 성막하는 단계;
상기 유전체 필름 라미네이션을 커버하기 위해 도전성 필름을 성막하는 단계;
상기 션트 영역 상의 상기 제어 게이트 전극의 2개 측면들에 각각 대응하는 2개의 리세스(recess)들을 형성하는 단계;
2개의 측벽 메모리 게이트 전극들 및 하나의 상단 메모리 게이트 전극을 형성하기 위하여 상기 도전성 필름을 패터닝하는 단계 ― 상기 측벽 메모리 게이트 전극들은 상기 션트 영역 및 상기 메모리 셀 어레이 영역 상의 상기 제어 게이트 전극의 2개의 측벽들에 각각 형성되며, 상기 상단 메모리 게이트 전극은 상기 션트 영역 상의 상기 제어 게이트 전극 위에 형성됨 ― ;
상기 메모리 셀 어레이 영역 상의 상기 측벽 메모리 게이트 전극들 중 하나를 제거하는 단계; 및
상기 상단 메모리 게이트 전극 및 상기 측벽 메모리 게이트 전극들로부터 노출되는 유전체 필름 라미네이션을 제거하는 단계
를 포함하는, 플래시 메모리 반도체 소자를 제조하는 방법. - 제1항에 있어서, 상기 도전성 필름을 패터닝하는 단계는,
상기 션트 영역 상의 상기 제어 게이트 전극의 상면 상에 상기 도전성 필름을 보호하기 위해 하드 마스크를 형성하는 단계;
상기 측벽 메모리 게이트 전극들 및 상기 상단 메모리 게이트 전극을 형성하기 위하여 상기 도전성 필름을 에칭하는 단계 ― 상기 상단 메모리 게이트 전극은 상기 션트 영역 상의 상기 제어 게이트 전극의 상면과 상기 하드 마스크 사이에 형성됨 ― ; 및
상기 션트 영역 상의 상기 제어 게이트 전극의 상면 상에 있는 상기 하드 마스크를 제거하는 단계
를 포함하는 것인, 플래시 메모리 반도체 소자를 제조하는 방법. - 제1항에 있어서, 상기 도전성 필름의 2개의 리세스들을 형성하는 단계는,
상기 도전성 필름 상에 마스크 패턴을 형성하는 단계 ― 상기 마스크 패턴은 상기 션트 영역 상의 상기 제어 게이트 전극의 2개 측면들 위에 있는 상기 도전성 필름의 2개 부분들을 각각 노출시키기 위해 2개의 개구들을 가짐 ― ;
상기 도전성 필름의 2개의 리세스들을 형성하기 위해 상기 개구들을 통해 상기 도전성 필름을 에칭하는 단계; 및
상기 도전성 필름으로부터 상기 마스크 패턴을 제거하는 단계
를 포함하는, 플래시 메모리 반도체 소자를 제조하는 방법. - 제1항에 있어서, 상기 유전체 필름 라미네이션을 성막하는 단계는,
상기 제어 게이트 전극 및 상기 반도체 기판 위에 제1 실리콘 산화물 필름을 성막하는 단계;
상기 제1 실리콘 산화물 필름 위에 실리콘 질화물 필름을 성막하는 단계; 및
상기 실리콘 질화물 필름 위에 제2 실리콘 질화물 필름을 성막하는 단계
를 포함하는 것인, 플래시 메모리 반도체 소자를 제조하는 방법. - 플래시 메모리 반도체 소자에 있어서,
적어도 하나의 메모리 셀 어레이 영역 및 상기 메모리 셀 어레이 영역에 인접한 적어도 하나의 션트 영역을 갖는 반도체 기판;
상기 메모리 셀 어레이 영역 및 상기 션트 영역 상에 배치되는 제어 게이트 전극;
상기 메모리 셀 어레이 영역 상의 상기 제어 게이트 전극의 한 측벽에 배치되는 셀 메모리 게이트 전극;
상기 션트 영역 상의 상기 제어 게이트 전극의 2개의 측벽들에 각각 배치되는 2개의 션트 측벽 메모리 게이트 전극들;
상기 션트 영역 상의 상기 제어 게이트 전극의 상면 상에 배치되는 상단 메모리 게이트 전극; 및
상기 제어 게이트 전극과 상기 셀 메모리 게이트 전극, 상기 션트 측벽 메모리 게이트 전극들 및 상기 상단 메모리 게이트 전극 사이에 각각 배치되는 복수의 유전체 필름 라미네이션들
을 포함하며, 상기 션트 측벽 메모리 게이트 전극과 상기 제어 게이트 전극의 상면 사이의 거리는 상기 셀 메모리 게이트 전극과 상기 제어 게이트 전극의 상면 사이의 거리보다 더 큰 것인, 플래시 메모리 반도체 소자. - 제5항에 있어서, 상기 유전체 필름 라미네이션은,
상기 제어 게이트 전극 및 상기 반도체 기판 위에 배치되는 제1 실리콘 산화물 필름;
상기 제1 실리콘 산화물 필름 상에 배치되는 실리콘 질화물 필름; 및
상기 실리콘 질화물 필름 상에 배치되는 제2 실리콘 질화물 필름
을 포함하는 것인, 플래시 메모리 반도체 소자. - 제5항에 있어서,
상기 션트 측벽 메모리 게이트 전극들 중 하나는 상기 셀 메모리 게이트 전극에 전기적으로 연결되는 것인, 플래시 메모리 반도체 소자. - 제5항에 있어서,
상기 션트 영역 상에 배치되는 상기 제어 게이트 전극의 폭은 상기 메모리 셀 어레이 영역 상에 배치되는 상기 제어 게이트 전극의 폭보다 더 큰 것인, 플래시 메모리 반도체 소자. - 제5항에 있어서,
2개의 션트 측벽 메모리 게이트 전극들을 따라 각각 배치되는 2개의 션트 측벽 스페이서들을 더 포함하는, 플래시 메모리 반도체 소자. - 제5항에 있어서,
상기 셀 메모리 게이트 전극을 따라 배치되는 셀 측벽 스페이서를 더 포함하는, 플래시 메모리 반도체 소자.
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