JP2021082656A - 半導体装置 - Google Patents

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Abstract

【課題】スプリットゲート型ＭＯＮＯＳ構造のＦｉｎＦＥＴで構成されたメモリセルを有する半導体装置の情報の書き換え特性を向上させる。【解決手段】半導体装置は、スプリットゲート型ＭＯＮＯＳ構造のＦｉｎＦＥＴで構成されたメモリセルを有し、ＦｉｎＦＥＴは、複数のフィン中に形成された複数のソース領域を有し、複数のソース領域は、ソース線コンタクトにより共通接続される。更に、ＦｉｎＦＥＴは、複数のフィン中に形成された複数のドレイン領域を有し、複数のドレイン領域は、ビット線コンタクトにより共通接続され、ＦｉｎＦＥＴは、１ビットのメモリセルを構成する。【選択図】図６

Description

本発明は、半導体装置に関し、特に、フィン構造のトランジスタを含む半導体装置に適用して有効な技術に関するものである。
ＭＣＵ（Micro Computer Unit）に搭載される不揮発性メモリとして、フラッシュメモリまたはＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。これらの記憶装置は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極またはトラップ性絶縁膜を有し、浮遊ゲートまたはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積が可能な絶縁膜を言い、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積層への電荷の注入および放出によって、ＭＩＳＦＥＴのしきい値をシフトさせることで、このＭＩＳＦＥＴを不揮発性メモリとして使用することが可能となる。このフラッシュメモリは、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタとも呼ばれる。また、ＭＯＮＯＳ型トランジスタをメモリトランジスタとして用い、更に制御トランジスタを追加したスプリットゲート型メモリセルが広く用いられている。
また、動作速度の高速化、リーク電流および消費電力の低減、並びに、半導体素子の微細化が可能な電界効果トランジスタとして、フィン構造のトランジスタが知られている。フィン構造のトランジスタ（ＦｉｎＦＥＴ：Fin Field Effect Transistor）は、例えば、半導体基板上に突出した半導体層をチャネル領域として有し、この突出した半導体層上を跨ぐように形成されたゲート電極を有する半導体素子である。
特許文献１には、ＭＯＮＯＳ型トランジスタを有するスプリットゲート型メモリセルが開示されている。
特許文献２には、ＭＯＮＯＳ型トランジスタをフィン構造のトランジスタとして形成する技術が開示されている。
特開２００６−４１３５４号公報 特開２０１７−４５８６０号公報
情報の書き込み及び消去にホットキャリアを用いるＭＯＮＯＳ型トランジスタを有するスプリットゲート型メモリセルは、メモリゲート電極の下部に形成された電荷保持層（電荷蓄積層とも言う）に、負電荷をもった電子、或いは正電荷を持った正孔をトラップさせることで、メモリトランジスタの閾値を変化させ、読み出し電流値の変化として記憶情報の読み出しを行なっている。
スプリットゲート型メモリセルは、制御ゲートを有するトランジスタとメモリゲートを有するトランジスタを直列に接続したスプリットゲート構造を用いているため、スプリットゲート型チャージトラップメモリセルとも呼ばれている。
制御ゲートを有するトランジスタにｎ型ＭＯＳＦＥＴを用いた場合、読み出し電流を増やすためには、電荷保持層中への正孔の注入により正孔の保持量を増大させ、メモリゲートを有するトランジスタの閾値を低くすることが有効である。逆に、トランジスタを高閾値状態にするためには、電荷保持層中に多量に保持された正孔を補償できる多量の電子の注入が必要となる。そのため、メモリセルの微細化を進めながら、一定の読み出し電流を得るには、単位チャネル当たりの注入電荷量を増大させることが求められる。
しかしながら、メモリセルの書き込み、消去時に、電荷注入量を増大させるために、高い電界の印加が必要となるが、これは、トランジスタの書き換え耐性や、電荷保持特性を劣化させることになるため、メモリセル動作上、大きな懸念となる。例えば、本発明者の検討によれば、図４Ａ及び図４Ｂに示すように、書き換え時の電界が高い場合（高電界書き込み）、電界が低い場合（低電界書き込み）に比較して、大きな書き換え劣化や電荷保持特性の劣化が見られる。尚、図４Ａにおいて、書き換え回数及び書き換えパルス数は、矢印で示す方向に数が相対的に増えることを意味する。また、図４Ｂにおいて、電荷保持時間は、矢印で示す方向に時間が相対的に増えることを意味し、閾値変化量は、矢印で示す方向に閾値が相対的に変化（劣化）することを意味する。
特にメモリセルの微細化の目的で、メモリセルのトランジスタとしてＦｉｎＦＥＴを用いた場合、トランジスタが３次元構造になるため、半導体基板上に突出した半導体層であるフィンの先端や角部において、電界集中が起こりやすく、局所的に極めて高い電界が印加されることになり、書き込み耐性や電荷保持特性の劣化が、より深刻な懸念となることが予想される。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、スプリットゲート型ＭＯＮＯＳ構造のＦｉｎＦＥＴで構成されたメモリセルを有し、１ビットのメモリセルを複数のフィンを用いたＦｉｎＦＥＴで形成する。更に、同一ビットのメモリセルを構成するＦｉｎＦＥＴに用いる複数のフィン間に形成される溝の深さを、異なる他ビットのＦｉｎＦＥＴに用いるフィン間に形成される溝の深さに比べて深く形成する。
一実施の形態の半導体装置によれば、スプリットゲート型ＭＯＮＯＳ構造のＦｉｎＦＥＴで構成されたメモリセルの情報の書き換え特性を向上させることができる。
図１Ａは、本発明者が検討したプレーナ構造のＭＯＳＦＥＴの活性領域とゲート領域を示した模式的な平面レイアウト図である。 図１Ｂは、本発明者が検討した３Ｄ構造のＦｉｎＦＥＴ構造の活性領域とゲート領域を示した模式的な平面レイアウト図である。 図２は、本発明者が検討したスプリットゲート型ＭＯＮＯＳメモリセルを示す要部断面図である。 図３は、一実施の形態によるＦｉｎＦＥＴを用いたスプリットゲート型ＭＯＮＯＳの動作時に印加されるバイアス条件の一例を示すバイアス条件図である。 図４Ａは、本発明者が検討した高電界及び低電界における書き換え回数と書き換えパルス数の相関を示す図である。 図４Ｂは、本発明者が検討した高電界及び低電界における電荷保持時間と閾値変化量の相関を示す図である。 図５は、一実施の形態によるメモリモジュール構成を示す回路図である。 図６は、一実施の形態によるＦｉｎＦＥＴを用いたスプリットゲート型ＭＯＮＯＳを示す平面レイアウト図である。 図７は、図６におけるユニットセルＵＣのＡ−Ａ線に対応する要部断面図である。 図８は、図７の比較例を示す要部断面図である。 図９は、一実施の形態によるスプリットゲート型ＭＯＮＯＳを有するＦｉｎＦＥＴを用いたメモリセルの製造工程を示す要部断面図である。 図１０は、図９に続く、スプリットゲート型ＭＯＮＯＳを有するＦｉｎＦＥＴを用いたメモリセルの製造工程を示す要部断面図である。 図１１は、図１０に続く、スプリットゲート型ＭＯＮＯＳを有するＦｉｎＦＥＴを用いたメモリセルの製造工程を示す要部断面図である。 図１２は、図１１に続く、スプリットゲート型ＭＯＮＯＳを有するＦｉｎＦＥＴを用いたメモリセルの製造工程を示す要部断面図である。 図１３は、図１２に続く、スプリットゲート型ＭＯＮＯＳを有するＦｉｎＦＥＴを用いたメモリセルの製造工程を示す要部断面図である。 図１４Ａは、図１３に続く、スプリットゲート型ＭＯＮＯＳを有するＦｉｎＦＥＴを用いたメモリセルの製造工程を示す要部断面図である。 図１４Ｂは、図１４Ａにおける一点鎖線Ｃ−Ｃに対応する要部断面図である。 図１５Ａは、図１４Ａに続く、スプリットゲート型ＭＯＮＯＳを有するＦｉｎＦＥＴを用いたメモリセルの製造工程を示す要部断面図である。 図１５Ｂは、図１５Ａにおける一点鎖線Ｃ−Ｃに対応する要部断面図である。 図１６Ａは、図１５Ａに続く、スプリットゲート型ＭＯＮＯＳを有するＦｉｎＦＥＴを用いたメモリセルの製造工程を示す要部断面図である。 図１６Ｂは、図１６Ａにおける一点鎖線Ｃ−Ｃに対応する要部断面図である。 図１７Ａは、図１６Ａに続く、スプリットゲート型ＭＯＮＯＳを有するＦｉｎＦＥＴを用いたメモリセルの製造工程を示す要部断面図である。 図１７Ｂは、図１７Ａにおける一点鎖線Ｃ−Ｃに対応する要部断面図である。 図１８Ａは、図１７Ａに続く、スプリットゲート型ＭＯＮＯＳを有するＦｉｎＦＥＴを用いたメモリセルの製造工程を示す要部断面図である。 図１８Ｂは、図１８Ａにおける一点鎖線Ｃ−Ｃに対応する要部断面図である。 図１９Ａは、図１８Ａに続く、スプリットゲート型ＭＯＮＯＳを有するＦｉｎＦＥＴを用いたメモリセルの製造工程を示す要部断面図である。 図１９Ｂは、図１９Ａにおける一点鎖線Ｃ−Ｃに対応する要部断面図である。 図２０Ａは、図１９Ａに続く、スプリットゲート型ＭＯＮＯＳを有するＦｉｎＦＥＴを用いたメモリセルの製造工程を示す要部断面図である。 図２０Ｂは、図２０Ａにおける一点鎖線Ｃ−Ｃに対応する要部断面図である。 図２１Ａは、図２０Ａに続く、スプリットゲート型ＭＯＮＯＳを有するＦｉｎＦＥＴを用いたメモリセルの製造工程を示す要部断面図である。 図２１Ｂは、図２１Ａにおける一点鎖線Ｃ−Ｃに対応する要部断面図である。 図２２Ａは、図２１Ａに続く、スプリットゲート型ＭＯＮＯＳを有するＦｉｎＦＥＴを用いたメモリセルの製造工程を示す要部断面図である。 図２２Ｂは、図２２Ａにおける一点鎖線Ｃ−Ｃに対応する要部断面図である。 図２３Ａは、図２２Ａに続く、スプリットゲート型ＭＯＮＯＳを有するＦｉｎＦＥＴを用いたメモリセルの製造工程を示す要部断面図である。 図２３Ｂは、図２３Ａにおける一点鎖線Ｃ−Ｃに対応する要部断面図である。 図２４は、一実施の形態の変形例１の半導体装置の製造方法を示す要部断面図である。 図２５は、図２４に続く製造方法を示す要部断面図である。 図２６は、一実施の形態の変形例２の半導体装置の構造を示す平面レイアウト図である。
一実施の形態に係る半導体装置について、図面を参照して詳細に説明する。尚、名細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、実施の形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。尚、各断面図において空洞でないことを示す斜線は、図面を見やすくするために省略する場合がある。空洞を示す場合には、別途空洞であることを明細書中で明記することとする。
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。また、符号「−」および「＋」は、導電型がｎ型のまたはｐ型の不純物の相対的な濃度を表しており、例えばｎ型の不純物の場合は、「ｎ−−」、「ｎ−」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順に不純物濃度が高くなる。
（実施の形態１）
まず、本実施の形態１の半導体装置の詳細を説明する前に、並列に配置された複数のフィンを有するＦｉｎＦＥＴで構成されたメモリセルの優位性を説明する。１ビットの情報に関して、並列に配置された複数のフィンを用いることによって実効的なチャネル幅を大きく向上し、メモリセルの書き込み、消去時に単位チャネル当たりに注入する電荷量を低減することで、メモリセルの書き換え耐性および電荷保持特性を大きく改善することができる。
図１Ａに代表的なプレーナ構造のＭＯＳＦＥＴの活性領域ＡＲとゲート領域ＧＲを示した模式的な平面レイアウトを示す。一方、図１Ｂに代表的なＦｉｎＦＥＴの活性領域ＦＡＲとゲート領域ＧＲ２を示した模式的な平面レイアウトを示す。
図１Ａに示すプレーナ構造のＭＯＳＦＥＴでは、実効的なチャネル幅は、活性領域ＡＲとして用いられる半導体層（不純物拡散層）の幅であるチャネル幅Ｗ１に相当する。一方、図１Ｂに示すＦｉｎＦＥＴでは、フィンの高さをＨＦＮと仮定すると、実効的なチャネル幅は、フィン幅Ｗ２に更に２倍のフィン高さＨＦＮを加算した値となる。
例えば、ダブルパターニングなどの先端リソグラフィによるパターニング技術を用いて、セルピッチ（フィンピッチ）ＰＣ１の半分のセルピッチ（フィンピッチ）ＰＣ２を実現した場合、プレーナ構造のＭＯＳＦＥＴでは、実効的なセルピッチは、セルピッチＰＣ１の半分となるのに対して、ＦｉｎＦＥＴでは、実効的なセルピッチは、２倍のフィン幅Ｗ２に、更に４倍のフィン高さＨＦＮを加算した値となる。
ここで、セルピッチＰＣ２とフィン高さＨＦＮを同じ値にした場合、実効的なチャネル幅は、２倍のフィン幅Ｗ２に更に２倍のセルピッチＰＣ２を加算した値となるので、プレーナ構造のＭＯＳＦＥＴの場合と比較して、４倍以上のチャネル幅を確保することができる。従って、複数本のフィンを有するＦｉｎＦＥＴでメモリセルを構成することは、単位面積当たりの電荷トラップ膜への電荷注入量を抑制するうえで極めて有効に働くことがわかる。
更に、後述するが、複数のフィンに挟まれた領域でフィン高さを実効的に高くすることで（言い換えれば、複数のフィン間のアイソレーション領域の高さを低くすることで）、実効的なチャネル幅を大きくすることができる。このような構成によれば、フィン本数を増やした効果に加えて、メモリゲート電極により制御可能なチャネル領域を拡げることができるので、書き換え耐性や電荷保持特性の向上を図ることができる。
次に、図２を用いてＭＯＮＯＳ型トランジスタのメモリセル構造を説明する。メモリセルＭＣは、ワード線ＷＬとして用いられる制御ゲートＣＧと、書き込み及び消去用電極として用いられるメモリゲートＭＧと、制御ゲートＣＧ側に配置され、ｎ＋型拡散層で形成されたドレイン領域ＤＲと、メモリゲートＭＧ側に配置され、ｎ＋拡散層で形成されたソース領域ＳＲを有する。制御ゲートＣＧはゲート絶縁膜ＧＩを介して、電界効果により、ｐ型基板ＰＳＵＢの表面に形成される制御ゲートＣＧ下部のｐ型チャネル形成層ＣＧＣを制御し、メモリゲートＭＧは電荷トラップ膜ＣＴＦを介してメモリゲートＭＧ下部のｎ型チャネルＭＧＣを制御する。
また、ドレイン領域ＤＲ，ソース領域ＳＲ、ｐ型基板ＰＳＵＢ及びメモリゲートＭＧには、ビット線ＢＬ、ソース線ＳＬ、基板電位線ＶＳＵＢ及びサブワードラインＳＷＬを介して、夫々所定の電位が供給される。一般的に、チャネルキャリアの流れる向きにより、ソース、ドレインという名称が使われるが、スプリットゲート型のＭＯＮＯＳは非対称な構造であることから、ここでは便宜上、固有の拡散層の電極名として、ソース、ドレインの名称を用いることにする。そのため、動作モードによっては、キャリアがドレイン電極からソース電極に流れる場合がある。
スプリットゲート型のＭＯＮＯＳにおいては、書き込み時にＳＳＩ（Source Side Injection）を用いて、垂直方向電界により電荷トラップ膜に電子注入を行なっている。消去時には、拡散層（ソース）端でのバンド間トンネルによって発生した正孔を、ＭＧチャネルの横方向電界により加速することで、電荷トラップ膜への正孔注入を行なっている。
図３は、図２のスプリットゲート型ＭＯＮＯＳ構造の代表的なメモリセルの動作モードを示す。夫々の動作時の端子のバイアス状況を、図３の上図Ａでは、接地電位ＧＮＤや電源電圧ＶＣＣなど記号で示し、図３の下図Ｂでは、１．５Ｖ電圧を想定したデバイスでの具体的な電圧（単位Ｖ）例を示す。書き込みは、ソースサイド注入方式であり、チャネルで発生したホットキャリア電子を電荷トラップ膜に注入するため、選択トラジスタとメモリトランジスタのチャネルをオン状態にして、高いメモリゲート電圧ＶＭＧを与えている。
一方、消去は、ソース線ＳＬとメモリゲートＭＧ間の電界でバンド間トンネル現象により正孔を発生させるため、負のメモリゲート電圧ＶＭＧが印加されている。発生した正孔を電界加速することで、電荷トラップ膜に注入し、消去を行っている。読み出し動作では、ソース線ＳＬを接地電位とし、ビット線ＢＬを電源電圧にし、コントロールゲートＣＧに電源電圧を加えることで、選択トランジスタをオン状態とし、メモリゲートＭＧの電荷トラップ状態を電流値の大小として読み出すことで、不揮発性メモリセルの動作が得られる。本実施の形態１においては、書き込み時のメモリゲートＭＧのバイアスＶＭＧ（Ｖmgp）を低減することが一つの重要な目的となる。
次に、本実施の形態１の半導体装置について、図５、図６を用いて詳細に説明する。まず、スプリットゲート型ＭＯＮＯＳ構造を有する半導体装置を用いて、不揮発性メモリアレイを構成した場合の代表的な動作について説明する。
図５に、代表的なアレイ構成を示す。図５は、不揮発性メモリモジュールの一例を示しており、複数のメモリセルＭＣのうち４つのメモリセルＭＣの接続関係を示す等価回路図である。
各制御ゲートＣＧは、制御ゲートＣＧ用のワード線ドライバ回路ＷＬＤに電気的に接続され、各メモリゲートＭＧは、メモリゲートＭＧ用のメモリゲートドライバ回路ＭＧＤに電気的に接続され、ソース領域ＳＲは、ソース線用のソース線ドライバ回路ＳＬＤに電気的に接続され、ドレイン領域ＤＲはビット線用のビット線ドライバ回路ＢＬＤに電気的に接続されている。また、半導体基板ＰＳＵＢには、基板電圧回路ＶＳＵＢＧＮにより、所定の電位が印加される。
図６に図５に示したメモリセルアレイの平面レイアウトの一例を示す。図６は、図５に示す点線ＭＣで囲まれた２個のメモリセルに対応する平面レイアウトを示す。
また、図６において、点線ＵＣで囲まれた部分が、一つのメモリセルに対応するユニットセルＵＣを示し、ユニットセルＵＣは、平面視において、第１方向Ｘに延びる第１フィンＦＮ１及び第２フィンＦＮ２と、平面視において第２方向Ｙに延びるメモリゲートＭＧ及び制御ゲートＣＧと、第１フィンＦＮ１及び第２フィンＦＮ２に形成されたソース領域に共通接続されたソース線コンタクトＳＬＣと、第１フィンＦＮ１及び第２フィンＦＮ２に形成されたドレイン領域に共通接続されたビット線コンタクトＢＬＣを含む。
図６における一点鎖線Ａ−Ａに対応する断面構造を図７に示す。図７に示すように、本実施の形態１の半導体装置の一つの特徴は、２本のフィンＦＮ１，ＦＮ２に挟まれた領域のアイソレーション領域ＳＴＩの上面高さをフィンＦＮ１，ＦＮ２の外側に位置するアイソレーション領域ＳＴＩの上面より低くすることにある。
図７から明らかなように、実効的なチャネルとなる領域は、メモリゲートＭＧによって挟みこまれるダブルゲート制御領域ＤＧＲと、２本のフィンＦＮ１，ＦＮ２に挟まれた領域に位置する部分のメモリゲートＭＧによって制御されるシングルゲート制御領域ＳＧＲの２つの領域になるため、実効的なチャネル幅を大きくすることができる。
例えば、電荷トラップ膜ＣＴＦをシリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜によって形成し、その膜厚を２０ｎｍに設定した場合、フィンＦＮ１、ＦＮ２間のアイソレーション領域ＳＴＩの上面を外側に比べて、２０ｎｍ低く形成すればよい。ダブルゲート制御領域ＤＧＲに比べ、シングルゲート制御領域ＳＧＲは、メモリゲートＭＧによる制御性は若干劣るが、一般的に、電荷蓄積型メモリでは、スイッチング動作より、電流駆動力が優先されるため、実効的なチャネル幅を広くとることが重要である。
比較のため、２本のフィンＦＮ１，ＦＮ２に挟まれた領域のアイソレーション領域ＳＴＩの上面高さをフィンＦＮ１，ＦＮ２の外側に位置するアイソレーション領域ＳＴＩの上面と同一高さにした比較例を図８に示す。
図８に示す構造の場合、フィンＦＮ１，ＦＮ２の下部において、フィンの両側が電荷トラップ膜のみで挟まれる構造となる。言い換えれば、フィンＦＮ１，ＦＮ２の下部を構成する基板ＰＳＵＢには、メモリゲートＭＧが配置できていない領域が存在するので、この領域のチャネルは、メモリゲートＭＧによる電界効果が作用し難く、制御性が困難である。
尚、本実施の形態１において、スプリットゲート型ＭＯＮＯＳ構造でのメモリセル動作の説明は、制御ゲートを有する選択トランジスタがＮＭＯＳである場合のメモリセルの動作を説明したが、選択トランジスタがＰＭＯＳである場合のメモリセルにおいては、バイアス条件について正負の符号を反転させることで、上記ＮＭＯＳの場合と同様の結果を得ることができる。
次に本実施の形態１の半導体装置の製造方法を図９乃至図２４を用いて説明する。
図９に示すように、ｐ型シリコンからなる半導体基板ＰＳＵＢ上にシリコン酸化膜１０、シリコン窒化膜２０、アモルファスカーボン層３０を順次形成し、例えば、レジストパターンを用いる選択的なエッチング処理により、アモルファスカーボン層３０をパターニングする。その後、アモルファスカーボン層３０を覆うように、半導体基板ＰＳＵＢ上にシリコン窒化膜４０を形成する。
次に、シリコン窒化膜４０に異方性エッチングを施すことで、図１０に示すように、シリコン窒化膜からなるスペーサ４０Ｓを形成する。
次に、アモルファスカーボン層３０を除去し、スペーサ４０Ｓをマスクに半導体基板ＰＳＵＢの上面を選択的にエッチングすることにより、図１１に示すように、シリコンからなる複数のフィンＦＮを形成する。
次に、半導体基板ＰＳＵＢの全面に、例えばシリコン酸化膜からなる絶縁膜を堆積し、ＣＭＰ（Chemical Mechanical Polishing）法にて、シリコン酸化膜をエッチバックすることで、図１２に示すように、後に、アイソレーション領域ＳＴＩとなる絶縁膜ＩＦを埋め込むように形成する。
次に、フィンＦＮ間に埋め込まれた絶縁膜ＩＦに例えばレジストパターンをマスクとして用いる選択的エッチングを施すことにより、図１３に示すように、アイソレーション領域ＳＴＩを形成する。アイソレーション領域ＳＴＩは、第１フィンＦＮ１及び第２フィンＦＮ２の間の領域に配置され、かつ、上面の高さが低い第１アイソレーション領域ＳＴＩＬと、第１フィンＦＮ１及び第２フィンＦＮ２の外側に領域に配置され、かつ、上面の高さが高い第２アイソレーション領域ＳＴＩＨを有する。第１アイソレーション領域ＳＴＩＬの上面の高さは、第２アイソレーション領域ＳＴＩＨの上面の高さに比べて、電荷トラップ膜ＣＴＦの膜厚ｔＣＴＦ（図８参照）に相当する厚さ分、低い位置に設定される。
例えば、後に形成される電荷トラップ膜をシリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜によって形成し、その膜厚を２０ｎｍとする場合、絶縁膜ＩＦの選択エッチングは、第１アイソレーション領域ＳＴＩＬの上面が、第２アイソレーション領域ＳＴＩＨの上面より２０ｎｍ低くなるように施される。
このように図１３までの工程により、ＦｉｎＦＥＴが形成される下地構造としてのアイソレーション構造が完成される。尚、アイソレーション構造が完成した後の製造方法の説明は、図６に示した平面レイアウトの一点鎖線Ｂ−Ｂにおける断面構造に対応する部分の製造方法として進めることとする。尚、図１４Ａ乃至図２５Ａにおける一点鎖線Ｃ−Ｃに対応する断面を図１４Ｂ乃至図２５Ｂにそれぞれ示す。
図１４Ａ及び図１４Ｂに示すように、フィンＦＮ１及びフィンＦＮ２が図６における第１方向Ｘに沿って延びるように形成される。
次に、例えば、ウエットエッチングにより、フィンＦＮの側面のシリコン表面の自然酸化膜を除去する処理を行った後、図１５Ａ及び図１５Ｂに示すように、ゲート絶縁膜５０をフィンＦＮの主面を覆うように形成し、更にゲート絶縁膜５０上に、制御ゲートＣＧの形成材料となるゲート材６０を堆積した後、ＣＭＰ法により、ゲート材６０の上面を平坦化する。例えば、ゲート絶縁膜５０として、シリコン酸化膜、ゲート材６０として多結晶シリコンを用いる。ゲート材６０は多結晶シリコンとチタンナイトライド等の金属膜などの積層構造であっても良い。
次に、ホトリソグラフィ及びエッチング技術を用いて、ゲート材６０をパターニングし、図１６Ａ及び図１６Ｂに示すように、選択的なエッチングにより、ゲート材６０を半導体基板ＰＳＵＢに対して垂直に加工し、制御ゲートＣＧを形成する。この際、オーバーエッチングすることで、フィン側面を充分に露出させる。
次に、エッチング技術を用いて、露出したフィンＦＮの上部のカバー層であるシリコン窒化膜（絶縁膜）２０及びシリコン酸化膜（絶縁膜）１０を除去することによって、図１７Ａ及び図１７Ｂに示す構造を得る。
次に、図１８Ａ及び図１８Ｂに示すように、フィンＦＮ上に、電荷トラップ膜ＣＴＦを形成する。電荷トラップ膜ＣＴＦは、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層構造で形成される。尚、電荷トラップ膜ＣＴＦの材料として、シリコン酸化膜、ハフニウム酸化膜、アルミナ酸化膜、ハフニウムシリケート膜、アルミニウムシリケート膜などの積層構造を用いることができる。
次に、ＣＶＤ法により、制御ゲートＣＧを含む半導体基板ＰＳＵＢの全面上に、メモリゲートＭＧとなる多結晶シリコンからなるゲート材を堆積し、ゲート材を異方性エッチングすることで、図１９Ａ及び図１９Ｂに示すように、制御ゲートＣＧの側面にスペーサ構造７０を形成する。この異方性エッチングの際、フィンＦＮの高さ相当のオーバーエッチングをすることにより、フィンＦＮの側面にメモリゲートＭＧのゲート材が残らないようにする。
次に、制御ゲートＣＧ間に形成されたスペーサ構造７０を選択的に除去した後、図２０Ａ及び図２０Ｂに示すように、電荷トラップ膜を選択的に除去する。電荷トラップ膜の選択的除去は、例えば、制御ゲートＣＧの片側に残ったスペーサ構造７０をマスクとするウエットエッチングにより行うことができる。この状態で、スペーサ構造７０と制御ゲートＣＧを不純物導入のマスクとして用いて、ｎ型不純物ＮＩ（例えばヒ素）をフィンＦＮ中に選択的にイオン注入することによって、フィンＦＮ中にｎ＋型ソース領域ＳＲ及びｎ＋型ドレイン領域ＤＲを形成する。
次に、半導体基板ＰＳＵＢの全面上に、シリコン酸化膜を５００ｎｍ程度堆積し、シリコン酸化膜をＣＭＰ法で研磨することで、図２１Ａ及び図２１Ｂに示すように、制御ゲートＣＧ、メモリゲートＭＧの頂部を平坦化するとともに、制御ゲートＣＧ、メモリゲートＭＧ以外の領域に層間絶縁膜８０を埋め込むように形成する。
次に、半導体基板ＰＳＵＢの全面上に、例えばＣＶＤ法によりシリコン酸化膜を形成し、層間絶縁膜９０を形成する。その後、層間絶縁膜９０及び層間絶縁膜８０にコンタクトホールを形成し、図２２Ａ及び図２２Ｂに示すように、例えば、タングステン等の金属材料で形成されたビット線コンタクトＢＬＣ、ソース線コンタクトＳＬＣをコンタクトホール内に埋め込むように形成する。ビット線コンタクトＢＬＣは、図６に示したように、所定の間隔を持って配置された２本のフィン（ＦＮ１、ＦＮ２）のそれぞれ形成されたドレイン領域ＤＲに対して、電気的に接続され、共通ドレインを構成する。また、ソース線コンタクトＳＬＣは、図６に示したように、２本のフィン（ＦＮ１、ＦＮ２）のそれぞれ形成されたソース領域ＳＲに電気的に接続され、共通ソースを構成する。
次に、半導体基板ＰＳＵＢの全面上に、例えばＣＶＤ法によりシリコン酸化膜を形成し、層間絶縁膜１００を形成する。その後、層間絶縁膜１００にコンタクトホールを形成し、図２３Ａ及び図２３Ｂに示すように、例えば、銅膜等の金属材料で形成されたビット線ＢＬをビット線コンタクトＢＬＣに電気的に接続するように形成する。上記一連の工程により、図６に示すスプリットゲート型ＭＯＮＯＳ構造を有する半導体装置を形成することができる。
（変形例１）
実施の形態１では、半導体基板ＰＳＵＢ上に形成したフィンＦＮの高さは均一なものであったが、所謂ダブルパターニング工程を用いることで、実質的に高さの異なるフィンＦＮ（言い換えれば、深さの異なる溝）を形成することができる。
例えば、図１０に示した工程の後、図２４に示すように、アモルファスカーボン層３０及びスペーサ４０Ｓをマスクとして、半導体基板ＰＳＵＢをエッチングすることで、所定の深さの溝１１０を形成する。例えば電荷トラップ膜ＣＴＦの膜厚が２０ｎｍであれば、２０ｎｍの基板エッチングを行なう。
次に、図２５に示すように、アモルファスカーボン層３０を除去したのち、スペーサ４０Ｓをマスクとして、半導体基板ＰＳＵＢをエッチングすることで、フィンＦＮの隔本毎に周期的に深さの異なる溝１２０及び溝１３０を形成することができる。この深さの異なる溝１２０及び溝１３０の形成により、実質的に高さが異なるフィン構造を形成することができるので、均一なアイソレーション厚さを維持することができるため、素子分離性能の信頼性を高くすることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
（変形例２）
例えば、図２６に示すように、ビット線コンタクトＢＬＣに対してビット線ＢＬを半周期ずらして配置することができる。この場合、ビット線ＢＬに重ならないフィンを確保できるため、電荷保持特性を向上させることができる。
ＡＲ 活性領域
ＦＡＲ フィン活性領域
Ｗ１ チャネル幅
Ｗ２ フィン幅
ＰＣ１ セルピッチ
ＰＣ２ セルピッチ
ＧＲ１ ゲート領域
ＧＲ２ ゲート領域
ＶＳＵＢ 基板電位
ＣＧ 制御ゲート
ＭＧ メモリゲート
ＧＩ ゲート絶縁膜
ＣＴＦ 電荷トラップ膜
ＤＲ ドレイン領域
ＳＲ ソース領域
ＣＧＣ ｐ型チャネル形成層
ＭＧＣ ｎ型チャネル形成層
ＰＳＵＢ 半導体基板
ＭＣ メモリセル
ＷＬ ワード線
ＳＷＬ サブワードライン
ＷＬＤ ワード線ドライバ回路
ＢＬＤ ビット線ドライバ回路
ＳＬＤ ソース線ドライバ回路
ＭＧＤ メモリゲートドライバ回路
ＶＳＵＢＧＮ 基板電圧回路
ＦＮ フィン
ＵＣ ユニットセル
ＢＬＣ ビット線コンタクト
ＨＦＮ フィン高さ
ｔＣＴＦ 電荷トラップ膜厚
ＳＴＩ アイソレーション領域
ＢＬＣ ビット線コンタクト
ＳＬＣ ソース線コンタクト
ＢＬ ビット線

Claims (9)

  1. 主面を有する半導体基板と、
    前記半導体基板の一部であり、前記半導体基板の主面から選択的に突出するように形成され、平面視において、第１方向に延びる第１フィンと、
    前記半導体基板の一部であり、前記半導体基板の主面から選択的に突出するように形成され、前記第１フィンに所定の間隔を持って沿うように形成された第２フィンと、
    前記半導体基板の主面上に形成され、かつ、その上面の位置が前記第１及び第２フィンの上面の位置よりも低い位置に形成されたアイソレーション領域と、
    前記第１及び第２フィンの表面に形成されたゲート絶縁膜を介して前記第１及び第２フィンの夫々を挟むように形成され、かつ、平面視において、前記第１方向と交差する第２方向に延びる制御ゲートと、
    前記第１及び第２フィンの表面に形成された電荷トラップ膜を介して前記第１及び第２フィンの夫々を挟むように形成され、かつ、平面視において、前記制御ゲートに沿って隣接して延びるメモリゲートと、
    前記制御ゲートと前記メモリゲートとにより構成されるスプリットゲート構造の一側面に位置する前記第１及び第２フィン中に夫々形成された第１ソース領域及び第２ソース領域と、
    前記スプリットゲート構造の他側面に位置する前記第１及び第２フィン中に夫々形成された第１ドレイン領域及び第２ドレイン領域と、を有し、
    前記第１ソース領域及び前記第２ソース領域は、ソース線コンタクトにより電気的に接続された共通ソースを構成し、
    前記第１ドレイン領域及び前記第２ドレイン領域は、ビット線コンタクトにより電気的に接続された共通ドレインを構成し、
    前記制御ゲート、前記メモリゲート、前記共通ソース及び前記共通ドレインは、１ビットのメモリセルを構成する、スプリットゲート型のＭＯＮＯＳ構造を有する半導体装置。
  2. 請求項１記載の半導体装置において、
    前記アイソレーション領域は、平面視において、前記第１フィン及び前記第２フィンの間に配置された第１部分と、前記第１フィン及び前記第２フィンの外側に配置された第２部分とを有し、
    前記半導体基板の厚さ方向において、前記第１部分の上面は、前記第２部分の上面より低い、スプリットゲート型のＭＯＮＯＳ構造を有する半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第２部分の上面は、前記アイソレーション領域の前記第１部分上に形成された前記電荷トラップ膜の上面と、ほぼ同一の高さである、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記電荷トラップ膜は、第１シリコン酸化膜と、前記第１シリコン酸化膜上に形成されたシリコン窒化膜と、前記シリコン窒化膜上に形成されたシリコン酸化膜とを含む積層膜で構成されている、半導体装置。
  5. 半導体基板の第１領域に形成され、スプリットゲート型ＭＯＮＯＳ構造を有し、かつ、第１ＦｉｎＦＥＴで構成された第１メモリセルと、
    前記第１領域と異なる前記半導体基板の第２領域に形成され、スプリットゲート型ＭＯＮＯＳ構造を有し、かつ、第２ＦｉｎＦＥＴで構成された第２メモリセルを有し、
    前記第１及び第２ＦｉｎＦＥＴの夫々は、複数のフィンを用いたＦｉｎＦＥＴで形成され、
    前記第１ＦｉｎＦＥＴは、前記複数のフィン中に形成された複数の第１ソース領域を有し、前記複数の第１ソース領域は、第１ソース線コンタクトにより共通接続され、
    前記第２ＦｉｎＦＥＴは、前記複数のフィン中に形成された複数の第２ソース領域を有し、前記複数の第２ソース領域は、第２ソース線コンタクトにより共通接続され、
    前記第１及び第２ＦｉｎＦＥＴは、前記複数のフィン中に形成された複数の共通ドレイン領域を有し、前記複数の共通ドレイン領域は、ビット線コンタクトにより共通接続されている、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記複数の共通ドレイン領域は、前記１ＦｉｎＦＥＴ及び前記第２ＦｉｎＦＥＴの夫々のメモリゲート間に配置されている、半導体装置。
  7. 請求項５記載の半導体装置において、
    更に、前記フィン間に形成されたアイソレーション領域を有し、
    前記アイソレーション領域は、平面視において、前記複数のフィン間に配置された第１部分と、前記複数のフィンの外側に配置された第２部分とを有し、
    前記半導体基板の厚さ方向において、前記第１部分の上面は、前記第２部分の上面より低い、半導体装置。
  8. 主面を有する半導体基板と、
    前記半導体基板の主面に形成され、スプリットゲート型ＭＯＮＯＳ構造を有し、かつ、ＦｉｎＦＥＴで構成されたメモリセルと、を有し、
    前記ＦｉｎＦＥＴは、複数のフィンを用いたＦｉｎＦＥＴで形成され、
    前記ＦｉｎＦＥＴは、前記複数のフィン中に形成された複数のソース領域を有し、前記複数のソース領域は、ソース線コンタクトにより共通接続され、
    前記ＦｉｎＦＥＴは、前記複数のフィン中に形成された複数のドレイン領域を有し、前記複数のドレイン領域は、ビット線コンタクトにより共通接続され、
    前記ＦｉｎＦＥＴは、１ビットのメモリセルを構成する、半導体装置。
  9. 請求項８記載の半導体装置において、前記複数のフィンの本数は、２本である、半導体装置。
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