KR20090037690A - 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 - Google Patents

비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 Download PDF

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KR20090037690A
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김석필
박윤동
김덕기
김원주
진영구
이승훈
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Abstract

고성능 및 고집적화가 가능한 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법이 제공된다. 반도체층이 제공되고, 복수의 제어 게이트 전극들은 상기 반도체층 내부로 리세스되어 배치된다. 복수의 전하 저장층들은 상기 복수의 제어 게이트 전극들 및 상기 반도체층 사이에 개재된다. 제 1 보조 전극 및 제 2 보조 전극은 상기 복수의 제어 게이트 전극들을 사이에 두고 서로 반대편에 배치되고, 상기 반도체층에 각각 용량 결합된다.

Description

비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법{Non-volatile memory device, method of operating the same and method of fabricating the same}
본 발명은 반도체 소자에 관한 것으로서, 특히 전하 저장층을 이용하여 데이터를 기록 및 소거할 수 있는 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법에 관한 것이다.
반도체 제품들의 소형화 추세와 더불어 고속도화가 요구되고 있다. 이로 인해, 이러한 반도체 제품들에 사용되는 비휘발성 메모리 소자는 더욱 고집적화될 것을 요하면서 더불어 고성능을 요하고 있다. 하지만, 통상적인 평면형(planar-type) 비휘발성 메모리 소자는 그 집적 기술의 한계로 인해서 그 용량과 속도를 높이는 데 한계가 있다.
비휘발성 메모리 소자의 성능을 높이기 위해서 입체 구조의 비휘발성 메모리 소자가 이용될 수 있다. 예를 들어, 실리콘-온-절연체(silicon on insulator; SOI) 기판을 이용하여 입체 구조의 비휘발성 메모리 소자가 제조될 수 있다. 이러한 입체 구조의 비휘발성 메모리 소자는 평면형 구조에 비해서 넓은 채널 면적을 갖게 되고, 그에 따라서 높은 동작 속도를 가질 수 있다.
비휘발성 메모리 소자의 집적도를 크게 높이기 위해서, 다층 적층 구조가 제시될 수 있다. 메모리셀들이 다층으로 적층되면, 동일한 평면상에 고용량의 비휘발성 메모리 소자가 제조될 수 있다.
하지만, 입체 구조의 비휘발성 메모리 소자에서 소오스 영역 및 드레인 영역은 여전히 넓은 면적을 차지하고 있다. 예를 들어, 낸드-구조의 비휘발성 메모리 소자에서도, 소오스 영역 및 드레인 영역은 넓은 면적을 차지하고 있어, 비휘발성 메모리 소자의 집적도 증가에 제약이 되고 있다. 나아가, 입체 구조의 비휘발성 메모리 소자는 다층 적층을 위해서 고가의 비용을 요하고, 단결정층의 품질을 확보하기 어렵다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 전술한 문제점을 극복하기 위해 안출된 것으로서, 고성능 및 고집적화가 가능한 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 비휘발성 메모리 소자의 동작 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 상기 비휘발성 메모리 소자의 경제적인 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모 리 소자가 제공된다. 반도체층이 제공되고, 복수의 제어 게이트 전극들은 상기 반도체층 내부로 리세스되어 배치된다. 복수의 전하 저장층들은 상기 복수의 제어 게이트 전극들 및 상기 반도체층 사이에 개재된다. 제 1 보조 전극 및 제 2 보조 전극은 상기 복수의 제어 게이트 전극들을 사이에 두고 서로 반대편에 배치되고, 상기 반도체층에 각각 용량 결합된다.
상기 본 발명에 따른 비휘발성 메모리 소자의 일 예에 있어서, 상기 복수의 전하 저장층들 및 상기 반도체층 사이에 개재되고, 그 인접한 한 쌍들끼리 서로 접촉된 복수의 터널링 절연층들이 더 제공될 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 다른 예에 있어서, 상기 복수의 터널링 절연층들은 상기 복수의 제어 게이트 전극들을 사이에 두고 상기 반도체층을 제 1 영역 및 제 2 영역으로 분리할 수 있다. 나아가, 상기 제 1 보조 전극은 상기 제 1 영역 내에 리세스되어 형성되고, 상기 제 2 보조 전극은 상기 제 2 영역 내에 리세스되어 형성될 수 있다. 더 나아가, 상기 제 1 보조 전극 및 상기 반도체층 사이에 제 1 유전층이 개재되고, 상기 제 2 보조 전극 및 상기 반도체층 사이에 제 2 유전층이 개재될 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 또 다른 예에 있어서, 복수의 블로킹 절연층들이 상기 복수의 제어 게이트 전극들 및 상기 복수의 전하 저장층들 사이에 각각 개재될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 비휘발성 메모리 소자가 제공된다. 복수의 반도체층들이 제공되고, 복수의 제어 게이트 전극들 은 상기 반도체층들을 관통하여 신장된다. 복수의 전하 저장층들은 상기 복수의 제어 게이트 전극들 및 상기 복수의 반도체층들 사이에 각각 개재된다. 복수의 제 1 보조 전극들은 상기 복수의 제어 게이트 전극들의 일측에 배치되고 상기 복수의 반도체층들에 각각 용량 결합된다. 복수의 제 2 보조 전극들은 상기 복수의 제어 게이트 전극들의 타측에 배치되고 상기 복수의 반도체층들에 각각 용량 결합된다.
상기 본 발명에 따른 비휘발성 메모리 소자의 일 예에 있어서, 비트 라인용 플러그는 상기 복수의 제어 게이트 전극들의 일단에 배치되고 상기 복수의 반도체층들을 관통하여 신장될 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 다른 예에 있어서, 공통 소오스 라인용 플러그는 상기 복수의 제어 게이트 전극들의 타단에 배치되고 상기 복수의 반도체층들을 관통하여 신장될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 동작 방법이 제공된다. 비트 라인 및 공통 소오스 라인 사이에서 낸드 스트링으로 연결된 복수의 메모리셀들이 제공되고, 상기 낸드 스트링은 제 1 페이지 및 제 2 페이지를 포함한다. 프로그램 단계는 상기 복수의 메모리셀들의 하나 이상에 데이터를 저장하기 위해 제공된다. 제 1 페이지 프로그램 단계는, 상기 제 1 페이지의 반도체층에 용량 결합된 제 1 보조 라인에 접지 전압을 인가하고 상기 제 2 페이지의 반도체층에 용량 결합된 제 2 보조 라인에 프로그램 방지 전압을 인가하여 수행한다.
상기 본 발명에 따른 비휘발성 메모리 소자의 동작 방법의 일 예에 있어서, 제 2 페이지 프로그램 단계는, 상기 제 1 페이지의 반도체층에 용량 결합된 제 1 보조 라인에 상기 프로그램 방지 전압을 인가하고 상기 제 2 페이지의 반도체층에 용량 결합된 제 2 보조 라인에 상기 접지 전압을 인가하여 수행할 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 동작 방법의 다른 예에 있어서, 상기 복수의 메모리셀들의 하나 이상의 데이터를 판독하는 읽기 단계가 제공된다. 제 1 페이지 읽기 단계는 상기 제 1 페이지의 반도체층에 용량 결합된 제 1 보조 라인에 접지 전압을 인가하고 상기 제 2 페이지의 반도체층에 용량 결합된 제 2 보조 라인에 읽기 방지 전압을 인가하여 수행할 수 있다. 나아가, 제 2 페이지 읽기 단계는 상기 제 1 페이지의 반도체층에 용량 결합된 제 1 보조 라인에 상기 읽기 방지 전압을 인가하고 상기 제 2 페이지의 반도체층에 용량 결합된 제 2 보조 라인에 상기 접지 전압을 인가하여 수행할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 제조 방법이 제공된다. 반도체 기판을 식각하여 복수의 홈들을 형성한다. 상기 복수의 홈들 내부의 상기 반도체 기판 상에 복수의 전하 저장층들을 형성한다. 상기 복수의 홈들 내부의 상기 복수의 전하 저장층들 상에 복수의 제어 게이트 전극들을 형성한다. 상기 복수의 제어 게이트 전극들의 일측에 배치되고 상기 반도체 기판에 용량 결합된 하나 이상의 제 1 보조 전극을 형성한다. 그리고, 상기 복수의 제어 게이트 전극들의 타측에 배치되고 상기 반도체 기판에 용량 결합된 하나 이상의 제 2 보조 전극을 형성한다.
본 발명에 따른 비휘발성 메모리 소자는 리세스 구조 또는 트렌치 구조를 갖고, 따라서 높은 동작 속도를 가질 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자는 하나의 낸드 스트링 내에 2 페이지를 가질 수 있고 그 결과 적어도 2 비트의 데이터를 처리할 수 있다. 따라서, 비휘발성 메모리 소자는 고용량의 데이터 처리에 적합할 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자는 소오스 및 드레인 영역을 생략할 수 있어서, 높은 집적도를 가질 수 있다. 나아가, 비휘발성 메모리 소자는 벌크 반도체 웨이퍼를 이용하여 용이하게 적층 구조로 확장될 수 있다. 따라서, 비휘발성 메모리 소자는 고집적화에 용이하고, 고신뢰성을 확보할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
구조
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(100)를 보여주는 사시도이다. 도 2는 도 1의 비휘발성 메모리 소자(100)의 평면도이고, 도 3은 도 1의 비휘발성 메모리 소자(100)의 III-III'선에서 절취한 단면도이다.
도 1 내지 도 3을 참조하면, 반도체층(105)은 벌크 반도체 웨이퍼의 일부분으로 제공될 수 있다. 예를 들어, 벌크 반도체 웨이퍼는 실리콘 웨이퍼, 게르마늄 웨이퍼 또는 실리콘-게르마늄 웨이퍼를 포함할 수 있다. 다른 예로, 반도체층(105)은 벌크 반도체 기판 상의 반도체 에피택셜층으로 제공될 수도 있다. 반도체층(105)은 후술하는 바와 같이 제 1 영역(102) 및 제 2 영역(104)을 포함할 수 있다.
복수의 제어 게이트 전극들(150)은 반도체 기판(105) 내부로 리세스되게 배치될 수 있다. 즉, 제어 게이트 전극들(150)은 리세스-타입 또는 트렌치-타입 배치를 가질 수 있다. 나아가, 제어 게이트 전극들(150)은 반도체층(105)을 관통하여 배치될 수도 있다.
예를 들어, 제어 게이트 전극들(150)은 원기둥 형태를 갖고, 따라서, 반도체층(105) 내에 방사형 전계를 유도할 수 있다. 다른 예로, 제어 게이트 전극들(150)은 타원 기둥 또는 다각 기둥 형태를 가질 수도 있다.
복수의 전하 저장층들(130)은 제어 게이트 전극들(150) 및 반도체층(105) 사이에 개재될 수 있다. 전하 저장층들(130)은 데이터 프로그램을 위한 전하 저장 매체로 이용될 수 있다. 예를 들어, 전하 저장층들(130)은 플로팅 게이트 타입 또는 전하 트랩 타입으로 동작할 수 있다.
예를 들어, 플로팅 게이트 타입은 폴리실리콘층과 같은 도전체를 포함하고, 전하 트랩 타입은 실리콘 질화층, 도트(dots) 또는 나노크리스탈(nanocrystals)을 포함할 수 있다. 도트 또는 나노크리스탈은 도전체, 예컨대 금속 또는 실리콘의 미 세 입자들로 구성될 수 있다. 전하 트랩 타입은 전하의 국부적인 저장이 가능해서, 멀티 비트 동작에 이용될 수 있다.
복수의 터널링 절연층들(120)은 반도체층(105) 및 전하 저장층들(130) 사이에 개재될 수 있다. 터널링 절연층들(120)은 전하의 터널링 경로로 이용되고, 동작 전압에 따라서 적절한 두께로 선택될 수 있다. 블로킹 절연층들(140)은 전하 저장층들(130) 및 제어 게이트 전극들(150) 사이에 각각 개재될 수 있다. 예를 들어, 터널링 절연층들(120) 및 블로킹 절연층들(140)은 산화층, 질화층, 및/또는 고유전층(high-k dielectric layer)을 포함할 수 있다. 고유전층은 산화물 및 질화물보다 그 유전 상수가 큰 절연층으로 지칭될 수 있다.
블로킹 절연층들(140), 전하 저장층들(130) 및 터널링 절연층들(120)은 제어 게이트 전극들(150)의 측벽을 따라서 순차로 형성될 수 있다. 예를 들어, 블로킹 절연층들(140)은 제어 게이트 전극들(150)을 둘러싸고, 전하 저장층들(130)은 블로킹 절연층들(140)을 둘러싸고, 터널링 절연층들(120)은 전하 저장층들(130)을 둘러싸도록 배치될 수 있다. 따라서, 터널링 절연층들(120), 전하 저장층들(130) 및 블로킹 절연층들(140)은 통 형태를 가질 수 있다.
터널링 절연층들(120)은 그 인접한 한 쌍이 서로 접촉하도록 배치될 수 있다. 이에 따라, 반도체층(105)은 터널링 절연층들(120)에 의해서 상부의 제 1 영역(102) 및 하부의 제 2 영역(104)으로 분할될 수 있다. 메모리셀들 내에서 터널링 절연층들(120)이 계속 이어져 배치되기 때문에, 제 1 영역(102) 및 제 2 영역(104)은 분리된 채널 영역들로 이용될 수 있다. 이에 따라, 제 1 영역(102)에 채널이 형 성되면 제 1 전류(I1)가 유도되고, 제 2 영역(104)에 채널이 형성되면 제 2 전류(I2)가 유도될 수 있다.
메모리셀들이 낸드 스트링으로 배치되는 경우, 공통 소오스 라인이 연결되는 낸드 스트링의 단부에서, 제 1 영역(102) 및 제 2 영역(104)의 구분이 없을 수 있다. 따라서, 공통 소오스 라인에 인접된 반도체층(105)은 기판 바이어스 전압을 인가하기 위해서 이용될 수 있다.
제 1 보조 전극(170a) 및 제 2 보조 전극(170b)은 제어 게이트 전극들(150)을 기준으로 서로 반대편에 배치될 수 있고, 반도체층(105)에 용량 결합될 수 있다. 제 1 보조 전극(170a) 및 제 2 보조 전극(170b)은 후술하는 바와 같이 제 1 영역(102) 및 제 2 영역(104)의 전위를 제어하기 위해서 이용될 수 있다.
예를 들어, 제 1 보조 전극(170a)은 제 1 영역(102) 내에 리세스되게 배치되고, 제 2 보조 전극(170b)은 제 2 영역(104) 내에 리세스되게 배치될 수 있다. 제 1 보조 전극(170a) 및 제 2 보조 전극(170b)은 제어 게이트 전극들(150)을 따라서 라인 타입으로 배치될 수 있고, 서로 대칭적으로 배치될 수 있다.
제 1 유전층(160a)은 제 1 보조 전극(170a) 및 반도체층(105) 사이에 개재되고, 제 2 유전층(160b)은 제 2 보조 전극(170b) 및 반도체층(105) 사이에 개재될 수 있다. 예를 들어, 제 1 유전층(160a) 및 제 2 유전층(160b)은 적절한 절연층, 예컨대 산화층, 질화층 및/또는 고유전층을 포함할 수 있다.
제어 게이트 전극들(150)이 제 1 영역(102) 및 제 2 영역(104)에 공유되어 있음에도 불구하고, 제 1 보조 전극(170a) 및 제 2 보조 전극(170b)을 이용하면 제 1 영역(102) 및 제 2 영역(104)의 전위를 따로 제어할 수 있다. 이에 따라 제 1 전류(I1) 및 제 2 전류(I2)를 개별적으로 제어하는 것이 가능해진다.
그러므로, 비휘발성 메모리 소자(100)는 하나의 낸드 스트링 내에 2 페이지가 포함된 경우를 나타낼 수 있고, 그 결과 적어도 2 비트의 데이터를 처리할 수 있다. 다만, 2 비트의 데이터 처리를 위해서 전하 저장층(130)은 전하 트랩 타입으로 선택될 수 있다.
비휘발성 메모리 소자(100)에서, 제 1 전류(I1) 및 제 2 전류(I2)는 방사형 전계를 이용하여 메모리셀들 사이에 소오스 및 드레인 영역 없이 유도될 수 있다. 제 1 전류(I1)가 유도되는 제 1 채널은 제 1 영역(102)에 소오스 및 드레인 영역 없이 연속되게 한정될 수 있다. 제 2 전류(I2)가 유도되는 제 2 채널은 제 2 영역(104)에서 소오스 및 드레인 영역 없이 연속되게 한정될 수 있다. 따라서, 비휘발성 메모리 소자(100)는 소오스 및 드레인 영역을 생략할 수 있어서, 높은 집적도를 가질 수 있다.
도 4는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자(100a)를 보여주는 사시도이다.
도 4를 참조하면, 비휘발성 메모리 소자(100a)는 도 1 내지 도 3의 비휘발성 메모리 소자(100)가 어레이 구조로 배열된 형태에 대응할 수 있다. 예를 들어, 도 1 내지 도 3의 비휘발성 메모리 소자(100)가 2 페이지를 갖는 하나의 낸드 스트링 을 나타낸다면, 비휘발성 메모리 소자(100a)는 복수의 낸드 스트링들의 어레이 배치를 나타낼 수 있다. 이 경우, 인접한 낸드 스트링들에서 제 1 보조 전극들(170a) 또는 제 2 보조 전극들(170b)은 서로 공유될 수 있다.
제 1 보조 전극들(170a)은 제 1 보조 라인(177a)에 공통으로 연결될 수 있다. 제 2 보조 전극들(170b)은 제 2 보조 라인(177b)에 공통으로 연결될 수 있다. 이에 따라, 제 1 보조 라인(177a) 및 제 2 보조 라인(177b)을 이용하여 낸드 스트링들을 제 1 페이지 및 제 2 페이지로 나누어서 제어할 수 있다.
도 5는 도 4의 비휘발성 메모리 소자(100a)의 등가 회로도이다.
도 5를 참조하면, 메모리셀들(MC)은 비트 라인들(BL1, BL2, BL3, BL4) 및 공통 소오스 라인(CSL) 사이에 낸드 셀 어레이 구조로 배치될 수 있다. 다만, 비트 라인들(BL1, BL2, BL3, BL4) 각각은 한 쌍의 페이지들에 공유로 연결될 수 있다. 제 1 페이지들(BL1L, BL2R, BL3L, BL4R)은 도 4의 제 1 영역(102)에 대응하고, 제 2 페이지들(BL1R, BL2L, BL3R, BL4L)은 도 4의 제 2 영역(104)에 대응할 수 있다.
워드 라인들(WL00 - WL31)은 제어 게이트 전극들(도 4의 150)에 대응할 수 있다. 스트링 선택 라인(SSL)은 비트 라인들(BL1, BL2, BL3, BL4) 및 메모리셀들(MC) 사이의 스트링 선택 트랜지스터(ST)에 커플링 될 수 있다. 워드 라인들(WL00 - WL31)의 수 및 비트 라인들(BL1, BL2, BL3, BL4)의 수는 예시적으로 도시되었고, 본 발명의 범위는 이러한 예에 제한되지 않는다.
접지 선택 라인(GSL)은 메모리셀들(MC) 및 공통 소오스 라인(CSL) 사이의 접지 선택 트랜지스터(GT)에 커플링 될 수 있다. 스트링 선택 트랜지스터(ST) 및 접 지 선택 트랜지스터(GT)는 도 4에서 생략되었지만, 당해 기술 분야에서 통상의 지식을 가진 자에게 잘 알려져 있다.
제 1 보조 라인(AL1)은 제 1 페이지들(BL1L, BL2R, BL3L, BL4R) 내 메모리셀들(MC)의 채널 영역, 즉 제 1 영역(102)의 반도체층(105)에 용량 결합될 수 있다. 제 2 보조 라인(AL2)은 제 2 페이지들(BL1R, BL2L, BL3R, BL4L)의 채널 영역, 즉 제 2 영역(104)의 반도체층(105)에 용량 결합될 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자(200)를 보여주는 사시도이다.
도 6을 참조하면, 도 4의 비휘발성 메모리 소자(100a)가 복수개 적층되어 비휘발성 메모리 소자(200)를 구성할 수 있다. 제어 게이트 전극들(150)은 반도체층들(105)을 관통하여 수직으로 신장될 수 있다. 적층되는 비휘발성 메모리 소자(100a)의 수는 예시적으로 도시되었고, 본 발명의 범위를 제한하지 않는다.
비트 라인용 플러그(180)는 제어 게이트 전극들(150)의 일단에 배치되고, 반도체층들(105)을 관통하여 수직으로 신장될 수 있다. 예를 들어, 비트 라인용 플러그(180)는 도 5의 비트 라인들(BL1, BL2, BL3, BL4)에 연결될 수 있다.
공통 소오스 라인용 플러그(190)는 제어 게이트 전극들(150)의 타단에 배치되고, 반도체층들(105)을 관통하여 수직으로 신장될 수 있다. 예를 들어, 공통 소오스 라인용 플러그(190)는 도 5의 공통 소오스 라인(CSL)에 연결될 수 있다.
비휘발성 메모리 소자(200)는 적층 구조를 이용하여 높은 메모리 용량, 즉 높은 집적도를 가질 수 있다.
동작 방법
이하에서는 도 4 및 도 5의 비휘발성 메모리 소자(100a)의 동작 방법을 예시적으로 설명한다.
표 1은 비휘발성 메모리 소자(100a)의 프로그램 동작 조건을 나타낸다.
프로그램 제 1 페이지 제 2 페이지
AL1 0V VPI
AL2 VPI 0V
SEL_B/L Vcc Vcc
NOS_B/L 0V 0V
SEL_W/L Vpgm Vpgm
NOS_W/L Vpass Vpass
SSL Vcc Vcc
GSL 0V 0V
CSL 0V 0V
Bulk 0V 0V
표 1에서, 선택 비트 라인(SEL_B/L)은 비트 라인들(BL1, BL2, BL3, BL4) 가운데 프로그램을 위해서 선택된 하나를 나타내고, 비선택 비트 라인(NOS_B/L)은 선택되지 않은 나머지를 나타낸다. 선택 워드 라인(SEL_W/L)은 워드 라인들(WL00 - WL31) 가운데 프로그램을 위해서 선택된 하나를 나타내고, 비선택 워드 라인(NOS_W/L)은 선택되지 않은 나머지를 나타낸다.
도 5 및 표 1을 참조하면, 제 1 페이지들(BL1L, BL2R, BL3L, BL4R) 및 제 2 페이지들(BL1R, BL2L, BL3R, BL4L)이 분리되어 프로그램 될 수 있다. 제 1 페이지 프로그램은 제 1 보조 라인(AL1)에 0V를 인가하고 제 2 보조 라인(AL2)에 프로그램 방지 전압(VPI)을 인가하여 수행할 수 있다. 제 2 페이지 프로그램은 제 1 보조 라인(AL1)에 프로그램 방지 전압(VPI)을 인가하고, 제 2 보조 라인(AL2)에 0V를 인가하여 수행할 수 있다. 0V는 접지 전압으로 불릴 수도 있다.
프로그램을 위한 나머지 조건은 제 1 페이지 프로그램 및 제 2 페이지 프로그램에서 동일할 수 있다. 선택 비트 라인(SEL_B/L) 및 스트링 선택 라인(SSL)에는 동작 전압(Vcc)이 인가되고, 비선택 비트 라인(NOS_B/L) 및 접지 선택 라인(GSL)에는 0V가 인가될 수 있다. 선택 워드 라인(SEL_W/L)에는 프로그램 전압(Vpgm)을 인가하고, 비선택 워드 라인(NOS_W/L)에는 패스 전압(Vpass)을 인가한다. 공통 소오스 라인(CSL) 및 반도체층(105, Bulk)에는 0V가 인가될 수 있다.
프로그램 전압(Vpgm)은 반도체층(105)으로부터 전하 저장층들(130)로 전하의 터널링이 가능하도록 선택되고, 패스 전압(Vpass)은 메모리셀들(MC)을 턴-온(turn-on) 시키도록 선택될 수 있다.
예를 들어, 프로그램 방지 전압(VPI)은 0이 아닌 양의 전압으로 선택될 수 있다. 이 경우, 양의 프로그램 방지 전압(VPI)이 인가된 제 1 영역(102) 또는 제 2 영역(104)의 채널 전위가 양의 값이 될 수 있다. 이러한 양의 프로그램 방지 전압(VPI)의 인가는 비트 라인들(BL1, BL2, BL3, BL4)에 채널 부스팅 전압을 인가한 경우와 유사하다. 다만, 양의 프로그램 방지 전압(VPI)은 제 1 영역(102) 또는 제 2 영역(104)에 선택적으로 인가될 수 있다는 점에서 유리하다.
제 1 페이지 프로그램에서, 제 2 보조 라인(AL2)에 인가된 양의 프로그램 방지 전압(VPI)과 용량 결합된 제 2 영역(104)의 메모리셀(MC)들의 채널 전위가 상승될 수 있다. 이에 따라, 제 2 페이지들(BL1R, BL2L, BL3R, BL4L)의 프로그램이 억제될 수 있다. 예를 들어, 프로그램 전압(Vpgm)이 약 15 내지 20V인 경우, 양의 프로그램 방지 전압(VPI)은 약 7 내지 15V일 수 있다. 반대로, 제 1 보조 라인(AL1)에는 0V의 전압이 인가되기 때문에, 제 1 페이지들(BL1L, BL2R, BL3L, BL4R)의 프로그램은 가능하다.
제 2 페이지 프로그램에서, 제 1 보조 라인(AL1)에 인가된 양의 프로그램 방지 전압(VPI)과 용량 결합된 제 1 영역(102)의 메모리셀(MC)들의 채널 전위가 상승될 수 있다. 이에 따라, 제 1 페이지들(BL1L, BL2R, BL3L, BL4R)의 프로그램이 억제될 수 있다. 반대로, 제 2 보조 라인(AL2)에는 0V의 전압이 인가되기 때문에, 제 2 페이지들(BL1R, BL2L, BL3R, BL4L)의 프로그램은 가능하다.
다른 예로, 프로그램 방지 전압(VPI)은 0이 아닌 음의 전압으로 선택될 수 있다. 이 경우, 음의 프로그램 방지 전압(VPI)이 제 1 영역(102) 또는 제 2 영역(104)의 채널 전위를 음의 값이 되게 할 수 있다. 이러한 음의 프로그램 방지 전압(VPI)의 인가는 반도체층(105)에 음의 바이어스 전압을 인가한 경우와 유사하다. 다만, 음의 프로그램 방지 전압(VPI)은 제 1 영역(102) 또는 제 2 영역(104)에 선택적으로 인가될 수 있다는 점에서 유리하다.
도 7을 참조하면, 제 1 보조 라인(AL1) 또는 제 2 보조 라인(AL2)에 인가된 바이어스 전압(VAL)이 커짐에 따라서, 스트링 선택 트랜지스터(ST)의 문턱 전압이 상승하는 것을 알 수 있다. 즉, 바이어스 전압(VAL)이 0.0에서 -3.0V로 그 절대값이 증가한 경우, 1.0e-7의 전류(ID)를 유도하기 위해서 게이트에 인가되는 전압(VG)은 약 1.5V에서 7.5V로 상승한 것을 알 수 있다. 따라서, 음의 프로그램 방지 전압(VPI)을 이용하여 스트링 선택 트랜지스터(ST)를 턴-오프(turn-off) 시킬 수 있다는 것을 알 수 있다. 예를 들어, 프로그램 방지 전압(VPI)은 스트링 선택 트랜지스터(ST)를 효과적으로 턴-오프 시키기 위해서 -5V 내지 -20V에서 선택될 수 있다.
제 1 페이지 프로그램에서, 제 2 보조 라인(AL2)에 인가된 음의 프로그램 방지 전압(VPI)과 용량 결합된 제 2 영역(104)의 전위가 음으로 상승될 수 있다. 이에 따라, 제 2 페이지들(BL1R, BL2L, BL3R, BL4L)의 스트링 선택 트랜지스터(ST)가 턴-오프 되고, 메모리셀들(MC)의 채널 전하가 공핍된다. ISPP(incremental step pulse programming)의 경우 프로그램 전압(Vpgm)이 매우 짧은 펄스 동안 공급되기 때문에, 채널에 전하가 공급되지 않으면 프로그램이 억제될 수 있다. 따라서, 제 2 페이지들(BL1R, BL2L, BL3R, BL4L)의 프로그램이 억제될 수 있다. 반대로, 제 1 보조 라인(AL1)에는 0V가 인가되기 때문에, 제 1 페이지들(BL1L, BL2R, BL3L, BL4R)의 프로그램은 가능하다.
제 2 페이지 프로그램에서, 제 1 보조 라인(AL1)에 인가된 음의 프로그램 방지 전압(VPI)과 용량 결합된 제 1 영역(102)의 전위가 음으로 상승될 수 있다. 이에 따라, 제 1 페이지들(BL1L, BL2R, BL3L, BL4R)의 프로그램이 억제될 수 있다. 반대로, 제 2 보조 라인(AL2)에는 0V가 인가되기 때문에, 제 2 페이지들(BL1R, BL2L, BL3R, BL4L)의 프로그램은 가능하다.
표 2는 비휘발성 메모리 소자(100a)의 읽기 동작 조건을 나타낸다.
읽기 제 1 페이지 제 2 페이지
AL1 0V VRI
AL2 VRI 0V
SEL_B/L Vcc Vcc
NOS_B/L 0V 0V
SEL_W/L Vread Vread
NOS_W/L Vpass Vpass
SSL Vcc Vcc
GSL Vcc Vcc
CSL 0V 0V
Bulk 0V 0V
도 5 및 표 2를 참조하면, 제 1 페이지들(BL1L, BL2R, BL3L, BL4R) 및 제 2 페이지들(BL1R, BL2L, BL3R, BL4L)을 분리하여 읽기 동작을 수행할 수 있다. 제 1 페이지 읽기는 제 1 보조 라인(AL1)에 0V를 인가하고 제 2 보조 라인(AL2)에 읽기 방지 전압(VRI)을 인가하여 수행할 수 있다. 제 2 페이지 프로그램은 제 1 보조 라인(AL1)에 읽기 방지 전압(VRI)을 인가하고, 제 2 보조 라인(AL2)에 0V를 인가하여 수행할 수 있다.
읽기 동작을 위한 나머지 조건은 제 1 페이지 읽기 및 제 2 페이지 읽기에서 동일하다. 선택 비트 라인(SEL_B/L), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에는 동작 전압(Vcc)이 인가되고, 비선택 비트 라인(NOS_B/L)에는 0V가 인가될 수 있다. 선택 워드 라인(SEL_W/L)에는 읽기 전압(Vread)을 인가하고, 비선택 워드 라인(NOS_W/L)에는 패스 전압(Vpass)을 인가한다. 공통 소오스 라인(CSL) 및 반도체층(105, Bulk)에는 0V가 인가될 수 있다. 읽기 전압(Vread)은 메모리셀들(MC)의 데이터 상태를 판독하기 위해서 적절하게 선택될 수 있다.
예를 들어, 읽기 방지 전압(VRI)은 0이 아닌 음의 전압에서 선택될 수 있다. 이러한 음의 읽기 전압(VRI)은 전술한 음의 프로그램 방지 전압(VPI)과 동일하게 선택 트랜지스터(ST)를 턴-오프 시키는 역할을 수행할 수 있다.
소거 동작은 반도체층(105, Bulk)에 소거 전압을 인가하고, 워드 라인들(WL00-WL31)에 0V를 인가하여 블록 단위로 수행될 수 있다. 다른 예로, 반도체층(105, Bulk)에 소거 전압을 인가하지 않고, 제 1 보조 라인(AL1) 및 제 2 보조 라인(AL2)에 소거 전압을 인가하는 것도 가능하다. 또 다른 예로, 반도체층(105), 제 1 보조 라인(AL1) 및 제 2 보조 라인(AL2)에 동시에 소거 전압을 인가하는 것도 가능하다. 예를 들어, 소거 전압은 약 20V 내외일 수 있다.
전술한 비휘발성 메모리 소자(100a)의 동작 방법은 도 6의 비휘발성 메모리 소자(200)에도 용이하게 적용될 수 있다. 이 경우, 선택되지 않은 반도체층들(105)에 전술한 프로그램 방지 전압(VPI) 또는 읽기 방지 전압(VRI)을 인가하여, 선택된 반도체층(105)에서만 프로그램 또는 읽기 동작을 선택적으로 수행할 수 있다.
제조 방법
도 8 내지 도 16은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이다.
도 8을 참조하면, 반도체 기판(105a) 내에 복수의 홈들(107)을 형성할 수 있다. 반도체 기판(105a)은 벌크 반도체 웨이퍼에서 일부분을 나타낼 수 있다. 홈들(107)의 이격 거리는 도 9의 터널링 절연층들(120)이 서로 연결되도록 적절하게 조절될 수 있다. 홈들(107)의 이격 거리가 너무 크면 터널링 절연층들(120)이 접촉시키는 것이 어려워질 수 있다.
도 9를 참조하면, 홈들(107)의 표면상에 터널링 절연층들(120)을 형성할 수 있다. 예를 들어, 터널링 절연층들(120)은 반도체 기판(105a)을 열적으로 산화시켜 형성할 수 있다. 이에 따라, 터널링 절연층들(120)이 두꺼워짐에 따라서 서로 인접한 터널링 절연층들(120)이 가까워지고 마침내 서로 접촉될 수 있다. 이에 따라, 반도체 기판(105a)은 터널링 절연층들(120)에 의해서 분할된 제 1 영역(102) 및 제 2 영역(104)을 포함할 수 있다.
이어서, 홈들(107) 내의 터널링 절연층들(120) 상에 전하 저장층들(130)을 형성할 수 있다. 이어서, 홈들(107) 내의 전하 저장층들(130) 상에 블로킹 절연층들(140)을 형성할 수 있다. 이어서, 블로킹 절연층들(140) 상에 홈들(107)을 채우도록 제어 게이트 전극들(150)을 형성할 수 있다.
도 10을 참조하면, 제어 게이트 전극들(150) 양측의 반도체 기판(105a)에 한 쌍의 트렌치들(152)을 형성할 수 있다. 이에 따라, 제 1 영역(102) 및 제 2 영역(104)의 폭이 감소될 수 있다.
도 11을 참조하면, 트렌치들(152)에 의해서 노출된 반도체 기판(105a)의 표면상에 유전층(160)을 형성한다. 예를 들어, 유전층(160)은 열 산화법 또는 화학기상증착(CVD)법을 이용하여 형성할 수 있다.
도 12를 참조하면, 트렌치들(152) 내의 유전층(160) 상에 제어 게이트 전극들(150)을 따라서 제 1 도전층들(170) 및 제 2 도전층들(175)을 교대로 적층할 수 있다. 제 1 도전층들(170) 및 제 2 도전층들(175)은 서로 식각 선택비를 갖는 것이 바람직하며, 예를 들어 제 1 도전층들(170)은 실리콘을 포함하고, 제 2 도전층들(175)은 실리콘-게르마늄을 포함할 수 있다.
도 13을 참조하면, 제 2 도전층들(175)을 선택적으로 제거하여 남아 있는 제 1 도전층(170)으로 적층 구조의 제 1 보조 전극들(170a) 및 제 2 보조 전극들(170b)을 한정할 수 있다. 제 1 보조 전극들(170a)은 제 1 영역(102) 상에 한정되고, 제 2 보조 전극들(170b)은 제 2 영역(104) 상에 한정될 수 있다. 이에 따라, 제 1 보조 전극들(170a)의 사이 및 제 2 전극들(170b)의 사이에 있는 유전층(160)의 일부분이 노출될 수 있다. 예를 들어, 제 2 도전층들(175)의 선택적인 제거는 습식 식각을 이용할 수 있다.
도 14를 참조하면, 노출된 유전층(160)의 일부분을 선택적으로 제거하여 적층 구조의 제 1 유전층들(160a) 및 제 2 유전층들(160b)을 한정할 수 있다. 제 1 유전층들(160a)은 반도체 기판(105a) 및 제 1 보조 전극들(170a) 사이에 개재되고, 제 2 유전층들(160b)은 반도체 기판(105a) 및 제 2 보조 전극들(170b) 사이에 개재될 수 있다. 이에 따라, 반도체 기판(105a)의 일부분이 제 1 유전층들(160a)의 사이 및 제 2 유전층들(160b)의 사이에서 노출될 수 있다. 예를 들어, 유전층(160)의 노출 부분의 선택적인 제거는 습식 식각을 이용할 수 있다.
도 15를 참조하면, 노출된 반도체 기판(105a)의 일부분을 선택적으로 제거하여, 적층 구조의 반도체층들(105)을 한정할 수 있다. 반도체 기판(105a)의 일부분의 선택적인 제거는 습식 식각을 이용할 수 있다. 이에 따라서, SOI 기판을 이용하지 않고, 적층 구조의 반도체층들(105)을 형성할 수 있다.
도 16을 참조하면, 반도체층들(105)의 표면상에 패시베이션층을 형성할 수 있다. 예를 들어, 패시베이션층은 열 산화 또는 화학기상증착을 이용하여 형성할 수 있다. 나아가, 반도체층들(105) 사이에 층간 절연층(미도시)을 더 형성할 수도 있다.
전술한 제조 방법에 의하면, SOI 기판을 이용하지 않고 벌크 형태의 반도체 기판(105)을 이용하여 적층 구조의 비휘발성 메모리 소자를 경제적으로 제조할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 2는 도 1의 비휘발성 메모리 소자의 평면도이고;
도 3은 도 1의 비휘발성 메모리 소자의 III-III'선에서 절취한 단면도이고;
도 4는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 5는 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 등가 회로도이고;
도 6은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 동작 특성의 일 예를 보여주는 그래프이고; 그리고
도 8 내지 도 16은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이다.

Claims (37)

  1. 반도체층;
    상기 반도체층 내부로 리세스되어 배치된 복수의 제어 게이트 전극들;
    상기 복수의 제어 게이트 전극들 및 상기 반도체층 사이에 개재된 복수의 전하 저장층들; 및
    상기 복수의 제어 게이트 전극들을 사이에 두고 서로 반대편에 배치되고, 상기 반도체층에 각각 용량 결합된 제 1 보조 전극 및 제 2 보조 전극을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서, 상기 복수의 전하 저장층들은 상기 제어 게이트 전극들의 측벽을 둘러싸도록 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 1 항에 있어서, 상기 복수의 전하 저장층들 및 상기 반도체층 사이에 개재되고, 그 인접한 한 쌍들끼리 서로 접촉된 복수의 터널링 절연층들을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 3 항에 있어서, 상기 복수의 제어 게이트 전극들 및 상기 복수의 전하 저장층들 사이에 각각 개재된 복수의 블로킹 절연층들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 4 항에 있어서, 상기 복수의 터널링 절연층들 및 상기 복수의 블로킹 절연층들은 상기 복수의 제어 게이트 전극들의 측벽을 둘러싸도록 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 3 항에 있어서, 상기 복수의 터널링 절연층들은 상기 복수의 제어 게이트 전극들을 사이에 두고 상기 반도체층을 제 1 영역 및 제 2 영역으로 분리하는 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 6 항에 있어서, 상기 제 1 보조 전극은 상기 제 1 영역 내에 리세스되어 형성되고, 상기 제 2 보조 전극은 상기 제 2 영역 내에 리세스되어 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 7 항에 있어서, 상기 제 1 보조 전극 및 상기 반도체층 사이에 개재된 제 1 유전층; 및
    상기 제 2 보조 전극 및 상기 반도체층 사이에 개재된 제 2 유전층을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제 1 항에 있어서, 상기 제 1 보조 전극은 상기 복수의 제어 게이트 전극들을 따라서 라인 타입으로 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제 1 항에 있어서, 상기 제 2 보조 전극은 상기 복수의 제어 게이트 전극들을 따라서 라인 타입으로 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제 1 항에 있어서, 상기 제 1 보조 전극 및 상기 제 2 보조 전극은 상기 복수의 제어 게이트 전극들을 기준으로 대칭적으로 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 복수의 반도체층들;
    상기 반도체층들을 관통하여 신장된 복수의 제어 게이트 전극들;
    상기 복수의 제어 게이트 전극들 및 상기 복수의 반도체층들 사이에 각각 개재된 복수의 전하 저장층들; 및
    상기 복수의 제어 게이트 전극들의 일측에 배치되고 상기 복수의 반도체층들에 각각 용량 결합된 복수의 제 1 보조 전극들; 및
    상기 복수의 제어 게이트 전극들의 타측에 배치되고 상기 복수의 반도체층들에 각각 용량 결합된 복수의 제 2 보조 전극들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  13. 제 12 항에 있어서, 상기 복수의 제 1 보조 전극들은 상기 복수의 반도체층들 내에 각각 리세스된 것을 특징으로 하는 비휘발성 메모리 소자.
  14. 제 12 항에 있어서, 상기 복수의 제 2 보조 전극들은 상기 복수의 반도체층들 내에 각각 리세스된 것을 특징으로 하는 비휘발성 메모리 소자.
  15. 제 12 항에 있어서, 상기 복수의 제어 게이트 전극들의 일단에 배치되고 상기 복수의 반도체층들을 관통하여 신장된 비트 라인용 플러그를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  16. 제 12 항에 있어서, 상기 복수의 제어 게이트 전극들의 타단에 배치되고 상기 복수의 반도체층들을 관통하여 신장된 공통 소오스 라인용 플러그를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  17. 제 12 항에 있어서, 상기 복수의 전하 저장층들 및 상기 복수의 반도체층들 사이에 각각 개재되고 인접한 한 쌍이 서로 접촉된 복수의 터널링 절연층들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  18. 제 12 항에 있어서, 상기 복수의 제어 게이트 전극들 및 상기 복수의 전하 저장층들 사이에 각각 개재된 복수의 블로킹 절연층들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  19. 비트 라인 및 공통 소오스 라인 사이에서 낸드 스트링으로 연결된 복수의 메모리셀들의 하나 이상에 데이터를 저장하는 프로그램 단계를 포함하고, 상기 낸드 스트링은 제 1 페이지 및 제 2 페이지를 포함하고, 상기 프로그램 단계는,
    상기 제 1 페이지의 반도체층에 용량 결합된 제 1 보조 라인에 접지 전압을 인가하고 상기 제 2 페이지의 반도체층에 용량 결합된 제 2 보조 라인에 프로그램 방지 전압을 인가하는 제 1 페이지 프로그램 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  20. 제 19 항에 있어서, 상기 프로그램 단계는,
    상기 제 1 페이지의 반도체층에 용량 결합된 제 1 보조 라인에 상기 프로그램 방지 전압을 인가하고 상기 제 2 페이지의 반도체층에 용량 결합된 제 2 보조 라인에 상기 접지 전압을 인가하는 제 2 페이지 프로그램 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  21. 제 19 항에 있어서, 상기 프로그램 방지 전압은 양의 전압인 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  22. 제 19 항에 있어서, 상기 프로그램 방지 전압은 음의 전압인 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  23. 제 19 항에 있어서, 상기 복수의 메모리셀들의 하나 이상의 데이터를 판독하는 읽기 단계를 더 포함하고, 상기 읽기 단계는
    상기 제 1 페이지의 반도체층에 용량 결합된 제 1 보조 라인에 접지 전압을 인가하고 상기 제 2 페이지의 반도체층에 용량 결합된 제 2 보조 라인에 읽기 방지 전압을 인가하는 제 1 페이지 읽기 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  24. 제 23 항에 있어서, 상기 읽기 단계는
    상기 제 1 페이지의 반도체층에 용량 결합된 제 1 보조 라인에 상기 읽기 방지 전압을 인가하고 상기 제 2 페이지의 반도체층에 용량 결합된 제 2 보조 라인에 상기 접지 전압을 인가하는 제 2 페이지 읽기 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  25. 제 23 항에 있어서, 상기 읽기 방지 전압은 음의 전압인 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  26. 반도체 기판을 식각하여 복수의 홈들을 형성하는 단계;
    상기 복수의 홈들 내부의 상기 반도체 기판 상에 복수의 전하 저장층들을 형성하는 단계;
    상기 복수의 홈들 내부의 상기 복수의 전하 저장층들 상에 복수의 제어 게이 트 전극들을 형성하는 단계;
    상기 복수의 제어 게이트 전극들의 일측에 배치되고 상기 반도체 기판에 용량 결합된 하나 이상의 제 1 보조 전극을 형성하는 단계; 및
    상기 복수의 제어 게이트 전극들의 타측에 배치되고 상기 반도체 기판에 용량 결합된 하나 이상의 제 2 보조 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  27. 제 26 항에 있어서, 상기 복수의 전하 저장층들을 형성하기 전에, 상기 복수의 홈들 표면상에 그 인접한 한 쌍끼리 서로 접촉된 복수의 터널링 절연층들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  28. 제 26 항에 있어서, 상기 복수의 제어 게이트 전극들을 형성하기 전에, 상기 복수의 홈들 내부의 상기 복수의 전하 저장층들 상에 복수의 블로킹 절연층들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  29. 제 26 항에 있어서, 상기 하나 이상의 제 1 보조 전극을 형성하기 전에, 상기 복수의 제어 게이트 전극들을 사이에 두고 상기 반도체 기판 내에 한 쌍의 트렌치들을 형성하는 단계; 및
    상기 한 쌍의 트렌치들의 표면에 유전층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  30. 제 29 항에 있어서, 상기 하나 이상의 제 1 보조 전극은 복수의 제 1 보조 전극들을 포함하도록 형성하고, 상기 하나 이상의 제 2 보조 전극은 복수의 제 2 보조 전극들을 포함하도록 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  31. 제 30 항에 있어서, 상기 유전층을 형성하는 단계 후,
    상기 한 쌍의 트렌치들 내부의 상기 유전층을 따라서 복수의 제 1 도전층들 및 복수의 제 2 도전층들을 교대로 적층하는 단계; 및
    상기 복수의 제 2 도전층들을 선택적으로 제거하여, 상기 제 1 도전층들을 상기 복수의 제 1 보조 전극들 및 상기 복수의 제 2 보조 전극들로 한정하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  32. 제 31 항에 있어서, 상기 복수의 제 1 도전층들은 실리콘을 포함하고, 상기 복수의 제 2 도전층들은 실리콘-게르마늄을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  33. 제 31 항에 있어서, 상기 복수의 제 2 도전층들을 선택적으로 제거한 후, 상 기 복수의 제 1 보조 전극들 사이 및 상기 복수의 제 2 보조 전극들 사이로 노출된 상기 유전층의 일부분을 선택적으로 식각하는 단계를 더 포함하고,
    상기 유전층의 잔존 부분은 상기 복수의 제 1 보조 전극들 및 상기 반도체 기판 사이의 복수의 제 1 유전층들 및 상기 복수의 제 2 보조 전극들 및 상기 반도체 기판 사이의 복수의 제 2 유전층들로 한정하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  34. 제 33 항에 있어서, 상기 유전층의 식각은 습식 식각을 이용하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  35. 제 34 항에 있어서, 상기 유전층의 식각 후, 상기 제 1 보조 전극들 사이 및 상기 제 2 보조 전극들 사이로 노출된 상기 반도체 기판의 일부분을 선택적으로 식각하여 상기 반도체 기판의 잔존 부분으로 복수의 반도체층들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  36. 제 35 항에 있어서, 상기 반도체 기판의 식각은 습식 식각을 이용하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  37. 제 35 항에 있어서, 상기 복수의 반도체층들의 형성 후, 상기 복수의 반도체층들의 표면상에 패시베이션층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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