KR20130131285A - 3차원 메모리 및 이를 형성하는 방법들 - Google Patents

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산흐 디. 탕
존 케이. 자후락
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마이크론 테크놀로지, 인크.
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Abstract

몇몇 실시예들은 메모리 디바이스 및 메모리 디바이스를 형성하는 방법들을 포함한다. 하나의 이러한 메모리 디바이스는 제 1 그룹의 메모리 셀들을 포함하며, 제 1 그룹의 각각의 메모리 셀들은 메모리 디바이스의 하나의 디바이스 레벨에 위치된 제 1 제어 게이트의 공동에 형성된다. 또한, 메모리 디바이스는 제 2 그룹의 메모리 셀들을 포함하며, 제 2 그룹의 각각의 메모리 셀들은 메모리 디바이스의 또 다른 디바이스 레벨에 위치된 제 2 제어 게이트의 공동에 형성된다. 부가적인 장치 및 방법들이 설명된다.

Description

3차원 메모리 및 이를 형성하는 방법들{THREE DIMENSIONAL MEMORY AND METHODS OF FORMING THE SAME}
우선권 출원
본 출원은 참조로서 본 출원에 통합되는, 2010년 6월 28일에 출원된 미국 출원 번호 제12/825,211호로부터의 우선권 이득을 주장한다.
플래시 메모리 디바이스(flash memory device)들과 같은 비-휘발성 메모리 디바이스들은 정보를 저장하기 위해 많은 컴퓨터들 및 전자 디바이스들에서 사용된다. 플래시 메모리 디바이스는 보통 정보(예컨대, 데이터(data) 및 명령 코드(instruction code)들)를 저장하기 위한 기록 동작, 저장된 정보를 검색하기 위한 판독 동작, 및 메모리로부터 정보를 제거하기 위한 소거 동작을 가진다. 고밀도 메모리 디바이스들에 대한 요구가 증가하면서, 3-차원(3D: three-dimensional) 메모리 디바이스들이 제안되어 왔다. 종래의 3D 메모리 디바이스의 일 예는 Jiyoung Kim 김 등에 의해 Technical Papers의 VLSI Technology Digest에 대한 2008 심포지엄에서 공개된, "Novel 3-D Structure for Ultra High Density Flash Memory with Vertical-Array-Transistor(VRAT) and Planarized Integration on the same Plane(PIPE)"로 명명된 기사, 22-23쪽에 설명된다. 3D 메모리 디바이스들이 비교적 새롭기 때문에, 이들 디바이스들을 제조하는 것은 제작 프로세스(process) 과제들을 제기할 수 있다.
도 1은 본 발명의 일 실시예에 따른, 메모리 셀들을 갖는 메모리 어레이(memory array)를 가진 메모리 디바이스의 블록도를 도시한다.
도 2는 본 발명의 일 실시예에 따른, 메모리 셀들 아래에 위치된 데이터 라인(data line)들을 가진 메모리 디바이스의 일부의 개략도를 도시한다.
도 3은 본 발명의 일 실시예에 따른, 도 2의 메모리 디바이스의 일부의 3-차원 뷰를 도시한다.
도 4는 본 발명의 일 실시예에 따른, 도 3의 메모리 디바이스의 제어 게이트(control gate) 및 메모리 셀의 일부를 도시한다.
도 5 내지 도 29는 본 발명의 일 실시예에 따른, 메모리 셀들 아래에 위치된 데이터 라인들을 가진 메모리 디바이스를 형성하는 다양한 프로세스들을 도시한다.
도 30은 본 발명의 일 실시예에 따른, 메모리 셀들 위에 위치된 데이터 라인들을 가진 메모리 디바이스의 일부의 개략도를 도시한다.
도 31은 본 발명의 일 실시예에 따른, 도 30의 메모리 디바이스의 일부의 3-차원 뷰를 도시한다.
도 32 내지 도 38은 본 발명의 일 실시예에 따른, 메모리 셀들 위에 위치된 데이터 라인들을 가진 메모리 디바이스를 형성하는 다양한 프로세스들을 도시한다.
도 1은 본 발명의 일 실시예에 따른 메모리 셀들(110)을 갖는 메모리 어레이(102)를 가진 메모리 디바이스(100)의 블록도를 도시한다. 메모리 셀들(110)은 액세스 라인(access line)들(123)(예컨대, 신호들(WL0 내지 WLM)을 가진 워드라인(wordline)들) 및 라인들(124)(예컨대, 신호들(BL0 내지 BLN)을 가진 비트 라인(bit line)들)에 따라 로우(row)들 및 컬럼(column)들로 배열될 수 있다. 메모리 디바이스(100)는 메모리 셀들(110) 내에 정보를 전달하기 위해 라인들(124, 128)을 사용한다. 메모리 셀들(110)은 다수의 디바이스 레벨들에 물리적으로 위치될 수 있어, 메모리 셀들(110)의 하나의 그룹이 다른 메모리 셀들(110)의 하나 이상의 그룹들 상에 적층될 수 있다. 로우 디코더(row decoder)(132) 및 컬럼 디코더(column decoder)(134)는 어느 메모리 셀들(110)이 액세스되는지를 결정하기 위해 라인들(125)(예컨대, 어드레스 라인(address line)들) 상에서 어드레스 신호들(A0 내지 AX)을 디코딩한다. 로우 및 컬럼 디코더들(132, 134) 각각의 로우 및 컬럼 레벨 디코더들(136, 138)은 액세스될 메모리 셀들(110)이 메모리 디바이스(100)의 다수의 디바이스 레벨들 중 어느 것에 위치되는지를 결정한다.
감지 증폭기 회로(140)는 메모리 셀들(110)로부터 판독된 정보의 값을 결정하며, 정보를 신호들의 형태로 라인들(124, 128)에 제공한다. 또한, 감지 증폭기 회로(140)는 메모리 셀들(110)에 기록될 정보의 값을 결정하기 위해 라인들(124, 128) 상에서 신호들을 사용할 수 있다. 메모리 디바이스(100)는 메모리 어레이(102) 및 라인들(예컨대, 데이터 라인들)(126) 사이에서 정보를 전달하기 위해 회로(150)를 포함할 수 있다. 라인들(126) 상에서의 신호들(DQ0 내지 DQN)은 메모리 셀들(110)로부터 판독되거나 또는 메모리 셀들에 기록된 정보를 나타낼 수 있다. 라인들(126)은 메모리 디바이스(100) 내의 노드(node)들 또는 메모리 디바이스(100)가 존재하는 패키지(package) 상의 노드들(예컨대, 핀(pin)들 또는 솔더 볼(solder ball)들)을 포함할 수 있다. 메모리 디바이스(100)(예컨대, 메모리 제어기 또는 프로세서) 외부의 다른 디바이스들은 라인들(125, 126, 및 127)을 통해 메모리 디바이스(100)와 통신할 수 있다.
메모리 디바이스(100)는 메모리 셀들(110)로부터 정보를 판독하기 위한 판독 동작 및 정보를 메모리 셀들(110)에 저장하기 위한 기록 동작(때때로 프로그래밍 동작(programming operation)으로서 불리우는)과 같은, 메모리 동작들을 수행한다. 메모리 제어 유닛(118)은 라인들(127) 상에서 제어 신호들에 기초하여 메모리 동작들을 제어한다. 라인들(127) 상에서의 제어 신호들의 예들은 메모리 디바이스(100)가 수행하는 동작(예컨대, 기록 또는 판독 동작)을 나타내기 위해 하나 이상의 클록 신호(clock signal)들 및 다른 신호들을 포함한다. 메모리 디바이스(100) 외부에 있는 다른 디바이스들(예컨대, 프로세서 또는 메모리 제어기)은 라인들(127) 상에서의 제어 신호들의 값들을 제어할 수 있다. 이들 라인들 상에서의 신호들의 조합의 특정 값들은 메모리 디바이스(100)가 대응하는 메모리 동작(예컨대, 기록 또는 판독 동작)을 수행하게 하는 명령어(command)(예컨대, 기록 또는 판독 명령어)를 생성할 수 있다.
각각의 메모리 셀들(110)은 단일 비트의 값 또는 2, 3, 4, 또는 다른 다수의 비트들과 같은, 다중 비트들의 값을 나타내는 정보를 저장할 수 있다. 예를 들면, 각각의 메모리 셀들(110)은 단일 비트의 이진 값(binary value)("0" 또는 "1")을 나타내는 정보를 저장할 수 있다. 또 다른 예에서, 각각의 메모리 셀들(110)은 2 비트들의 4개의 가능한 값들("00", "01", "10", 및 "11") 중 하나, 8개의 가능한 값들("000", "001", "010", "011", "100", "101", "110", 및 "111") 중 하나 또는 다중 비트들의 다른 수의 다른 값들 중 하나를 나타내는 정보를 저장할 수 있다.
메모리 디바이스(100)는 각각 라인들(141, 142) 상에서 공급 전압 신호들(Vcc, Vss)을 포함하는, 공급 전압을 수신할 수 있다. 공급 전압 신호(Vss)는 접지 전위(예컨대, 대략 제로 볼트들의 값을 갖는)에서 동작할 수 있다. 공급 전압 신호(Vcc)는 배터리 또는 교류 대 직류(AC-DC: alternating-current to direct-current) 변환기 회로와 같은, 외부 전원으로부터 메모리 디바이스(100)에 공급된 외부 전압을 포함할 수 있다.
메모리 디바이스(100)의 회로(150)는 선택 회로(152) 및 입력/출력(I/0: input/output) 회로(116)를 포함할 수 있다. 선택 회로(152)는 메모리 셀들(110)로부터 판독되거나 또는 메모리 셀들에 기록된 정보를 나타낼 수 있는 라인들(124, 128) 상에서 신호들을 선택하기 위해 신호들(SEL0 내지 SELn)에 대응한다. 컬럼 디코더(134)는 어드레스 신호들(A0 내지 AX)에 기초하여 신호들(SEL0 내지 SELn)을 선택적으로 활성화한다. 선택 회로(152)는 판독 및 기록 동작들 동안 메모리 어레이(102) 및 I/O 회로(116) 사이에 통신을 제공하기 위해 라인들(124, 128) 상에서 신호들을 선택한다.
메모리 디바이스(100)는 비-휘발성 메모리 디바이스일 수 있으며, 메모리 셀들(110)은 전력(예컨대, Vcc 또는 Vss, 또는 둘 모두)이 메모리 디바이스(100)로부터 연결해제될 때 메모리 셀들(110)이 메모리셀들 상에 저장된 정보를 유지할 수 있도록 비-휘발성 메모리 셀들일 수 있다. 예를 들면, 메모리 디바이스(100)는 NAND 플래시 또는 NOR 플래시 메모리 디바이스와 같은 플래시 메모리 디바이스, 또는 가변 저항 메모리 디바이스(예컨대, 위상 변화 랜덤-액세스-메모리(PCRAM: phase change random-access-memory), 저항 RAM(RRAM: resistive RAM) 등)와 같은 다른 종류들의 메모리 디바이스들일 수 있다.
이 기술분야의 숙련자는 본 출원에 설명된 실시예들에 초점을 맞추도록 돕기 위해 메모리 디바이스(100)가 도 1에 도시되지 않은 다른 피처(feature)들을 포함할 수 있다는 것을 인식할 수 있다.
메모리 디바이스(100)는 도 2 내지 도 38을 참조하여 이하에 설명되는 메모리 디바이스들 및 메모리 셀들 중 적어도 하나를 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른, 메모리 셀들(210, 211, 및 212) 아래에 위치된 데이터 라인들(251, 252, 및 253)을 가진 메모리 디바이스(200)의 일부의 개략도를 도시한다. 메모리 셀들(210, 211, 및 212)은 메모리 셀들(210)의 그룹, 메모리 셀들(211)의 그룹, 및 메모리 셀들(212)의 그룹과 같은, 그룹들로 그룹화될 있다. 도 2에 도시된 바와 같이, 각각의 그룹에서의 메모리 셀들은 제어 게이트(221, 222, 또는 223)(연관된 신호들(WL0, WL1, 및 WL2)을 가진)와 같은, 동일한 제어 게이트를 공유한다. 메모리 셀들은 스트링(string)들(215, 216)과 같이, 스트링들로서 직렬로 결합된다. 각각의 스트링은 상이한 그룹들로부터 메모리 셀들 중 하나를 포함할 수 있으며, 트랜지스터들(231) 중 하나와 트랜지스터들(232) 중 하나 사이에 결합된다.
도 2에 도시된 바와 같이, 트랜지스터들(231)은 라인들(241, 242, 및 243)(연관된 신호들(SGD0, SGD1, 및 SGD2)을 가진)을 선택하기 위해 결합된 게이트들을 가진다. 트랜지스터들(231)은 데이터 라인들(251, 252, 및 253)(연관된 신호들(BL0, BL1, 및 BL2)을 가진)에 결합된 노드들(예컨대, 소스(source)들)을 가진다. 데이터 라인들(251, 252, 및 253)은 때때로 비-휘발성 메모리 디바이스의 비트 라인들 또는 감지 라인들에 대응한다.
트랜지스터들(232)은 선택 라인들(261, 262, 및 263)(연관된 신호들(SGS0, SGS1, 및 SGS2)을 가진)에 결합된 게이트들을 가진다. 트랜지스터들(232)은 비-휘발성 메모리 디바이스에서 메모리 셀 스트링들의 공통 소스(270)에 결합된 노드들(예컨대, 드레인(drain)들)을 가진다.
도 2는 일 예로서, 메모리 셀들에 결합된 연관된 구성요소들을 가진 메모리 셀들의 3개의 그룹들을 도시한다. 메모리 셀들의 그룹들의 수 및 메모리 셀들과 연관된 구성요소들(예컨대, 제어 게이트들 및 데이터 라인들)은 변할 수 있다.
메모리 디바이스(200)는 메모리 셀들(210, 211, 및 212)에 저장된 정보를 감지(예컨대, 판독)하기 위한 판독 동작 동안, 및 정보를 메모리 셀들(210, 211, 및 212)에 저장하기 위한 기록 동작 동안, 메모리 셀들(210, 211, 및 212)에 대한 액세스를 제어하기 위해 제어 게이트들(221, 221, 및 223)을 사용한다. 메모리 디바이스들(200)은 판독 동작 동안, 이들 메모리 셀들로부터 판독된 정보를 전달하기 위해 데이터 라인들(251, 252, 및 253)을 사용한다.
트랜지스터들(231, 232)은 판독 또는 기록 동작 동안, 데이터 라인들(251, 252, 및 253) 및 공통 소스(270)에 메모리 셀들을 선택적으로 결합하기 위해, 각각, 신호들(SGD0, SGD1, 및 SGD2) 및 신호들(SGS0, GS1, 및 SGS2)에 반응한다.
본 출원에 설명에 초점을 맞추도록 돕기 위해, 본 출원에서의 설명은 판독, 기록, 및 소거 동작과 같은, 메모리 디바이스의 동작들의 상세한 설명을 생략한다. 이 기술분야의 숙련자는 이들 동작들을 인식할 것이다. 예를 들면, 메모리 디바이스(200)의 소거 동작에서, 제어 게이트들(221, 221, 및 223), 선택 라인들(241, 242, 및 243), 및 선택 라인들(261, 262, 및 263)이 "플로팅(floating)"될 수 있는(예컨대, 전압에 연결되지 않은 채로 있는) 동안, 대략 20 볼트들의 전압이 데이터 라인들(251, 252, 및 253)에 인가될 수 있다. 이러한 소거 동작에서, 메모리 셀들(210, 211, 및 212)의 메모리 소자들로부터의 전자들은 데이터 라인들(251, 253, 및 253)로 이동할 수 있다.
도 3은 본 발명의 일 실시예에 따른, 메모리 디바이스(200)의 일부의 3D 뷰를 도시한다. 또한, 도 3은 X, Y, 및 Z 방향들, 및 Z-방향으로 배열된 디바이스 레벨들(301, 302, 및 303)을 도시한다. 동일한 그룹의 메모리 셀들(210)은 X-방향 및 Y-방향에서 로우들 및 컬럼들로 배열될 수 있다. 각각의 메모리 셀들의 그룹은 상이한 디바이스 레벨들(301, 302, 또는 303)에 위치된다. 예를 들면, 메모리 셀들(210)을 가진 그룹은 디바이스 레벨(301)에 위치된다. 메모리 셀들(211)을 가진 그룹은 디바이스 레벨(302)에 위치된다. 메모리 셀들(212)을 가진 그룹은 디바이스 레벨(303)에 위치된다.
도 3에 도시된 바와 같이, 각각의 스트링에서의 메모리 셀들(210, 211, 및 212)(예컨대, 트랜지스터들(231, 232) 사이에서의 메모리 셀들)은 데이터 라인들(251, 252, 및 253) 아래의 기판에 대하여 Z-방향으로 실질적으로 수직으로 정렬된다. 기판은 도 3에 도시되지 않지만, 도 5 및 도 6의 기판(503)과 유사할 수 있다. 또한, 도 3은 Z-방향에서 수직으로 및 도 2의 트랜지스터들(231, 232)에 대응하는, 트랜지스터들(231, 232) 사이의 동일한 스트링에서의 메모리 셀들(210, 211, 및 212)의 메모리 소자(430)를 지나 연장하는 도전 재료 부분(242) 및 채널(241)을 도시한다. 도 3에 도시된 바와 같이, 트랜지스터(231)는 트랜지스터를 제어하기 위해(턴 온(turn on) 또는 오프) 몸체(391)(예컨대, 트랜지스터 채널)에 결합된 이중-게이트를 포함할 수 있다. 이중-게이트의 구조는 동일한 선택 라인(241)(도 3에 도시된 바와 같이)의 두 개의 세그먼트(segment)들을 포함할 수 있어, 두 개의 세그먼트들은 몸체(391)의 단지 두 개의 각각의 측면들 상에 위치된다.
또한, 도 3에서의 메모리 디바이스(200)는 접촉부들(329, 349, 및 359)을 포함할 수 있다. 접촉부들(329)은 제어 게이트들(221, 222, 및 223)로 전기적 연결들을 제공한다. 접촉부들(349)은 선택 라인들(241, 242, 243, 및 244)로 전기적 연결들을 제공한다. 접촉부들(359)은 데이터 라인들(251, 252, 및 253)로 및 그로부터 전기적 연결들을 제공한다. 선택 라인(244) 및 Z-방향에서의 선택 라인과 연관된 메모리 셀은 도 2에 도시되지 않는다.
도 4는 도 3의 메모리 디바이스(200)의 메모리 셀(210) 및 제어 게이트(221)의 일부를 도시한다. 도 2의 제어 게이트들(222, 223) 및 메모리 셀들(211, 212)은 각각, 제어 게이트(221) 및 메모리 셀(210)과 유사한 구조들을 가진다. 도 4에 도시된 바와 같이, 제어 게이트(221)는 공동(cavity)들(420)을 가진 동질 재료를 포함할 수 있으며, 각각의 공동은 동질 재료와 상이한 재료들을 포함하는, 다양한 구성요소들을 갖고 파일링(filing)된다. 다양한 구성요소들은: 메모리 소자(430); 채널(channel)(441), 도전 재료 부분(442), 및 유전체(dielectric)들(421, 427)을 포함한다. 유전체(421)는 상이한 층들로서 배열된 다수의 재료들(422, 423, 및 424)을 포함할 수 있다. 도 4에 도시된 바와 같이, 각각의 메모리 셀(210)의 메모리 소자(430)는 내부 측면(451) 및 외부 측면(452)을 가진 링(ring) 형상(예컨대, 도넛(donut) 형상)을 가진다. 도 3에 도시된 각각의 다른 메모리 셀들(211, 212)도 링 형상을 가진다. 도 3에 도시된 바와 같이, 동일한 스트링(예컨대, 트랜지스터들(231, 232) 사이)에서의 메모리 셀들(210, 211, 및 212) 내에서, 각각의 메모리 셀의 전체 링-형상 메모리 소자(430)는 동일한 스트링에서 각각의 다른 메모리 셀들의 전체 링-형상 메모리 소자와 실질적으로 수직으로 정렬된다(Z-방향으로).
각각의 메모리 소자(430)는 메모리 소자 내의 전하의 양(예컨대, 전자들의 수)에 기초하여서와 같은, 정보를 저장할 수 있다. 각각의 이러한 메모리 소자(430)에서, 전하의 양은 메모리 소자에 저장된 정보의 값에 대응한다. 전하의 양은 기록 동작에서 또는 소거 동작에서 제어될 수 있다. 예를 들면, 채널(441) 또는 도전 재료 부분(442), 또는 둘 모두로부터의 전자들은 이 기술분야의 숙련자들에게 알려진 터널링 효과(tunneling effect)로 인해 기록 동작 동안 메모리 소자(430)로 이동할 수 있다. 소거 동작에서, 메모리 소자(430)로부터의 전자들은 채널(441) 또는 도전 재료 부분(442) 또는 둘 모두로, 데이터 라인들(251, 253, 및 253)로 돌아갈 수 있다(도 2 및 도 3). 대안적인 실시예들은 예를 들면, 소자(430)의 저항에 기초하여서와 같은, 정보를 저장할 수 있는 메모리 소자(430)를 사용할 수 있다.
도 3의 메모리 디바이스(200)는 도 5 내지 도 29를 참조하여 이하에 설명된 내용과 유사하거나 또는 동일한 프로세스들을 사용하여 형성될 수 있다.
도 5 내지 도 29는 본 발명의 일 실시예에 따른, 메모리 셀들 아래에 위치된 데이터 라인들을 가진 메모리 디바이스(500)를 형성하는 다양한 프로세스들을 도시한다. 메모리 디바이스(500)(도 29에 보다 상세히 도시된)는 도 3의 메모리 디바이스(300)에 대응할 수 있다.
도 5는 기판(503)을 가진 메모리 디바이스(500)를 도시하며, 이것은 층들로서 배열된 재료들(501, 502)을 포함할 수 있다. 재료(501)는 벌크 실리콘(bulk silicon)을 포함하거나, 또는 또 다른 반도체 재료일 수 있다. 재료(502)는 유전 재료, 예를 들면, 실리콘 산화물(silicon oxide)일 수 있다. 또한, 도 5는 기판(503) 위에 형성된 재료들(504, 505)을 도시한다. 재료들(504, 505)을 형성하는 것은 기판(503) 위에 도전 재료를 증착(depositing)시키는 것 및 그 후 재료(504) 위에 또 다른 도전 재료를 증착시키는 것을 포함할 수 있다. 재료(504)는 금속 또는 다른 도전 재료들을 포함할 수 있다. 재료(505)는 p-형 실리콘 또는 또 다른 도전 재료들과 같이, 도핑(doping)되지 않은 폴리실리콘(polysilicon) 또는 도핑된 폴리실리콘을 포함할 수 있다.
또한, 도 5는 X-방향, X-방향에 수직인 Y-방향, 및 X-방향 및 Y-방향 둘 모두에 수직인 Z-방향을 도시한다. 도 5에 도시된 바와 같이, 재료들(504, 505)은 Z-방향으로 하나 이상의 다른 층들 위에(예컨대, 상에(on)) 하나의 층, 상이한 층들로서 형성될 수 있다.
본 출원에 사용된 바와 같이, 둘 이상의 재료들에 대하여 사용된 용어 "상에(on)", 즉 다른 하나 "상의(on)" 하나는 재료들 사이에서의 적어도 몇몇 접촉을 의미하는 한편, "위에(over)" 또는 "오버레이하는(overlaying)"은 또 다른 재료 "상에(on)" 있거나 또는 재료들 사이에 하나 이상의 부가적인 매개 재료들이 존재하는 재료를 나타낼 수 있다(예컨대, 접촉이 반드시 요구되지는 않는다). 별도로 이와 같이 명확하게 서술된 것이 없으면, 용어 "상에(on)", "위에(over)", 또는 "오버레이하는(overlaying)"은 본 출원에 사용된 바와 같이 임의의 방향성을 내포하지 않는다.
도 6은 데이터 라인들(651, 652, 및 653) 및 디바이스 구조들(605)이 형성된 후의 메모리 디바이스(500)를 도시한다. 에칭(etching)(예컨대, 드라이 에칭(dry etching))과 같은 프로세스는 재료(502)에서 트렌치 바텀(trench bottom)들을 갖는, 트렌치들(511, 512)을 형성하기 위해 재료들(504, 505)(도 5)의 일부들을 제거하기 위해 사용될 수 있다. 각각의 데이터 라인들(651, 652, 및 653) 및 각각의 디바이스 구조들(605)은 X-방향으로 연장하는 보다 큰 치수(예컨대, 길이)를 가진다. X-방향으로 연장하는 별개의 개구들을 갖는 마스크(mask)(도 6에 도시되지 않음)가 트렌치들(511, 512)을 형성하기 위해 사용될 수 있다. 도 6에 도시된 바와 같이, 트렌치들(511, 512)은 재료(504)(도 5)를 별개의 데이터 라인들(651, 652, 및 653)로 분리하며, 이것은 도 2의 데이터 라인들(251, 252, 및 253)에 대응할 수 있다.
도 7은 필러(pillar)들(705)이 메모리 디바이스(500)의 영역(701)에 형성된 후의 메모리 디바이스(500)를 도시하다. 필러들(705)은 메모리 디바이스(500)의 영역(702)에 형성되지 않는다. 단순함을 위해, 도 7 내지 도 29는 도 6의 구조(503)를 도시하지 않는다. 도 7에서, 에칭(예컨대, 드라이 에칭)과 같은 프로세스는 트렌치들(511, 512)에 수직인, Y-방향으로 트렌치들(711, 712, 및 713)을 형성하기 위해 디바이스 구조들(605)의 부분들을 제거하기 위해 사용될 수 있어, 필러들(705)이 도 7에 도시된 바와 같이 형성될 수 있다. Y-방향으로 연장하는 별개의 개구들을 갖는 마스크(도 7에 도시되지 않음)가 트렌치들(711, 712, 및 713)을 형성하기 위해 사용될 수 있다. 각각의 필러(705)는 대략 20 내지 50 나노미터(nanometer)들의 Z-방향으로의 높이를 포함할 수 있다. 도 7에 도시된 바와 같이, 필러들(705)은 X-방향 및 Y-방향에서 로우들 및 컬럼들로(예컨대, 매트릭스(matrix)로) 배열된다. 단순함을 위해, 도 7은 트렌치들(511, 512)에 채워진 유전 재료를 도시하지 않는다. 그러나, 도 7에서의 메모리 디바이스(500)를 형성하는 것은 디바이스 구조(605)의 최상부 표면(715)까지 트렌치들(511, 512)을 채우기 위해 유전 재료(예컨대, 실리콘 산화물)를 형성하는 것을 포함할 수도 있다.
도 8은 유전체(831) 및 선택 라인들(841, 842, 843, 및 844)이 형성된 후의 메모리 디바이스(500)를 도시한다. 선택 라인들(841, 842, 843, 및 844)은 각각, 도 3의 선택 라인들(241, 242, 243, 및 244)에 대응할 수 있다. 도 8에서, 유전들(831)은 필러들(705)로부터 선택 라인들(841, 842, 843, 및 844)을 전기적으로 분리하기 위해 형성된다. 유전체들(831)은 예를 들면, 각각의 필러(705)의 적어도 두 개의 측면들 상에 유전 재료(예컨대, 실리콘 산화물)를 증착시킴으로써, 또는 필러들(705)을 산화시킴으로써 형성될 수 있다. 유전체들(831)이 형성된 후, 선택 라인들(841, 842, 843, 및 844)이 예를 들면, 필러들(705) 및 트렌치들(711, 712, 및 713)(도 7) 위에 도전 재료를 증착시키고, 그 후 도 8에 도시된 구조를 가진 선택 라인들(841, 842, 843, 및 844)을 형성하기 위해 도전 재료의 일부를 제거(예컨대, 에칭)함으로써 형성될 수 있다. 선택 라인들(841, 842, 843, 및 844)에 대한 도전 재료들의 예들은 폴리실리콘, 금속, 또는 TiN 및 TaN과 같은, 다른 도전 재료들을 포함한다.
또한, 도 8은 도핑된 영역들(833)을 도시하며, 이것은 디바이스 구조(605)의 선택 부분들로 n-형 불순물들을 삽입함으로써(예컨대, 주입함으로써) 형성될 수 있다. n-형 불순물들의 예들은 인(P: phosphorus) 또는 비소(As: arsenic)와 같은, 원소들을 포함한다. n-형 불순물들을 갖고 삽입되지 않는 디바이스 구조들(605)의 나머지 부분은 도 5를 참조하여 위에서 설명된 바와 같이, p-형 실리콘과 같은, 그것의 원래 재료를 유지할 수 있다.
도 9는 선택 라인들(941, 942, 943, 및 944)을 가진 메모리 디바이스(500)를 도시하며, 이것은 도 8의 선택 라인들(841, 842, 843, 및 844)에 대한 대안적인 구조들이다. 도 8에서, 각각의 필러(705)의 반대 측면들은 동일한 선택 라인(841, 842, 843, 또는 844)의 두 개의 상이한 세그먼트들과 연관된다. 도 9에서, 필러들(705)의 최상부 표면들을 제외하고는, 각각의 필러(705)는 선택 라인(941, 942, 943, 또는 944) 중 하나의 재료에 의해 완전히 둘러싸여질 수 있다(예컨대, 각각의 필러(705)의 4개의 측면들이 동일한 선택 라인의 4개의 상이한 세그먼트들과 연관된다). 보다 효율적인 메모리 디바이스가 선택 라인들(841, 842, 843, 및 844)과 비교하여 선택 라인들(941, 942, 943, 및 944)을 갖고 달성될 수 있다. 또한, 선택 라인들(941, 942, 943, 및 944)은 각각, 도 3의 선택 라인들(241, 242, 243, 및 244)에 대한 대안적인 구조들일 수 있다. 따라서, 도 2 및 도 3의 각각의 트랜지스터(231)는 도 9에 도시된 구조를 가진 둘러싸인 게이트를 포함할 수 있다. 따라서, 도 3에 도시된 이중-게이트 대신에, 도 3의 각각의 트랜지스터(231)는 대안적으로 몸체(391)(도 3)를 둘러싸는 동일한 선택 라인(선택 라인(941)과 같은)의 4개의 상이한 세그먼트들을 가진 둘러싸인 게이트를 포함할 수 있다.
도 10은 재료들(1001 내지 1007)이 필러들(705) 및 선택 라인들(841, 842, 843, 및 844) 위에 형성된 후의 메모리 디바이스(500)를 도시한다. 재료들(1001 내지 1007)은 메모리 디바이스(500)의 영역들(701, 702) 양쪽 모두에 형성될 수 있다. 그러나, 본 출원에서의 설명에 초점을 맞추기 위해, 도 10은 영역(702)에서 재료들(1001 내지 1007)의 몇몇 부분들을 도시하지 않는다. 도 28 및 도 29를 참조하는 이하의 설명은 메모리 디바이스(500)의 영역(702)에 부가적인 구성요소들(예컨대, 도 3의 접촉부들(329)과 유사한 구성요소들)을 형성하는 것을 설명한다.
도 10 내지 도 29에서, 단순함을 위해, 메모리 디바이스(500)의 몇몇 구성요소들과 연관된 몇몇 숫자 지정들은 하나의 도면에서 또 다른 도면으로 반복되지 않을 수 있다. 도 10에서, 재료들(1001 내지 1007)을 형성하기 전에, 실리콘 산화물과 같은, 유전 재료(도 10에 도시되지 않음)는 갭(gap)들(1041, 1042, 및 1043)을 채우기 위해 형성될 수 있다. 재료들(1001 내지 1007)을 형성하는 것은 인터리빙(interleaving) 방식으로 유전 재료 및 도전 재료를 교대로 증착시키는 것을 포함할 수 있으며, 따라서 이들 재료들은 도 10에 도시된 바와 같이 Z-방향에서 서로의 위에 교대로 증착된다. 재료들(1001, 1003, 1005, 및 1007)은 실리콘 산화물과 같은 유전 재료들을 포함할 수 있다. 재료들(1002, 1004, 및 1006)은 금속 또는 폴리실리콘(예컨대, p-형 실리콘을 위한 n-형 실리콘)과 같은, 도전 재료를 포함할 수 있다. 도 10에 도시된 바와 같이, 재료들(1001 내지 1007)은 재료들(1002, 1004, 및 1006)이 재료들(1001, 1003, 1005, 및 1007)에 의해 서로로부터 전기적으로 분리되도록, 형성된다.
도 11은 개구(opening)들(예컨대, 홀(hole)들)(1101)이 재료(1002 내지 1107)에 형성된 후의 메모리 디바이스(500)를 도시한다. 홀들(1101)은 각각의 홀(1101)이 도 11에 도시된 바와 같이 대응하는 필러(705) 위에 실질적으로 직접 정렬될 수 있도록, 형성된다. 홀들(1101)을 형성하는 것은 재료들(1002 내지 1007)의 각각의 일부를 제거(예컨대, 에칭)하는 것, 재료(1001)에서 정지하는 것을 포함할 수 있으며, 따라서 적어도 재료(1001)의 일부 또는 재료(1001) 전체는 필러들(705)로부터 홀들(1101)을 분리한 채로 남아있다. 홀들(1101)을 형성하는 것은 각각의 재료들(1003, 1005, 및 1007)에 공동들(1110), 및 각각의 재료들(1002, 1004, 및 1006)에 공동들(1120)을 형성하는 것을 초래한다. 도 12에 도시된 바와 같이, 재료들(1003, 1005, 및 1007)에서의 공동들(1110)은 다른 재료들(1002, 1004, 및 1006)에서의 공동들(1120) 위에 실질적으로 직접 정렬된다. 각각의 공동(1110) 및 각각의 공동(1120)은 실질적으로 동일한 직경(D1)을 가질 수 있다. 또한, 직경(D1)은 각각의 공동(1110) 및 각각의 공동(1120)의 위치에서 각각의 홀(1101)의 직경으로 고려될 수 있다.
도 12는 공동들(1220)이 재료들(1002, 1004, 및 1006)(제어 게이트들(1221, 1222, 및 1223)을 형성하기 위해 사용된)에 형성된 후의 메모리 디바이스(500)를 도시한다. 공동들(1220)을 형성하는 것은 공동들(1110)의 크기를 실질적으로 변경하지 않은 채로 유지하면서(예컨대, 실질적으로 직경(D1)에 유지하면서), 공동들(1120)(도 11)의 크기를 확대시키는 것을 포함할 수 있다. 예를 들면, 공동들(1120)(도 11)의 크기를 확대시키는 것은 각각의 공동(1220)의 직경이 실질적으로 직경(D2)으로 증가하도록, 각각의 공동(1120)(도 11)에서의 각각의 재료들(1002, 1004, 및 1006))의 일부를 선택적으로 제거하는 것(예컨대, 선택적 웨트(wet) 또는 드라이 에칭)을 포함할 수 있는 한편, 각각의 공동(1110)에서의 직경(D1)은 실질적으로 변하지 않은 채로 있다. 직경(D2)은 직경(D1)보다 더 크다. 또한, 재료들(1002, 1004, 및 1006)에 공동들(1120)을 형성하는 것은 제어 게이트들(1221, 1222, 및 1223)을 형성하며, 이것은 도 2의 제어 게이트들(221, 222, 및 223)에 대응할 수 있다.
도 13은 도 12의 제어 게이트(1221)의 보다 상세한 것들을 도시한다. 도 12의 제어 게이트들(1222, 1223)은 제어 게이트(1221)와 유사한 구조를 가진다. 도 13에 도시된 바와 같이, 제어 게이트(1221)는 X-방향 및 Y-방향에서 로우들 및 컬럼들로 배열되는 도 11의 공동들(1220)을 가진 동질 재료를 포함할 수 있다. 각각의 공동(1220)은 측벽(sidewall)(1225)을 포함할 수 있다.
도 14 및 도 15는 유전체들(1421) 및 메모리 소자들(1430)이 공동들(1220)에 형성된 후의 메모리 디바이스(500)를 도시한다. 단순함을 위해, 도 15는 모든 공동들(1220)에 유전체들(1421) 및 메모리 소자들(1430)을 도시하지 않는다. 각각의 유전체(1421)는 측벽(1225) 상에 형성될 수 있으며, 따라서 각각의 유전체(1421)는 제어 게이트(1221)의 재료 및 메모리 소자(1430) 사이에 위치될 수 있으며, 따라서 메모리 소자(1430)는 유전체(1421)의 적어도 일부에 의해 제어 게이트(1221)의 재료로부터 전기적으로 분리될 수 있다. 유전체(1421)를 형성하는 것은 상이한 시간들에서 하나의 재료 후 또 다른 재료로 다수의 재료들(1422, 1423, 및 1424)(도 15)을 형성하는 것을 포함할 수 있다. 재료(1422)를 형성하는 것은 측벽(1225) 상에 유전 재료(예컨대, 실리콘 산화물)를 형성하기 위해 측벽(1225)의 일부(예컨대, 표면)를 산화시키는 것을 포함할 수 있다. 대안적으로, 재료(1422)를 형성하는 것은 측벽(1225) 상에 유전 재료(예컨대, 실리콘 산화물)를 증착시키는 것을 포함할 수 있다. 재료(1423)를 형성하는 것은 재료(1422) 상에 유전 재료(예컨대, 실리콘 산화물)를 증착시키는 것을 포함할 수 있으며, 여기서 유전 재료의 일부는 각각의 공동(1110)의 측벽(1425) 상에 형성할 수도 있다. 재료(1424)를 형성하는 것은 재료(1423) 상에 유전 재료(예컨대, 실리콘 산화물)를 증착시키는 것을 포함할 수 있다.
메모리 소자들(1430)은 유전체들(1421)이 형성된 후 형성될 수 있다. 도 15에 도시된 바와 같이, 각각의 메모리 소자(1430)는 도 14의 내부 측면(1451) 및 외부 측면(1452)을 가진 링 형상(예컨대, 도넛 형상)을 가진다. 메모리 소자들(1430)을 형성하는 것은 홀들(1101)에 재료를 증착시키는 것을 포함할 수 있다. 도 14의 공동들(1220)은 실질적으로 공동들(1110)과 정렬되기 때문에, 재료(메모리 소자(1430)를 형성하는)는 공동들(1110, 1120) 모두를 채울 수 있다. 그 후, 메모리 소자들(1430)을 형성하는 재료의 일부(예컨대, 각각의 홀에서의 중심 부분)가 제거될 수 있으며(예컨대, 동일한, 단일의 에칭 단계에서의 에칭에 의해), 따라서 공동들(1110)에서의 재료는 제거될 수 있고(예컨대, 완전히 제거되고) 공동들(1220)에서의 재료는 완전히 제거되지 않지만 부분적으로 제거될 수 있다. 도 14에 도시된 바와 같이, 메모리 소자들(1430)을 형성하는 재료가 공동들(1110)로부터 제거된 후, 유전 재료(1423)(예컨대, 실리콘 질화물(silicon nitride), 재료(1422) 상에 형성된)의 일부가 노출될 수 있다. 도 14에 도시된 바와 같이, 메모리 소자들(1430)을 형성하는 재료가 공동들(1220)로부터 부분적으로 제거된 후, 동일한 홀(1101)과 연관된 메모리 소자(1430)(공동(1220)에서의 나머지 재료에 의해 형성된)는 공동들(1110)의 측벽(1425)(또는 공동들(1110)의 재료들(1422, 1423)의 부분들을 가진 측벽(1425))과 실질적으로 정렬된 그것의 내부 측면(1451)을 가질 수 있다.
메모리 소자들(1430)의 재료는 예를 들면, 반도체 재료(semiconductor material)(예컨대, 폴리실리콘), 실리콘 질화물 또는 다른 유전 전하 트래픽 재료들과 같은 유전 전하 트래핑 재료(dielectric charge trapping material), 또는 위상 변화 재료(예컨대, GST)와 같은 가변 저항 재료(variable resistance material)를 포함할 수 있다. 메모리 소자들(1430)을 형성하는 재료의 일부를 제거(예컨대, 에칭)하는 동안, 필러들(705) 위에 위치된 재료(1001)의 부분들(1401)은 부분들(1401)의 두께를 감소시키기 위해 제거될 수도 있다.
도 16 및 도 17은 유전체(1627)가 메모리 소자(1430)의 내부 측면(1451) 상에 및 공동들(1110)에 형성된 후의 메모리 디바이스(500)를 도시한다. 유전체(1627)를 형성하는 것은 내부 측면(1451) 상에 유전 재료(예컨대, 실리콘 산화물)를 증착시키는 것을 포함할 수 있다. 대안적으로, 유전체(1627)를 형성하는 것은 메모리 소자(1430)의 일부(예컨대, 내부 측면(1451))를 산화시키는 것을 포함할 수 있다. 유전체(1627)를 형성하는 것은(예컨대, 산화에 의해) 재료(1422) 상에 형성된 재료(1423)(도 14)를 소비할 수도 있으며, 이것은 공동들(1110)의 측벽(1425) 상에 형성된다. 따라서, 유전체(1627)는 재료(1422) 위의 공동들에 형성할 수도 있다.
도 18 및 도 19는 채널들(1841)이 공동들(1110, 1220) 모두에서의 유전체들(1627) 상에 형성된 후의 메모리 디바이스(500)를 도시한다. 채널들(1841)을 형성하는 것은 유전체들(1627) 상에 도전 재료를 증착시키는 것을 포함할 수 있다. 에칭 프로세스는 도전 재료가 증착된 후 도전 재료의 두께를 감소시키기 위해 사용될 수 있다. 채널들(1841)의 도전 재료는 도핑된 폴리실리콘을 포함할 수 있으며, 이것은 필러들(705)과 동일한 재료 유형(예컨대, p-형)을 가질 수 있다. 또한, 도 18은 개구들(1801)의 형성을 도시하며, 이것은 필러들(705) 위에 위치된 부분들(1401)(도 14)을 제거함으로써(예컨대, 에칭에 의해) 형성될 수 있다. 도 19에 도시된 바와 같이, 채널(1841)은 메모리 소자들(1430)을 향하고 있으며, 적어도 유전체(1627)의 일부에 의해 메모리 소자(1430)로부터 전기적으로 분리된다.
도 20은 도전 재료(2001)가 예컨대, 필러들(705)과의 전기적 통신에 채널들(1841)을 위치시키기 위해 도핑되지 않거나 또는 저농도 도핑된 폴리실리콘을 증착시킴으로써 형성된 후의 메모리 디바이스(500)를 도시한다. 도 20에 도시된 바와 같이, 도전 재료(2001)는 필러들(705)을 통해 채널들(1841) 및 데이터 라인들(651, 652, 및 653) 사이에 연속적인 도전 경로를 형성한다.
도 21은 유전 재료(2101)(예컨대, 실리콘 산화물)가 도전 재료(2001) 위에 형성된 후의 메모리 디바이스(500)를 도시한다.
도 22는 개구들(예컨대, 홀들(2201)), 도전 재료 부분(2260), 및 도전 재료 부분들(2241)의 형성 후의 메모리 디바이스(500)를 도시한다. 도 22에 도시된 바와 같이, 홀들(2201)은 각각의 홀(2201)이 채널들(1841) 위에 실질적으로 직접 정렬될 수 있도록, 형성된다. 홀들(2201)을 형성하는 것은 유전 재료(2101)의 일부 및 도전 재료(2001)(도 21)의 일부를 제거(예컨대, 에칭)하는 것, 재료(1007)에서의 위치에서 정지하는 것을 포함할 수 있다. 도 22에 도시된 바와 같이, 홀들(2201)은 도전 재료(2001)의 일부가 홀들(2201)의 형성 동안 제거된 후, 도전 재료(2001)가 도전 재료 부분(2260) 및 도전 재료 부분들(2241)로 분리되도록, 형성될 수 있다.
도 23은 도핑된 영역들(2301)이 형성된 후의 메모리 디바이스(500)를 도시한다. 도핑된 영역들(2301)을 형성하는 것은 n-형 불순물들을 도전 재료 부분들(2241)의 최상부 부분들에 삽입(예컨대, 주입)하는 것을 포함할 수 있다. 도핑된 영역들(2301)은 채널들(1841) 및 메모리 디바이스(500)의 다른 구성요소들 사이에 비교적 낮은 저항 연결을 제공할 수 있다.
도 24는 유전체들(2401) 및 채널들(2402)이 형성된 후의 메모리 디바이스(500)를 도시한다. 유전체들(2401)(예컨대, 실리콘 산화물)은 홀들(2201)의 위치에 도전 재료 부분(2260)의 측벽들 상에 형성된다. 채널들(2402)은 유전 재료(2101)의 측벽들 상에 및 유전체들(2401) 상에 형성된다.
도 25는 도전 재료(2501)가 각각의 홀들(2201)에 형성된 후의 메모리 디바이스(500)를 도시하며, 따라서 채널(2402)은 도전 재료(2501), 도핑된 영역(2301) 및 도전 재료 부분(2241)을 통해 채널(1841)에 전기적으로 결합될 수 있다. 각각의 홀들(2201)에 도전 재료(2501)를 형성하는 것은 재료 위에 도전 재료(예컨대, 폴리실리콘)를 증착시키는 것을 포함할 수 있으며, 따라서 도전 재료는 홀들(2201)을 채운다. 그 후, 도전 재료의 최상부 부분은 예를 들면, 도전 재료를 에칭 백(etching back)함으로써 또는 화학적 기계적 평탄화(CMP: chemical mechanical planarization)에 의해 제거될 수 있다.
도 26은 도핑된 영역들(2601) 및 선택 라인들(2661, 2662, 및 2663)이 형성된 후의 메모리 디바이스(500)를 도시한다. 도핑된 영역들(2601)을 형성하는 것은 n-형 불순물들을 도전 재료(2501)의 최상부 부분들로 삽입(예컨대, 주입)하는 것을 포함할 수 있다. 선택 라인들(2661, 2662, 및 2663)을 형성하는 것은 트렌치들(2602)을 형성하기 위해 유전 재료(2101)의 부분들 및 도전 재료 부분(2260)을 제거하는 것을 포함할 수 있으며, 이것은 재료(1007)로 부분적으로 연장하는 트렌치 바텀들을 가진다. 도 26에 도시된 바와 같이, 트렌치들(2602)은 도전 재료 부분(2260)을 선택 라인들(2661, 2662, 및 2663)로 분리하며, 이것은 도 2의 선택 라인들(261, 262, 및 263)에 대응할 수 있다.
도 27은 재료(2701) 및 공통 소스(2770)가 형성된 후의 메모리 디바이스(500)를 도시한다. 재료(2701)를 형성하는 것은 재료(2101) 위에 유전 재료(예컨대, 실리콘 이산화물(silicon dioxide))를 증착시키는 것을 포함할 수 있으며, 따라서 유전 재료는 트렌치들(2602)을 채운다. 그 후, 유전 재료의 최상부 부분은 예를 들면, 유전 재료를 에칭 백함으로써 또는 CMP에 의해 제거될 수 있다. 공통 소스(2770)를 형성하는 것은 재료들(2701, 2101) 위에 도전 재료(예컨대, 금속)를 증착시키는 것을 포함할 수 있다.
도 28은 영역(702)(도 10)에서의 재료들(1001 내지 1007)이 도 28에 도시되지 않은 계단들 사이에 재료를 가진 계단형 패턴을 형성하기 위해 처리(예컨대, 패터닝(patterning)에 의해)된 후의 메모리 디바이스(500)를 도시한다. 도 10의 설명에서 언급된 바와 같이, 재료들(1001 내지 1007)의 몇몇 부분들은 명료함을 위해 도 10 내지 도 27의 영역(702)으로부터 생략된다. 도 28은 그것들이 계단형 패턴을 형성하기 위해 처리된 후 영역(702)에서의 재료(1001 내지 1007)를 도시한다. 도 28에 도시된 바와 같이, 제어 게이트들(1221, 1222, 및 1223)은 각각 재료들(1002, 1004, 및 1006)로 형성되며, 이것은 계단형 패턴에 형성된다.
도 29는 접촉부들(2929, 2949, 및 2959)이 형성된 후의 메모리 디바이스(500)를 도시한다. 접촉부들(2929)은 제어 게이트들(1221, 1222, 및 1223)로 전기적 연결들을 제공한다. 접촉부들(2949)은 선택 라인들(841, 842, 843, 및 844)로 전기적 연결들을 제공한다. 접촉부들(2959)은 데이터 라인들(651, 652, 및 653)로 및 그로부터의 전기적 연결들을 제공한다.
도 29에 도시된 바와 같이, 메모리 디바이스(500)는 도 2 및 도 3을 참조하여 설명된 메모리 디바이스(300)의 구성요소들 및 메모리 셀들(210, 211, 및 212)과 유사하거나 또는 동일한 구성요소들 및 메모리 셀들(2910, 2911, 및 2912)을 포함할 수 있다.
이 기술분야의 숙련자는 부가적인 프로세스들이 위에서 설명된 메모리 디바이스(500)와 같은, 메모리 디바이스의 부가적인 피처(feature)들을 형성하기 위해 수행될 수 있다는 것을 용이하게 인식할 것이다. 따라서, 본 출원에 설명된 실시예들에 초점을 맞추도록 돕기 위해, 위에서 설명된 도 5 내지 도 29 및 이하에 설명되는 도 30 내지 도 38은 단지 메모리 디바이스(500)와 같은, 메모리 디바이스의 피처들의 일부만을 도시한다.
도 30은 본 발명의 일 실시예에 따른, 메모리 셀들(210, 211, 및 212) 위에 위치된 데이터 라인들(251, 252, 및 253)을 가진 메모리 디바이스(300)의 일부의 개략도를 도시한다. 메모리 디바이스(300)는 도 3의 메모리 디바이스(200)의 구성요소들과 유사한 구성요소들을 포함할 수 있다. 따라서, 단순함을 위해, 메모리 디바이스(200)와 메모리 디바이스(3000) 사이의 유사하거나 또는 동일한 구성요소들은 동일한 번호 지정들을 제공받는다. 이들 유사한 구성요소들에 대한 상세한 설명은 도 30에 반복되지 않는다. 메모리 디바이스(3000)와 메모리 디바이스(200) 사이의 주요 차이들은 전역적 소거 동작을 가능하게 하기 위해 메모리 디바이스(3000)의 공통 소스(3070) 및 데이터 라인들(251, 252, 및 253)의 위치들을 포함한다. 도 30에 도시된 바와 같이, 데이터 라인들(251, 252, 및 253)은 메모리 셀들(210, 211, 및 212) 위에 위치된다. 공통 소스(3070)는 메모리 셀들(210, 211, 및 212) 아래에 위치되며, 메모리 디바이스(3000)의 기판(예컨대, 도 31에서의 기판(3101))의 적어도 일부에 직접 결합할 수 있다. 이러한 주요 차이는 전압들이 소거 동작 동안 상이한 방식으로 메모리 디바이스(3000)의 다양한 구성요소들에 인가되도록 허용할 수 있으며, 메모리 디바이스(3000)는 메모리 디바이스(200)의 소거 동작(예컨대, 국소적 소거 동작)과 비교하여 상이하게 기능한다(예컨대, 전역적 소거 동작 동안). 예를 들면, 메모리 디바이스(3000)의 소거 동작에서, 대략 20 볼트들의 전압이 공통 소스(3070)에 인가될 수 있는 한편, 제어 게이트들(221, 221, 및 223), 데이터 라인들(251, 252, 및 253), 선택 라인들(241, 242, 및 243), 및 선택 라인들(261, 262, 및 26)은 "플로팅(floating)"될 수 있다. 이러한 소거 동작에서, 메모리 셀들(210, 211, 및 212)의 메모리 소자들로부터의 전자들은 공통 소스(3070)로(예컨대, 전역적 소거) 이동할 수 있다(예컨대, 터널링(tunneling)에 의해). 도 2, 도 3, 및 도 4를 참조하여 위에서 설명된 바와 같이, 메모리(200)에서, 소거 동작 동안, 메모리 셀들(210, 211, 및 212)의 메모리 소자들로부터의 전자들은 데이터 라인들(251, 253, 및 253)(예컨대, 국소적 소거)로 이동할 수 있다.
도 31은 본 발명의 일 실시예에 따른, 도 30의 메모리 디바이스(3000)의 일부의 3D 뷰를 도시한다. 도 31에 도시된 바와 같이, 데이터 라인들(251, 252, 및 253)은 메모리 셀들(210, 211, 및 212) 위에 위치되고, 공통 소스(3070)는 메모리 셀들(210, 211, 및 212) 아래에 위치되며 기판(3101)에 결합된다. 기판(3101)은 p-형 실리콘과 같은, 반도체 재료를 포함할 수 있다.
도 31에 도시된 바와 같이, 각각의 스트링에서의 메모리 셀들(210, 211, 및 212)(예컨대, 트랜지스터들(231, 232) 사이의 메모리 셀들)은 기판(3101)에 대하여 Z-방향으로 실질적으로 수직 정렬된다. 트랜지스터(232)는 이중-게이트(도 3) 또는 도 3의 트랜지스터(231)의 둘러싸인 게이트(도 9)와 유사한 이중-게이트 또는 둘러싸인 게이트를 포함할 수 있다. 또한, 도 31은 Z-방향으로 수직으로 및 도 30의 트랜지스터들(231, 232)에 대응하는 트랜지스터들(231, 232) 사이의 동일한 스트링에서 메모리 셀들(210, 211, 및 212)의 메모리 소자(430)를 지나 연장하는 도전 재료 부분(442) 및 채널(441)을 도시한다.
각각의 메모리 셀들(210, 211, 및 212)에서의 메모리 소자(430)는 링 형상을 가진다. 도 31에 도시된 바와 같이, 동일한 스트링에서의 메모리 셀들(210, 211, 및 212) 내에서, 각각의 메모리 셀의 링-형상 메모리 소자(430) 전체는 동일한 스트링에서의 다른 각각의 메모리 셀들의 링-형상 메모리 소자 전체와 실질적으로 수직 정렬된다(Z-방향에서).
도 32 내지 도 38은 본 발명의 일 실시예에 따른, 메모리 셀들 위에 위치된 데이터 라인들을 가진 메모리 디바이스(3200)를 형성하는 다양한 프로세스들을 도시한다. 메모리 디바이스(3200)(도 38에 보다 상세히 도시된)는 도 31의 메모리 디바이스(3000)에 대응할 수 있다.
도 32는 기판(3201) 및 트렌치들(3211, 3212, 및 3213)을 가진 메모리 디바이스(3200), 및 기판(3201)의 최상부 부분 상에 형성된 기판 부분들(3270, 3271)을 도시한다. 기판(3201)은 벌크 실리콘과 같은 반도체 재료를 포함할 수 있다. 최상부 기판 부분들(3270, 3271)은 p-형 불순물들을 기판(3201)의 최상부 부분에 삽입(예컨대, 주입)함으로써 형성될 수 있다. 따라서, 기판 부분들(3270, 3271)은 p-형 실리콘을 포함할 수 있다. 트렌치들(3211, 3212, 및 3213) 및 기판 부분(3270)을 형성하는 것은 기판 부분(3271)의 일부를 제거(예컨대, 에칭)하는 것을 포함할 수 있다. 메모리 디바이스(3200)의 기록 또는 판독 동작 동안, 기판 부분(3270)은 접지와 같은, 전위에 결합될 수 있다. 메모리 디바이스(3200)의 소거 동작 동안, 기판 부분(3270)은 전압, 예를 들면, 대략 20 볼트들에 결합될 수 있다.
도 33은 재료(3301)가 트렌치들(3211, 3212, 및 3213)(도 32)에 형성된 후의 메모리 디바이스(3200)를 도시한다. 재료(3301)를 형성하는 것은 트렌치들(3211, 3212, 및 3213)을 채우기 위해 기판(3201) 위에 유전 재료(예컨대, 실리콘 산화물)를 증착시키는 것을 포함할 수 있다. 그 후, 유전 재료의 최상부 부분은 예를 들면, CMP에 의해 제거될 수 있다.
도 34는 재료(3401) 및 트렌치들(3411, 3412, 및 3413), 및 디바이스 구조들(3460)이 형성된 후의 메모리 디바이스(3200)를 도시한다. 재료(3401)를 형성하는 것은 기판(3201) 및 재료(3301) 위에 유전 재료(예컨대, 실리콘 산화물 또는 실리콘 질화물)를 증착시키는 것을 포함할 수 있다. 트렌치들(3411, 3412, 및 3413)을 형성하는 것은 기판(3201), 재료(3301), 및 재료(3401)의 부분들을 제거(예컨대, 에칭)하는 것을 포함할 수 있다. 디바이스 구조들(3460)은 트렌치들(3411, 3412, 및 3413)의 형성의 결과로서 형성된다.
도 35는 도핑된 영역들(3501), 재료(3502), 및 선택 라인들(3561, 3562, 및 3563)의 형성 후의 메모리 디바이스(3200)를 도시한다. 도핑된 영역들(3501)을 형성하는 것은 기판 부분(3271)의 선택적 부분들에 n-형 불순물들을 삽입(예컨대, 주입)하는 것을 포함할 수 있다. 재료(3502)(예컨대, 실리콘 산화물)는 디바이스 구조들(3460)로부터 선택 라인들(3561, 3562, 및 3563)을 전기적으로 분리하기 위해 각각의 디바이스 구조(3460)의 양쪽 측면들 모두 상에 형성될 수 있다. 선택 라인들(3561, 3562, 및 3563)의 재료들은 하나 이상의 금속들, 합금(alloy)들, 다른 도전 재료들, 또는 그것들의 조합과 같은, 하나 이상의 도전 재료들을 포함할 수 있다. 선택 라인들(3561, 3562, 및 3563)은 도 30의 메모리 디바이스(3000)의 선택 라인들(261, 262, 및 263)에 대응할 수 있다.
도 36은 재료(3601)가 트렌치들(3411, 3412, 및 3413)에 형성된 후의 메모리 디바이스(3200)를 도시한다. 재료(3601)를 형성하는 것은 트렌치들(3411, 3412, 및 3413)을 채우기 위해 유전 재료(예컨대, 실리콘 이산화물)를 증착시키는 것을 포함할 수 있다. 그 후, 유전 재료의 최상부 부분은 예를 들면, 도전 재료를 에칭백함으로써, 또는 CMP에 의해, 기판 부분(3270)에서 정지시킴으로써 제거될 수 있다.
도 37은 홈(groove)들(3701)이 선택 라인들(3561, 3562, 및 3563)을 형성하기 위해 사용된 재료의 최상부 부분을 제거함으로써(예컨대, 웨트 에칭에 의해) 형성된 후의 메모리 디바이스(3200)를 도시한다. 대안적으로, 홈들(3701)을 형성하는 것은 생략될 수 있다.
도 38은 다른 구성요소들이 형성된 후의 메모리 디바이스(3200)를 도시한다. 도 38에서 메모리 디바이스(3200)의 구성요소들을 형성하는 프로세스들은 도 10 내지 도 29를 참조하여 위에서 설명된 메모리 디바이스(500)의 구성요소를 형성하는 유사하거나 또는 동일한 프로세스들을 포함할 수 있다. 예를 들면, 도 38의 제어 게이트들(3821, 3822, 및 3823)은 도 5 내지 도 29를 참조하여 위에서 설명된 메모리 디바이스(500)의 제어 게이트들(1221, 1222, 및 1223)을 형성하는 프로세스들과 유사하거나 또는 동일한 프로세스들을 사용하여 형성될 수 있다. 도 38의 데이터 라인들(3851, 3852, 및 3853)은 도 30 및 도 31의 데이터 라인들(251, 252, 및 253)에 대응할 수 있다. 도 38에 도시된 바와 같이, 메모리 디바이스(3200)는 메모리 셀들(3810, 3811, 및 3812)을 포함할 수 있으며, 이것은 도 5 내지 도 29를 참조하여 위에서 설명된 메모리 디바이스(500)의 메모리 셀들(2910, 2911, 및 2912)을 형성하는 프로세스들과 유사하거나 또는 동일한 프로세스들을 사용하여 형성될 수 있다.
본 출원에 설명된 하나 이상의 실시예들은 메모리 디바이스 및 메모리 디바이스를 형성하는 방법들을 포함한다. 하나의 이러한 메모리 디바이스는 제 1 그룹의 메모리 셀들을 포함할 수 있으며, 제 1 그룹의 각각의 셀은 메모리 디바이스의 하나의 디바이스 레벨에 위치된 제 1 제어 게이트의 각각의 공동(cavity)에 형성된다. 또한, 메모리 디바이스는 제 2 그룹의 메모리 셀들을 포함할 수 있으며, 제 2 그룹의 각각의 셀은 메모리 디바이스의 또 다른 디바이스 레벨에 위치된 제 2 제어 게이트의 공동에 형성된다. 부가적인 장치 및 방법들이 설명된다. 부가적인 장치 및 방법들을 포함한 다른 실시예들이 도 1 내지 도 38을 참조하여 위에서 설명된다.
메모리 디바이스들(100, 200, 500, 3000, 및 3200), 및 메모리 셀들(210, 211, 212, 2910, 2911, 2912, 3010, 3811, 및 3812)와 같은, 장치의 예시들은 본 출원에 설명된 구조들을 이용할 수 있는 장치의 모든 특징들 및 요소들에 대한 완전한 설명이 아닌, 다양한 실시예들의 구조에 대한 일반적인 이해를 제공하도록 의도된다.
다양한 실시예들의 장치는 고속 컴퓨터들, 통신 및 신호 처리 회로, 메모리 모듈(memory module)들, 휴대용 메모리 저장 디바이스들(예컨대, 썸 드라이브(thumb drive)들), 단일 또는 다중-프로세서 모듈들, 단일 또는 다수의 임베디드 프로세서(embedded processor)들, 다중-코어 프로세서(multi-core processor)들, 데이터 스위치(data switch)들, 및 다층(multilayer)을 포함한 애플리케이션-특정 모듈(application-specific module)들, 다중-칩 모듈(multi-chip module)들에 사용되는 전자 회로를 포함하거나 또는 그것에 포함될 수 있다. 또한, 이러한 장치는 텔레비전(television)들, 셀룰러 전화기(cellular telephone)들, 개인용 컴퓨터들(예컨대, 랩탑 컴퓨터(laptop computer)들, 데스크탑 컴퓨터(desktop computer)들, 핸드헬드 컴퓨터(handheld computer)들, 태블릿 컴퓨터(tablet computer)들 등), 워크스테이션(workstation)들, 라디오(radio)들, 비디오 플레이어(video player)들, 오디오 플레이어(audio player)들(예컨대, MP3(동영상 전문가 그룹, 오디오 계층 3(Motion Picture Experts Group, Audio Layer 3)) 플레이어들), 차량들, 의료 디바이스들(예컨대, 심장 모니터, 혈압 모니터 등), 셋 탑 박스(set top box)들 등과 같은, 다양한 전자 시스템들 내에서의 서브-구성요소들로서 포함될 수 있다.
상기 설명 및 도면들은 이 기술분야의 숙련자들이 본 발명의 실시예들을 실시할 수 있게 하기 위해 본 발명의 몇몇 실시예들을 도시한다. 다른 실시예들은 구조적, 논리적, 전기적, 프로세스 및 다른 변화들을 통합할 수 있다. 예들은 단지 가능한 변화들을 대표한다. 몇몇 실시예들의 부분들 및 특징들은 다른 것들의 부분들 및 특징들에 포함되거나 또는 그것들로 대체될 수 있다. 상기 설명을 연구 및 이해할 때, 많은 다른 실시예들은 이 기술분야의 숙련자들에게 명백할 것이다.
요약은 독자가 기술적 발명의 특성 및 요지를 빠르게 알아내도록 허용하는 요약을 요구하는 37 C.F.R. §1.72(b)를 따르기 위해 제공된다. 본 발명의 요약은 그것이 청구항들의 범위 또는 의미를 해석하거나 또는 제한하기 위해 사용되지 않을 것이라는 이해를 갖고 제시된다.

Claims (34)

  1. 메모리 디바이스(memory device)의 제 1 디바이스 레벨에 위치된 제 1 메모리 셀들;
    상기 메모리 디바이스의 제 2 디바이스 레벨에 위치된 제 2 메모리 셀들;
    상기 제 1 디바이스 레벨에 형성된 제 1 제어 게이트(control gate)로서, 상기 제 1 제어 게이트는 상기 제 1 메모리 셀들에 대한 액세스(access)를 제어하기 위한 것이며, 상기 제 1 메모리 셀들의 각각은 상기 제 1 제어 게이트의 공동(cavity)에 형성된 메모리 소자를 포함하는, 상기 제 1 제어 게이트; 및
    상기 제 2 디바이스 레벨에 형성된 제 2 제어 게이트로서, 상기 제 2 제어 게이트는 상기 제 2 메모리 셀들에 대한 액세스를 제어하기 위한 것이며, 상기 제 2 메모리 셀들의 각각은 상기 제 2 제어 게이트의 공동에 형성된 메모리 소자를 포함하는, 상기 제 2 제어 게이트를 포함하는, 장치.
  2. 청구항 1에 있어서,
    상기 제 1 및 제 2 메모리 셀들의 각각은 제 1 방향으로 배열된 다수의 메모리 셀들 및 제 2 방향으로 배열된 다수의 메모리 셀들을 포함하며,
    공통 소스(common source); 및
    도전 재료(conductive material)를 통해 상기 공통 소스 및 상기 메모리 셀들에 선택적으로 결합되도록 구성된 데이터 라인(data line)들로서, 상기 도전 재료는 제 3 방향으로 상기 제 1 및 제 2 메모리 셀들을 지나 연장하며, 상기 제 3 방향은 상기 제 1 및 제 2 방향들에 실질적으로 수직인, 상기 데이터 라인들을 더 포함하는, 장치.
  3. 청구항 2에 있어서,
    상기 공통 소스는 상기 메모리 디바이스의 기판 위에 형성되어, 상기 공통 소스는 상기 제 1 및 제 2 메모리 셀들 중 적어도 하나의 상기 메모리 소자로부터의 전자들로 하여금 소거 동작 동안 상기 공통 소스로 이동하도록 허용하기 위해, 상기 제 1 및 제 2 메모리 셀들 및 상기 기판 사이에 있도록 하는, 장치.
  4. 청구항 2에 있어서,
    상기 공통 소스는 상기 메모리 디바이스의 기판 위에 형성되어, 상기 제 1 및 제 2 메모리 셀들은 상기 공통 소스 및 상기 기판 사이에 있도록 하는, 장치.
  5. 청구항 1에 있어서,
    상기 제 1 메모리 셀들은 상기 제 2 메모리 셀들과 실질적으로 수직으로 정렬되는, 장치.
  6. 청구항 1에 있어서,
    상기 제 1 메모리 셀들 각각의 상기 메모리 소자는 상기 제 2 메모리 셀들 중 하나의 상기 메모리 소자와 실질적으로 수직으로 정렬되는, 장치.
  7. 청구항 1에 있어서,
    상기 메모리 디바이스의 메모리 동작 동안, 상기 제 1 및 제 2 메모리 셀들과 연관된 데이터 라인들에 상기 제 1 및 제 2 메모리 셀들을 선택적으로 결합하기 위한 트랜지스터(transistor)로서, 상기 트랜지스터들 중 적어도 하나는 이중-게이트(double-gate)를 포함하는, 상기 트랜지스터들을 더 포함하는, 장치.
  8. 청구항 1에 있어서,
    상기 메모리 디바이스의 메모리 동작 동안, 상기 제 1 및 제 2 메모리 셀들과 연관된 데이터 라인들에 상기 제 1 및 제 2 메모리 셀들을 선택적으로 결합하기 위한 트랜지스터로서, 상기 트랜지스터들 중 적어도 하나는 둘러싸인 게이트(surrounded gate)를 포함하는, 상기 트랜지스터들을 더 포함하는, 장치.
  9. 제 1 메모리 소자를 포함하는 제 1 비-휘발성 메모리 셀로서, 상기 제 1 메모리 소자는 링(ring) 형상을 갖는, 상기 제 1 비-휘발성 메모리 셀;
    제 2 메모리 소자를 포함하는 제 2 비-휘발성 메모리 셀로서, 상기 제 2 메모리 소자는 링 형상을 갖는, 상기 제 2 비-휘발성 메모리 셀; 및
    상기 제 1 및 제 2 메모리 소자들을 지나 연장하는 도전 재료를 포함하는, 장치.
  10. 청구항 9에 있어서,
    상기 제 1 메모리 셀에 액세스하기 위한 제어 게이트로서 동작하도록 구성된 제 1 부가적인 도전 재료로서, 상기 제 1 메모리 소자 및 상기 제 1 부가적인 도전 재료는 상기 제 1 및 제 2 메모리 셀들이 위치되는 메모리 디바이스의 제 1 디바이스 레벨에 위치되는, 상기 제 1 부가적인 도전 재료; 및
    상기 제 2 메모리 셀에 액세스하기 위한 제어 게이트로서 동작하도록 구성된 제 2 부가적인 도전 재료로서, 상기 제 2 메모리 소자 및 상기 제 2 부가적인 도전 재료는 상기 메모리 디바이스의 제 2 디바이스 레벨에 위치되는, 상기 제 2 부가적인 도전 재료를 더 포함하는, 장치.
  11. 청구항 10에 있어서,
    상기 메모리 셀들의 각각은 상기 각각의 메모리 소자 및 상기 도전 재료 사이에 제 1 유전체(dielectric)를 더 포함하는, 장치.
  12. 청구항 11에 있어서,
    상기 메모리 셀들의 각각은 상기 각각의 메모리 소자 및 상기 각각의 부가적인 도전 재료 사이에 제 2 유전체를 더 포함하는, 장치.
  13. 청구항 9에 있어서,
    상기 제 1 및 제 2 메모리 셀들에 저장된 정보의 값들을 나타내는 신호들을 전달하기 위해 기판 위에 데이터 라인을 더 포함하며, 상기 데이터 라인은 상기 기판 및 상기 제 1 메모리 셀 사이에 위치되는, 장치.
  14. 청구항 9에 있어서,
    상기 제 1 및 제 2 메모리 셀들에 저장된 정보의 값들을 나타내는 신호들을 전달하기 위해 기판 위에 데이터 라인을 더 포함하며, 상기 제 1 및 제 2 메모리 셀들은 상기 기판 및 상기 데이터 라인 사이에 위치되는, 장치.
  15. 메모리 디바이스의 제 1 디바이스 레벨에 위치된 제 1 도전 재료로서, 상기 제 1 도전 재료는 제 1 공동을 포함하며, 상기 제 1 공동은 제 1 측벽(sidewall)을 갖는, 상기 제 1 도전 재료;
    상기 메모리 디바이스의 제 2 디바이스 레벨에 위치된 제 2 도전 재료로서, 상기 제 2 도전 재료는 제 2 공동을 포함하며, 상기 제 2 공동은 제 2 측벽을 갖는, 상기 제 2 도전 재료;
    상기 제 1 측벽 및 상기 제 2 측벽 상에 형성된 제 1 유전체;
    상기 제 1 공동에 위치되며, 상기 제 1 유전체의 제 1 부분에 의해 상기 제 1 도전 재료로부터 전기적으로 분리된 제 1 메모리 소자;
    상기 제 2 공동에 위치되며, 상기 제 1 유전체의 제 2 부분에 의해 상기 제 2 도전 재료로부터 전기적으로 분리된 제 2 메모리 소자;
    상기 제 1 메모리 소자의 측면 상에 및 상기 제 2 메모리 소자의 측면 상에 형성된 제 2 유전체; 및
    상기 제 1 디바이스 레벨로부터 상기 제 2 디바이스 레벨로 연장하며 상기 제 1 및 제 2 메모리 소자들을 향하는 도전 채널로서, 상기 도전 채널은 상기 제 2 유전체의 적어도 각각의 부분에 의해 상기 제 1 및 제 2 메모리 소자들로부터 전기적으로 분리되도록 하는, 상기 도전 채널을 포함하는, 장치.
  16. 청구항 15에 있어서,
    상기 제 1 및 제 2 메모리 소자들은 폴리실리콘(polysilicon)을 포함하는, 장치.
  17. 청구항 15에 있어서,
    상기 제 1 및 제 2 메모리 소자들은 유전 재료를 포함하는, 장치.
  18. 청구항 17에 있어서,
    상기 유전 재료는 실리콘 질화물(silicon nitride)을 포함하는, 장치.
  19. 청구항 15에 있어서,
    상기 제 1 및 제 2 도전 재료들 사이에 유전 재료를 더 포함하는, 장치.
  20. 청구항 15에 있어서,
    기판; 및
    상기 도전 채널에 선택적으로 결합되도록 구성된 데이터 라인으로서, 상기 데이터 라인은 상기 제 2 도전 재료 및 상기 기판 사이에 위치되는, 상기 데이터 라인을 더 포함하는, 장치.
  21. 청구항 15에 있어서,
    기판; 및
    상기 도전 채널에 선택적으로 결합되도록 구성된 데이터 라인으로서, 상기 제 1 및 제 2 메모리 소자들은 상기 데이터 라인 및 상기 기판 사이에 위치되는, 상기 데이터 라인을 더 포함하는, 장치.
  22. 링 형상을 갖는 제 1 메모리 소자를 포함하는 제 1 비-휘발성 메모리 셀을 형성하는 단계;
    링 형상을 갖는 제 2 메모리 소자를 포함하는 제 2 비-휘발성 메모리 셀을 형성하는 단계; 및
    상기 제 1 및 제 2 메모리 소자들을 지나 연장하는 도전 재료를 형성하는 단계를 포함하는, 방법.
  23. 청구항 22에 있어서,
    상기 제 1 메모리 셀을 형성하는 단계는 제 1 도전 재료에 제 1 공동을 형성하는 단계를 포함하고,
    상기 제 1 메모리 소자는 상기 제 1 공동에 형성되며,
    상기 제 2 메모리 셀을 형성하는 단계는 제 2 도전 재료에 제 2 공동을 형성하는 단계를 포함하고,
    상기 제 2 메모리 소자는 상기 제 2 공동에 형성되는 방법.
  24. 청구항 23에 있어서,
    상기 제 1 공동은 상기 제 2 공동 위에 실질적으로 정렬되는, 방법.
  25. 청구항 22에 있어서,
    기판 위에 데이터 라인을 형성하는 단계를 더 포함하며, 상기 데이터 라인은 상기 기판 및 상기 제 1 및 제 2 메모리 셀들 사이에 위치되는, 방법.
  26. 청구항 22에 있어서,
    기판 위에 데이터 라인을 형성하는 단계를 더 포함하며, 상기 제 1 및 제 2 메모리 셀들은 상기 기판 및 상기 데이터 라인 사이에 위치되는, 방법.
  27. 도전 재료 층들이 유전 재료 층들에 의해 서로로부터 전기적으로 분리되도록, 상기 도전 재료 층들 및 상기 유전 재료 층들을 형성하는 단계;
    상기 도전 재료 층들의 각각에 공동들을 형성하는 단계; 및
    상기 공동들의 각각에 메모리 소자를 형성하는 단계를 포함하는, 방법.
  28. 청구항 27에 있어서,
    상기 도전 재료 층들의 각각은 상기 유전 재료 층들 중 두 개 사이에 있으며,
    상기 도전 재료 층들 중 적어도 하나는 상기 도전 재료 층들 중 두 개 사이에 있는, 방법.
  29. 청구항 27에 있어서,
    상기 메모리 소자는 폴리실리콘을 포함하는, 방법.
  30. 청구항 27에 있어서,
    상기 메모리 소자는 유전 재료를 포함하는, 방법.
  31. 청구항 27에 있어서,
    상기 공동들을 형성하는 단계는,
    상기 도전 재료 층들에 초기 공동들을 형성하는 단계; 및
    상기 도전 재료 층들의 각각에 상기 공동들을 형성하기 위해 상기 초기 공동들의 크기를 확대하는 단계를 포함하는, 방법.
  32. 청구항 31에 있어서,
    상기 초기 공동들을 형성하기 위해, 상기 도전 재료 층들 및 상기 유전 재료 층들을 통해 개구(openiing)들을 형성하는 단계를 더 포함하는, 방법.
  33. 청구항 32에 있어서,
    상기 개구들이 형성될 때 상기 제 2 공동들은 상기 유전 재료 층들의 각각에 형성되며,
    상기 초기 공동들의 크기가 확대될 때 상기 제 2 공동들의 크기는 실질적으로 변하지 않은 채로 있는, 방법.
  34. 청구항 33에 있어서,
    상기 제 2 공동들의 각각 및 상기 초기 공동들의 각각은 실질적으로 동일한 직경을 갖는, 방법.
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