CN113629011A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN113629011A
CN113629011A CN202110748651.9A CN202110748651A CN113629011A CN 113629011 A CN113629011 A CN 113629011A CN 202110748651 A CN202110748651 A CN 202110748651A CN 113629011 A CN113629011 A CN 113629011A
Authority
CN
China
Prior art keywords
transistor array
wafer
transistor
conductive channel
columnar
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110748651.9A
Other languages
English (en)
Inventor
骆中伟
华文宇
丁潇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ICLeague Technology Co Ltd
Original Assignee
ICLeague Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ICLeague Technology Co Ltd filed Critical ICLeague Technology Co Ltd
Priority to CN202110748651.9A priority Critical patent/CN113629011A/zh
Publication of CN113629011A publication Critical patent/CN113629011A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本申请实施例提供一种半导体器件及其制造方法，所述半导体器件，包括晶体管阵列；所述方法包括：在晶圆表面形成晶体管阵列的柱状导电沟道；其中，所述柱状导电沟道的延伸方向垂直于所述晶圆表面；在所述晶体管阵列的各柱状导电沟道的周围，同步形成环绕所述柱状导电沟道的栅极层；在所述晶体管阵列的柱状导电沟道的所述延伸方向的两端分别形成晶体管的源极和漏极。

Description

半导体器件及其制造方法
技术领域
本申请涉及半导体技术领域，涉及但不限于一种半导体器件及其制造方法。
背景技术
晶体管在电子设备中被广泛地用作开关器件或驱动装置。例如，晶体管可以用于动态随机存储器(Dynamic Random Access Memory，DRAM)中，用于控制每一存储单元中的电容，并且由多个晶体管组成的晶体管阵列可以用于半导体存储器件中。
相关技术中，晶体管阵列主要包括平面晶体管阵列和填埋式沟道晶体管阵列，然而不论是平面晶体管阵列还是填埋式沟道晶体管阵列，都会占用较大面积。
发明内容
有鉴于此，本申请实施例提供了一种半导体器件及其制造方法。
第一方面，本申请实施例提供了一种半导体器件的制造方法，所述半导体器件，包括晶体管阵列；所述方法包括：
在晶圆表面形成晶体管阵列的柱状导电沟道；其中，所述柱状导电沟道的延伸方向垂直于所述晶圆表面；
在所述晶体管阵列的各柱状导电沟道的周围，同步形成环绕所述柱状导电沟道的栅极层；
在所述晶体管阵列的柱状导电沟道的所述延伸方向的两端分别形成晶体管的源极和漏极。
在一些实施例中，所述在晶圆表面形成晶体管阵列的柱状导电沟道，包括：
从所述晶圆表面刻蚀，形成所述柱状导电沟道的阵列和所述柱状导电沟道之间的第一凹槽；其中，所述柱状导电沟道的阵列包括所述晶体管阵列中各晶体管的柱状导电沟道。
在一些实施例中，所述栅极层，包括：栅极氧化层和栅电极；所述在所述晶体管阵列的各柱状导电沟道的周围，同步形成环绕所述柱状导电沟道的栅极层，包括：
在所述晶体管阵列的各柱状导电沟道的周围，同步形成环绕所述柱状导电沟道的所述栅极氧化层；
在所述栅极氧化层周围，同步形成环绕每一所述栅极氧化层的所述栅电极。
在一些实施例中，所述在所述晶体管阵列的各柱状导电沟道的周围，同步形成环绕所述柱状导电沟道的所述栅极氧化层，包括：
在所述第一凹槽中沉积绝缘材料，形成绝缘层；
对所述绝缘层进行刻蚀，形成第二凹槽；其中，各晶体管的所述柱状导电沟道的至少部分深度的环绕侧壁在所述第二凹槽内裸露；
对裸露的所述柱状导电沟道的环绕侧壁进行氧化处理，形成环绕所述柱状导电沟道的所述栅极氧化层。
在一些实施例中，所述在所述栅极氧化层周围，同步形成环绕每一所述栅极氧化层的所述栅电极，包括：
在所述第二凹槽中沉积导电材料，形成环绕所述栅极氧化层的所述栅电极。
在一些实施例中，所述第二凹槽贯穿所述晶体管阵列中位于同一列的所述柱状导电沟道；所述位于同一列的晶体管的各所述栅电极的导电材料相互连接，且相互连接的所述导电材料为所述同一列晶体管的字线。
在一些实施例中，所述在所述晶体管阵列的柱状导电沟道的所述延伸方向的两端分别形成晶体管的源极和漏极，包括：
在所述晶体管阵列的各柱状导电沟道远离所述晶圆底部的一端，同步形成所述晶体管阵列中各晶体管的源极；
在所述晶体管阵列的各柱状导电沟道靠近所述晶圆底部的一端，同步形成所述晶体管阵列中各晶体管的漏极。
在一些实施例中，在所述晶体管阵列的各柱状导电沟道靠近所述晶圆底部的一端，同步形成所述晶体管阵列中各晶体管的漏极，包括：
从晶圆背面对所述晶圆进行离子注入，形成所述晶体管阵列的漏极区域；其中，所述晶圆背面是与所述晶圆表面相背的一面；
对所述漏极区域进行刻蚀处理，形成所述晶体管阵列中各晶体管的漏极；其中，所述晶体管阵列的各晶体管的漏极在所述晶圆底部间隔分布。
在一些实施例中，在所述晶体管阵列的各柱状导电沟道靠近所述晶圆底部的一端，同步形成所述晶体管阵列中各晶体管的漏极，包括：
从晶圆背面对所述晶圆进行减薄处理，暴露出所述柱状导电沟道的靠近所述晶圆底部的一端；其中，所述晶圆背面是与所述晶圆表面相背的一面；
对各所述柱状导电沟道靠近所述晶圆底部的一端进行离子注入，形成所述晶体管阵列中各晶体管的漏极。
在一些实施例中，所述在所述晶体管阵列的各柱状导电沟道远离所述晶圆底部的一端，同步形成所述晶体管阵列中各晶体管的源极，包括：
在所述晶体管阵列的各柱状导电沟道远离所述晶圆底部的一端，对各所述柱状导电沟道进行离子注入，形成所述晶体管阵列中各晶体管的源极。
在一些实施例中，所述方法还包括：
在所述晶体管阵列中各晶体管的源极表面沉积金属层；
刻蚀所述金属层，形成连接所述晶体管阵列中位于同一行的各晶体管的源极的位线。
第二方面，本申请实施例提供了一种半导体器件，其特征在于，包括：
具有柱状导电沟道的晶体管阵列；其中，所述晶体管阵列的各所述柱状导电沟道的延伸方向垂直于形成所述晶体管阵列的晶圆表面；
所述晶体管阵列的各柱状导电沟道的周围，具有环绕所述柱状导电沟道的栅极层；
所述晶体管阵列的柱状导电沟道的所述延伸方向的两端分别具有晶体管的源极和漏极。
本申请实施例提供了一种半导体器件及其制造方法，该制造方法形成的晶体管阵列的源极和漏极分别位于沿导电沟道延伸方向的两端，而所述延伸方向垂直于晶圆表面，并且栅极环绕所述导电沟道形成，如此，极大地缩小了晶体管阵列的面积。并且，本申请实施例中晶体管阵列的各晶体管的源极可以位于同一平面，漏极可以位于同一平面，可以便于简化设计半导体器件内部的电路布局，降低半导体器件制造的工艺难度。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1A为相关技术中平面晶体管阵列的结构示意图；
图1B为相关技术中填埋式沟道晶体管阵列的结构示意图；
图2为本申请实施例提供的半导体器件的制造方法的流程示意图；
图3A为本申请实施例提供的形成柱状导电沟道的俯视图；
图3B为本申请实施例提供的形成柱状导电沟道的结构示意图；
图4A为本申请实施例提供的形成栅极层的一种可选的结构示意图；
图4B为本申请实施例提供的形成栅极层的一种可选的结构示意图；
图5A为本申请实施例提供的一种可选的形成绝缘层的俯视图；
图5B为本申请实施例提供的一种可选的形成第二凹槽的俯视图；
图5C为本申请实施例提供的一种可选的形成栅极氧化层的俯视图；
图6为本申请实施例提供的一种可选的形成栅电极的俯视图；
图7A为本申请实施例提供的形成字线的一种可选的结构示意图；
图7B为本申请实施例提供的形成字线的一种可选的结构示意图；
图8A为本申请实施例提供的形成源极的一种可选的结构示意图；
图8B为本申请实施例提供的形成源极的一种可选的结构示意图；
图9A为本申请实施例提供的形成漏极区域的结构示意图；
图9B为本申请实施例提供的形成漏极的一种可选的结构示意图；
图10A为本申请实施例提供的对晶圆进行减薄处理的结构示意图；
图10B为本申请实施例提供的形成漏极的一种可选的结构示意图；
图11A为本申请实施例提供的形成位线的一种可选的结构示意图；
图11B为本申请实施例提供的形成位线的一种可选的结构示意图；
图12为本申请实施例提供的半导体器件的结构示意图；
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对发明的具体技术方案做进一步详细描述。以下实施例用于说明本申请，但不用来限制本申请的范围。
在后续的描述中，使用用于表示元件的诸如“模块”或“单元”的后缀仅为了有利于本申请的说明，其本身没有特定的意义。因此，“模块”或“单元”可以混合地使用。
相关技术中，主流存储器的晶体管阵列包括平面(Planar)晶体管阵列和填埋式沟道(Buried Channel Array Transistor，BCAT)晶体管阵列，然而不论是平面晶体管阵列还是填埋式沟道晶体管阵列，其结构上源极和漏极均位于栅极的水平两侧。图1A为相关技术中平面晶体管阵列的结构示意图，图1B为相关技术中填埋式沟道晶体管阵列的结构示意图，如图1A和1B所示，相关技术中的晶体管的源极11和漏极12分别位于栅极13的水平两侧。这种结构下，源极和漏极分别占用了不同的位置，使得不论是平面晶体管阵列还是填埋式沟道晶体管阵列的面积都较大。
另外，由于晶体管阵列可以制备在硅衬底上，因此，晶体管阵列可以被用在各种存储器中，例如，动态随机存储器、铁电随机存储器(Ferroelectric Random Access Memory，FRAM)、磁性随机存储器(Magnetoresistive Random Access Memory，MRAM)、相变随机存储器(Phase Change Random Access Memory，PCRAM)、阻变随机存储器(Resistive RandomAccess Memory，RRAM)、纳米随机存储器(Nano Random Access Memory，NRAM)等。由于平面晶体管阵列和填埋式沟道晶体管阵列的源极和漏极分别位于栅极水平的两侧，因此，存储器的存储单元中的位线(Bit line，BL)和电容也会位于栅极的同一侧，且后续工艺中还需要实现位线、晶体管和电容之间的连接，字线(Word line，WL)和晶体管之间连接等，从而导致存储器的存储阵列区中，电路布线较复杂，制造工艺难度较大。
基于相关技术中的存在的上述问题，本申请实施例提供一种半导体器件及其制造方法，能够提供一种具有较小面积的晶体管阵列结构，且通过本申请实施例提供的晶体管阵列结构，可以简化存储器内部的电路布局，降低存储器制造的工艺难度。
图2为本申请实施例提供的一种半导体器件的制造方法的流程图，所述半导体器件，包括晶体管阵列；所述方法包括：
步骤S201、在晶圆表面形成晶体管阵列的柱状导电沟道；其中，所述柱状导电沟道的延伸方向垂直于所述晶圆表面；
步骤S202、在所述晶体管阵列的各柱状导电沟道的周围，同步形成环绕所述柱状导电沟道的栅极层；
步骤S203、在所述晶体管阵列的柱状导电沟道的所述延伸方向的两端分别形成晶体管的源极和漏极。
在本申请实施例中，晶圆是用于制作半导体器件单晶硅材料，由圆柱形的单晶硅经过研磨、抛光以及切片等步骤后形成的硅晶圆片，即晶圆。晶圆具有相背的两个圆形表面，其中一个圆形表面为上述晶圆表面，另一圆形表面本申请实施例中可以称之为晶圆背面。
本申请实施例涉及的晶体管可以包括场效应晶体管或其他具有导电沟道的晶体管。导电沟道用于在外加电场的作用下传递电荷或者停止电荷的传递，使得晶体管导通或者截止。
本申请实施例在晶圆表面形成阵列分布的柱状导电沟道，并且每一柱状导电沟道的延伸方向都垂直于晶圆表面。这里，柱状导电沟道的延伸方向，即晶体管导通时的电流方向。
此外，柱状导电沟道的横截面可以为圆形、矩形、菱形或者多边形等等，本申请实施例不做限定。
由于上述晶体管阵列的各柱状导电沟道的延伸方向均垂直于晶圆表面，晶体管的源极和漏极需要位于柱状导电沟道的两端，因此各晶体管的栅极层则需要位于柱状导电沟道的环绕侧壁旁边。晶体管的栅极用于提供栅极电压，使得晶体管的导电沟道受到电场的作用。栅极电压可以包括不同强度或者不同极性的电压，控制晶体管的导电沟道具有不同程度的导电性能。
在本申请实施例中，采用环绕柱状导电沟道的栅极层作为各晶体管的栅极。也就是说，柱状导电沟道的环绕侧壁周围整体覆盖了环形的栅极层。在制造过程中，可以对柱状导电沟道构成的阵列同步形成栅极层，无需对栅极层相对于导电沟道的位置进行对准等操作，便于在工业生产中实现。
在一些实施例中，所述在晶圆表面形成晶体管阵列的柱状导电沟道，包括：
从所述晶圆表面刻蚀，形成所述柱状导电沟道的阵列和所述柱状导电沟道之间的第一凹槽；其中，所述柱状导电沟道的阵列包括所述晶体管阵列中各晶体管的柱状导电沟道。
可以采用光刻(Photolithography，PH)或者干法刻蚀(Etching，ET)等工艺对晶圆表面进行刻蚀，例如，电子束光刻工艺、等离子体刻蚀工艺或者反应离子刻蚀工艺等，本申请实施例不做限定。
如图3A和3B(图3A为俯视图，图3B为立体图)所示，在对晶圆表面进行刻蚀的过程中，可以通过掩膜(图中未示出)遮盖晶圆表面的部分区域，即需要形成柱状导电沟道301的各区域。然后对晶圆表面进行刻蚀，在掩膜遮盖的区域以外，晶圆上的半导体材料被刻蚀掉一部分，形成一定深度的凹槽，即上述第一凹槽302。
刻蚀的深度，可以接近于半导体器件所需晶体管的长度，或者略小于晶体管的长度。但刻蚀的深度小于晶圆的初始厚度，这样，被掩膜层覆盖的区域未被刻蚀掉，则会形成以阵列的形式排布在刻蚀后剩余的部分晶圆上的柱状导电沟道301，柱状导电沟道301的环绕侧壁则暴露在上述第一凹槽302中。
本申请实施例中，通过对整个晶圆表面进行刻蚀，同步地形成柱状导电沟道301的阵列和具有相同深度的第一凹槽302，可以简化制造工艺，提高效率。
在一些实施例中，如图4A和图4B所示，所述栅极层，包括：栅极氧化层411和栅电极412；所述在所述晶体管阵列的各柱状导电沟道301的周围，同步形成环绕所述柱状导电沟道301的栅极层，包括：
在所述晶体管阵列的各柱状导电沟道301的周围，同步形成环绕所述柱状导电沟道301的所述栅极氧化层411；
在所述栅极氧化层411周围，同步形成环绕每一所述栅极氧化层411的所述栅电极412。
本申请实施例中，形成栅极层的过程包括：先形成环绕柱状导电沟道的栅极氧化层，再形成环绕栅极氧化层的栅电极。其中，上述各柱状导电沟道为单晶硅材料，用于在外加电场的作用下传递电荷或者停止电荷的传递；栅极氧化层为绝缘材料，例如，二氧化硅(SiO2)，且栅极氧化层位于柱状导电沟道与栅电极之间，用于电隔离，避免栅电极与柱状导电沟道直接接触产生电荷泄露；栅电极为金属材料，例如，金属钨(W)、金属镍(Ni)、金属铜(Cu)或者金属铝(Al)等，且栅电极环绕栅极氧化层的周围形成，可以增大导电沟道的宽度，提供更大的沟道电流。
在一种实施例中，如图4A所示，形成的栅极氧化层411可以覆盖在柱状导电沟道的环绕侧壁上，同时覆盖在第一凹槽的底部。示例性地，可以对形成上述第一凹槽后的晶圆上方整体进行氧化处理(此时可以保留形成第一凹槽时柱状导电沟道顶部覆盖的掩膜，从而防止柱状导电沟道的顶部被氧化)，然后再在覆盖有栅极氧化层411的柱状导电沟道的环绕侧壁外形成栅电极412。
在另一实施例中，如图4B所示，形成的栅极氧化层411可以仅覆盖在柱状导电沟道的环绕侧壁上，然后再在覆盖有栅极氧化层411的柱状导电沟道的环绕侧壁外形成栅电极412。
示例性地，位于同一列的柱状导电沟道的栅电极412可以连接为一条直线，作为字线，并在行方向间隔开来，即位于同一行中环绕柱状导电沟道的栅电极相互分离。
需要说明的是，图4A和图4B中的栅电极412为透视后的效果，便于观察环绕的栅极氧化层覆盖在柱状导电沟道的环绕侧壁上的结构，以及环绕的栅电极覆盖在栅极氧化层的周围并在列方向相互连接的结构。
在一些实施例中，图5A至5C为图4B所示晶体管阵列的各导电沟道形成栅极氧化层的俯视图。如图5A至5C所示，所述在所述晶体管阵列的各柱状导电沟道301的周围，同步形成环绕所述柱状导电沟道301的所述栅极氧化层411，包括：
在所述第一凹槽302中沉积绝缘材料，形成绝缘层521；
对所述绝缘层521进行刻蚀，形成第二凹槽522；其中，各晶体管的所述柱状导电沟道301的至少部分深度的环绕侧壁在所述第二凹槽522内裸露；
对裸露的所述柱状导电沟道301的环绕侧壁进行氧化处理，形成环绕所述柱状导电沟道301的所述栅极氧化层523。
沉积工艺可以包括但不限于以下方式：化学气相沉积(Chemical VaporDeposition，PVD)、物理气相沉积(Physical Vapour Deposition，PVD)或者原子层沉积(Atomic Layer Deposition，ALD)。绝缘材料可以是二氧化硅或其他绝缘材料。如图5A所示，本申请实施例中，通过在第一凹槽中沉积绝缘材料SiO2，可以将各柱状导电沟道间隔开来，并且绝缘材料SiO2覆盖在第一凹槽底部和各柱状导电沟道的周围从而形成绝缘层。
需要说明的是，在实际沉积绝缘材料的过程中，绝缘材料SiO2会覆盖在柱状导电沟道的表面，通常在沉积完成后，可以采用化学机械研磨(Chemical MechanicalPolishing，CMP)工艺，打磨去除多余的绝缘材料SiO2，以暴露出柱状导电沟道的表面。
如图5B所示，对柱状导电沟道周围的绝缘层进行刻蚀时，可以通过掩膜(图中未示出)遮盖部分绝缘层521，仅裸露出需要形成第二凹槽的区域，然后再进行刻蚀。在掩膜遮盖的区域以外，即柱状导电沟道周围形成一定深度的第二凹槽。其中，每一第二凹槽在晶体管阵列的行方向上具有大于柱状导电沟道的宽度，并在晶体管阵列的列方向上延伸。在刻蚀完成后，所述绝缘层并未被完全去除，剩余的绝缘层位于两个相邻的第二凹槽之间，并将列方向相邻的第二凹槽间隔开来。
需要说明的是，上述晶体管阵列可以以行列的方式排布，上述行方向可以与列方向相对垂直，也可以具有一定的夹角。
在延伸方向上，第二凹槽可以具有小于或等于第一凹槽的深度。其中，当第二凹槽的深度小于第一凹槽的深度时，各晶体管的柱状导电沟道的环绕侧壁部分深度暴露在第二凹槽内，环绕侧壁的其余部分与底部的绝缘层接触；当第二凹槽的深度等于第一凹槽的深度时，各晶体管的柱状导电沟道的环绕侧壁完全地暴露在第二凹槽内。
如图5C所示，对上述柱状导电沟道裸露在第二凹槽内的环绕侧壁进行氧化处理的工艺包括但不限于：直接氧化，碱性氧化或者酸性氧化。本申请实施例中，通过加热的方式直接氧化，使柱状导电沟道环绕侧壁上的硅与含有氧化物质的气体在高温下进行化学反应，从而在硅表面产生一层致密的二氧化硅薄膜，形成环绕柱状导电沟道的栅极氧化层(SiO2)。
本申请实施例中，柱状导电沟道的环绕侧壁沿所述延伸方向的深度至少部分地暴露在第二凹槽内，可以简化工艺，便于形成环绕的栅极氧化层。
在一些实施例中，图6为图4B所示晶体管阵列的各柱状导电沟道形成栅电极的俯视图。如图6所示，所述在所述栅极氧化层523周围，同步形成环绕每一所述栅极氧化层523的所述栅电极634，包括：
在所述第二凹槽522中沉积导电材料，形成环绕所述栅极氧化层523的所述栅电极634。
这里，沉积工艺包括但不限于化学气相沉积、物理气相沉积或者原子层沉积。导电材料可以是多晶硅、金属或者其他导电材料。本申请实施例中，沉积的导电材料为金属钨，通过将钨原子以低压气体或等离子体的过程在上述栅极氧化层的周围覆盖金属钨薄膜，进而形成栅电极。
由于形成的栅电极环绕柱状导电沟道，可以增大导电沟道的宽度，提供更大的沟道电流。
在一些实施例中，所述第二凹槽贯穿所述晶体管阵列中位于同一列的所述柱状导电沟道；所述位于同一列的晶体管的各所述栅电极的导电材料相互连接，且相互连接的所述导电材料为所述同一列晶体管的字线。
本申请实施例中，贯穿是指在晶体管阵列的列方向上，多个柱状导电沟道位于同一列的第二凹槽之中，每一柱状导电沟道的环绕侧壁沿所述延伸方向的深度都至少部分地暴露在同一列的第二凹槽内。
在第二凹槽中沉积导电材料形成栅电极的过程中，除了在环绕各晶体管的栅极氧化层周围形成栅电极，还会在同一列上彼此相邻的两个栅电极之间沉积导电材料用于相互连接，以填充满上述第二凹槽。如图7A和7B所示，在同一列方向延伸的栅电极701，通过外部接线电连接外部电路，用于形成字线。其中，字线可以提供字线电压，并通过字线电压控制各晶体管的导通或截止。
由于形成的栅电极在同一列方向上互相连接用于形成字线，可以方便半导体器件中字线的布线，并优化控制性能。
在一些实施例中，所述在所述晶体管阵列的柱状导电沟道的所述延伸方向的两端分别形成晶体管的源极和漏极，包括：
在所述晶体管阵列的各柱状导电沟道远离所述晶圆底部的一端，同步形成所述晶体管阵列中各晶体管的源极；
在所述晶体管阵列的各柱状导电沟道靠近所述晶圆底部的一端，同步形成所述晶体管阵列中各晶体管的漏极。
本申请实施例中，在刻蚀第一凹槽和第二凹槽后，会在柱状导电沟道的一端暴露出部分晶圆底部。在延伸方向上，柱状导电沟道具有远离晶圆底部的一端和靠近晶圆底部的一端。其中，各柱状导电沟道远离晶圆底部的一端位于同一平面，且在晶体管阵列的行方向和列方向上间隔分布，用于在后续工艺中形成各晶体管的源极；各柱状导电沟道靠近晶圆底部的一端位于同一平面，且在晶体管阵列的行方向和列方向上间隔分布，用于在后续工艺中形成各晶体管的漏极。
由于各晶体管的源极位于同一平面，漏极也位于同一平面，可以便于简化设计半导体器件内部的电路布局，降低半导体器件制造的工艺难度。
在一些实施例中，如图8A和8B所示，所述在所述晶体管阵列的各柱状导电沟道远离所述晶圆底部的一端，同步形成所述晶体管阵列中各晶体管的源极801，包括：
在所述晶体管阵列的各柱状导电沟道远离所述晶圆底部的一端，对各所述柱状导电沟道进行离子注入，形成所述晶体管阵列中各晶体管的源极801。
图8A与图8B中形成源极的方法可以是相同的，其中，图8A对应如上述实施例中图7A的情况，图8B对应如上述实施例中图7B的情况。
在形成源极之前，需要在延伸方向上进行刻蚀工艺，例如，光刻、干法刻蚀或者湿法刻蚀，以暴露出各柱状导电沟道远离所述晶圆底部的一端。在进行刻蚀的过程中，可以沿所述延伸方向对栅极层刻蚀一定的深度，并去除各柱状导电沟道和绝缘层顶部的导电材料。其中，刻蚀的深度等于或略小于各晶体管源极沿延伸方向的厚度，这样，被掩膜层覆盖的区域未被刻蚀掉，形成同一平面内以阵列形式排布的各柱状导电沟道远离所述晶圆底部的一端。
进行离子注入时，将需要掺杂的粒子通过离子束的方式入射到各柱状导电沟道远离晶圆底部的一端，通过一系列物理化学相互作用，掺杂的粒子会逐渐损失能量，并停留在其中，并在各柱状导电沟道远离晶圆底部的一端形成各晶体管的源极。
由于形成位于各晶体管延伸方向的源极，使得各晶体管的源极位于同一平面，可以便于简化设计半导体器件内部的电路布局，降低半导体器件制造的工艺难度。
在一些实施例中，如图9A和9B所示，在所述晶体管阵列的各柱状导电沟道靠近所述晶圆底部的一端，同步形成所述晶体管阵列中各晶体管的漏极902，包括：
从晶圆背面(图中未示出)对所述晶圆进行离子注入，形成所述晶体管阵列的漏极区域901；其中，所述晶圆背面是与所述晶圆表面相背的一面；
对所述漏极区域901进行刻蚀处理，形成所述晶体管阵列中各晶体管的漏极902；其中，所述晶体管阵列的各晶体管的漏极902在所述晶圆底部间隔分布，即位于同一行的晶体管的漏极902间隔分布，且位于同一列的晶体管的漏极902间隔分布。
晶圆表面为刻蚀形成第一凹槽和柱状导电沟道的表面，晶圆背面是与晶圆表面相背的一面，也是所述晶圆底部的底表面。
这里，图9A至9B所示的形成漏极的过程可以应用于上述实施例中具有如图8A所示的阵列结构。可以在各柱状导电沟道底部连接的衬底部分形成漏极，即从晶圆背面进行离子注入(Ion implantation)工艺，并进一步通过刻蚀等方法将各晶体管的漏极相互分离开。
如图9A所示，在进行离子注入工艺时，将需要掺杂的粒子通过离子束的方式入射到晶圆底部，通过一系列物理化学相互作用，掺杂的粒子会逐渐损失能量，并停留在晶圆底部材料中，将整个晶圆底部掺杂从而形成晶体管阵列的漏极区域。其中，漏极区域通过上述栅极氧化层与栅电极电隔离，可以有效保护栅电极材料。
需要说明的是，在离子注入之前还可以进行晶圆背面的减薄工艺，用于减小晶圆底部的厚度。并且晶圆键合工艺的实现过程在晶圆背面的减薄工艺之前，通过第二晶圆与待减薄晶圆键合，并提供支持作用，可以防止待减薄晶圆在减薄过程中的损坏。
如图9B所示，在晶体管阵列的列方向上，通过光刻和干法刻蚀工艺对所述漏极区域进行刻蚀。在刻蚀过程中，可以通过掩膜遮盖各柱状导电沟道靠近晶圆底部的一端，即需要形成各晶体管漏极的区域，然后对漏极区域进行刻蚀。在掩膜遮盖的区域以外，所述漏极区域被刻蚀掉一部分，并沿延伸方向，刻蚀一定的深度，去除所述部分栅极氧化层。这样，在被掩膜覆盖的区域上形成晶体管阵列中各晶体管的漏极。其中，各晶体管的漏极位于同一平面，且在行方向和列方向上间隔分布。
在一些实施例中，如图10A和10B所示，在所述晶体管阵列的各柱状导电沟道靠近所述晶圆底部的一端，同步形成所述晶体管阵列中各晶体管的漏极1002，包括：
从晶圆背面(图中未示出)对所述晶圆进行减薄处理，暴露出所述柱状导电沟道的靠近所述晶圆底部的一端；其中，所述晶圆背面是与所述晶圆表面相背的一面；
对各所述柱状导电沟道靠近所述晶圆底部的一端进行离子注入，形成所述晶体管阵列中各晶体管的漏极1002。
不同于上述图9A至9B所示的方法，这里的图10A及10B是针对如图8B所示的阵列结构的基础上进一步形成漏极的过程。
这里，对晶圆背面进行减薄需要去除各晶体管的柱状导电沟道下相互连接的晶圆部分，减薄的方式可以包括物理或者化学方法。例如，通过研磨的方式进行物理减薄，或者通过利用带有腐蚀性的液体或气体对晶圆进行刻蚀实现减薄。
在进行减薄处理之前，可以对晶圆进行键合工艺，即通过第二晶圆与待减薄晶圆键合，并提供支持作用，可以防止待减薄晶圆在减薄过程中的损坏。
本申请实施例中，从晶圆背面采用化学机械研磨工艺进行减薄处理并进行平坦化，以暴露出各柱状导电沟道靠近晶圆底部的一端。
进行离子注入时，可以将需要掺杂的粒子通过离子束的方式入射到各柱状导电沟道靠近晶圆底部的一端，通过一系列物理或化学相互作用，掺杂的粒子会逐渐损失能量，并停留在其中，并在各柱状导电沟道靠近晶圆底部的一端形成各晶体管的漏极。
需要说明的是，本申请实施例中，由于各晶体管的漏极位于同一平面，因此可以通过一次离子注入统一形成，从而简化制造工艺，提高效率。
在一些实施例中，如图11A和11B所示，所述方法还包括：
在所述晶体管阵列中各晶体管的源极1101表面沉积金属层(图中未示出)；刻蚀所述金属层，形成连接所述晶体管阵列中位于同一行的各晶体管的源极的位线1102。
如图11A和11B所示，通过在预设位线位置沉积金属层来形成位线。其中，沉积金属层的材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)或者其它金属材料。沉积工艺包括但不限于化学气相沉积、物理气相沉积、原子层沉积或者其他沉积工艺。本申请实施例中，进行沉积的金属材料为钨，通过在各晶体管的源极表面进行物理气相沉积，将钨原子以低压气体的方式沉积在源极表面，形成金属层。
在对金属层进行刻蚀的过程中，可以采用光刻工艺或干法刻蚀，通过掩膜遮盖同一行中各晶体管源极区域的金属层，对掩膜遮盖以外的区域进行部分刻蚀，去除多余的金属层。刻蚀完成后，被掩膜层覆盖的区域未被刻蚀掉，在晶体管阵列的同一行中形成位线。
本申请实施例还提供一种半导体器件，如图12所示，该半导体器件1200包括：
具有柱状导电沟道1201的晶体管阵列；其中，所述晶体管阵列的各所述柱状导电沟道1201的延伸方向垂直于形成所述晶体管阵列的晶圆表面；
所述晶体管阵列的各柱状导电沟道1201的周围，具有环绕所述柱状导电沟道的栅极层1202；
所述晶体管阵列的柱状导电沟道1201的所述延伸方向的两端分别具有晶体管的源极1203和漏极1204。
本申请实施例中，环绕柱状导电沟道1201周围的栅极层1202可作为半导体器件的字线1205；连接各晶体管源极1203的金属层可作为半导体器件的位线1206。其中，字线在晶体管阵列的列方向延伸，位线在晶体管阵列的行方向延伸。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种半导体器件的制造方法，其特征在于，所述半导体器件，包括晶体管阵列；所述方法包括：
在晶圆表面形成晶体管阵列的柱状导电沟道；其中，所述柱状导电沟道的延伸方向垂直于所述晶圆表面；
在所述晶体管阵列的各柱状导电沟道的周围，同步形成环绕所述柱状导电沟道的栅极层；
在所述晶体管阵列的柱状导电沟道的所述延伸方向的两端分别形成晶体管的源极和漏极。
2.根据权利要求1所述的方法，其特征在于，所述在晶圆表面形成晶体管阵列的柱状导电沟道，包括：
从所述晶圆表面刻蚀，形成所述柱状导电沟道的阵列和所述柱状导电沟道之间的第一凹槽；其中，所述柱状导电沟道的阵列包括所述晶体管阵列中各晶体管的柱状导电沟道。
3.根据权利要求1所述的方法，其特征在于，所述栅极层，包括：栅极氧化层和栅电极；所述在所述晶体管阵列的各柱状导电沟道的周围，同步形成环绕所述柱状导电沟道的栅极层，包括：
在所述晶体管阵列的各柱状导电沟道的周围，同步形成环绕所述柱状导电沟道的所述栅极氧化层；
在所述栅极氧化层周围，同步形成环绕每一所述栅极氧化层的所述栅电极。
4.根据权利要求3所述的方法，其特征在于，所述在所述晶体管阵列的各柱状导电沟道的周围，同步形成环绕所述柱状导电沟道的所述栅极氧化层，包括：
在所述第一凹槽中沉积绝缘材料，形成绝缘层；
对所述绝缘层进行刻蚀，形成第二凹槽；其中，各晶体管的所述柱状导电沟道的至少部分深度的环绕侧壁在所述第二凹槽内裸露；
对裸露的所述柱状导电沟道的环绕侧壁进行氧化处理，形成环绕所述柱状导电沟道的所述栅极氧化层。
5.根据权利要求3所述的方法，其特征在于，所述在所述栅极氧化层周围，同步形成环绕每一所述栅极氧化层的所述栅电极，包括：
在所述第二凹槽中沉积导电材料，形成环绕所述栅极氧化层的所述栅电极。
6.根据权利要求5所述的方法，其特征在于，所述第二凹槽贯穿所述晶体管阵列中位于同一列的所述柱状导电沟道；所述位于同一列的晶体管的各所述栅电极的导电材料相互连接，且相互连接的所述导电材料为所述同一列晶体管的字线。
7.根据权利要求1所述的方法，其特征在于，所述在所述晶体管阵列的柱状导电沟道的所述延伸方向的两端分别形成晶体管的源极和漏极，包括：
在所述晶体管阵列的各柱状导电沟道远离所述晶圆底部的一端，同步形成所述晶体管阵列中各晶体管的源极；
在所述晶体管阵列的各柱状导电沟道靠近所述晶圆底部的一端，同步形成所述晶体管阵列中各晶体管的漏极。
8.根据权利要求7所述的方法，其特征在于，在所述晶体管阵列的各柱状导电沟道靠近所述晶圆底部的一端，同步形成所述晶体管阵列中各晶体管的漏极，包括：
从晶圆背面对所述晶圆进行离子注入，形成所述晶体管阵列的漏极区域；其中，所述晶圆背面是与所述晶圆表面相背的一面；
对所述漏极区域进行刻蚀处理，形成所述晶体管阵列中各晶体管的漏极；其中，所述晶体管阵列的各晶体管的漏极在所述晶圆底部间隔分布。
9.根据权利要求7所述的方法，其特征在于，在所述晶体管阵列的各柱状导电沟道靠近所述晶圆底部的一端，同步形成所述晶体管阵列中各晶体管的漏极，包括：
从晶圆背面对所述晶圆进行减薄处理，暴露出所述柱状导电沟道的靠近所述晶圆底部的一端；其中，所述晶圆背面是与所述晶圆表面相背的一面；
对各所述柱状导电沟道靠近所述晶圆底部的一端进行离子注入，形成所述晶体管阵列中各晶体管的漏极。
10.根据权利要求7所述的方法，其特征在于，所述在所述晶体管阵列的各柱状导电沟道远离所述晶圆底部的一端，同步形成所述晶体管阵列中各晶体管的源极，包括：
在所述晶体管阵列的各柱状导电沟道远离所述晶圆底部的一端，对各所述柱状导电沟道进行离子注入，形成所述晶体管阵列中各晶体管的源极。
11.根据权利要求7所述的方法，其特征在于，所述方法还包括：
在所述晶体管阵列中各晶体管的源极表面沉积金属层；
刻蚀所述金属层，形成连接所述晶体管阵列中位于同一行的各晶体管的源极的位线。
12.一种半导体器件，其特征在于，包括：
具有柱状导电沟道的晶体管阵列；其中，所述晶体管阵列的各所述柱状导电沟道的延伸方向垂直于形成所述晶体管阵列的晶圆表面；
所述晶体管阵列的各柱状导电沟道的周围，具有环绕所述柱状导电沟道的栅极层；
所述晶体管阵列的柱状导电沟道的所述延伸方向的两端分别具有晶体管的源极和漏极。
CN202110748651.9A 2021-07-02 2021-07-02 半导体器件及其制造方法 Pending CN113629011A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110748651.9A CN113629011A (zh) 2021-07-02 2021-07-02 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110748651.9A CN113629011A (zh) 2021-07-02 2021-07-02 半导体器件及其制造方法

Publications (1)

Publication Number Publication Date
CN113629011A true CN113629011A (zh) 2021-11-09

Family

ID=78378909

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110748651.9A Pending CN113629011A (zh) 2021-07-02 2021-07-02 半导体器件及其制造方法

Country Status (1)

Country Link
CN (1) CN113629011A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115064523A (zh) * 2022-08-08 2022-09-16 芯盟科技有限公司 半导体结构及其制造方法
WO2023097955A1 (zh) * 2021-11-30 2023-06-08 长鑫存储技术有限公司 半导体结构及其制作方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060172483A1 (en) * 2005-02-03 2006-08-03 Micron Technology, Inc. DRAM arrays, vertical transistor structures and methods of forming transistor structures and DRAM arrays
US20120052640A1 (en) * 2010-08-31 2012-03-01 Mark Fischer Methods Of Forming Pluralities Of Vertical Transistors, And Methods Of Forming Memory Arrays
CN102544013A (zh) * 2010-12-15 2012-07-04 力晶科技股份有限公司 具有垂直沟道晶体管的动态随机存取存储单元及阵列
CN103038882A (zh) * 2010-06-28 2013-04-10 美光科技公司 三维存储器及形成所述三维存储器的方法
US20130193400A1 (en) * 2012-01-27 2013-08-01 Micron Technology, Inc. Memory Cell Structures and Memory Arrays
KR20150022518A (ko) * 2013-08-23 2015-03-04 에스케이하이닉스 주식회사 수직채널트랜지스터를 포함하는 반도체장치 및 그 제조 방법
US20160233224A1 (en) * 2015-02-05 2016-08-11 Conversant Intellectual Property Management Inc. Access Transistor of a Nonvolatile Memory Device and Method for Fabricating Same
CN208923087U (zh) * 2018-09-20 2019-05-31 长鑫存储技术有限公司 半导体器件
CN110024133A (zh) * 2016-12-24 2019-07-16 英特尔公司 垂直晶体管器件和技术
CN110931487A (zh) * 2018-09-20 2020-03-27 长鑫存储技术有限公司 半导体器件及其制备方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060172483A1 (en) * 2005-02-03 2006-08-03 Micron Technology, Inc. DRAM arrays, vertical transistor structures and methods of forming transistor structures and DRAM arrays
CN103038882A (zh) * 2010-06-28 2013-04-10 美光科技公司 三维存储器及形成所述三维存储器的方法
US20120052640A1 (en) * 2010-08-31 2012-03-01 Mark Fischer Methods Of Forming Pluralities Of Vertical Transistors, And Methods Of Forming Memory Arrays
CN102544013A (zh) * 2010-12-15 2012-07-04 力晶科技股份有限公司 具有垂直沟道晶体管的动态随机存取存储单元及阵列
US20130193400A1 (en) * 2012-01-27 2013-08-01 Micron Technology, Inc. Memory Cell Structures and Memory Arrays
KR20150022518A (ko) * 2013-08-23 2015-03-04 에스케이하이닉스 주식회사 수직채널트랜지스터를 포함하는 반도체장치 및 그 제조 방법
US20160233224A1 (en) * 2015-02-05 2016-08-11 Conversant Intellectual Property Management Inc. Access Transistor of a Nonvolatile Memory Device and Method for Fabricating Same
CN110024133A (zh) * 2016-12-24 2019-07-16 英特尔公司 垂直晶体管器件和技术
CN208923087U (zh) * 2018-09-20 2019-05-31 长鑫存储技术有限公司 半导体器件
CN110931487A (zh) * 2018-09-20 2020-03-27 长鑫存储技术有限公司 半导体器件及其制备方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023097955A1 (zh) * 2021-11-30 2023-06-08 长鑫存储技术有限公司 半导体结构及其制作方法
CN115064523A (zh) * 2022-08-08 2022-09-16 芯盟科技有限公司 半导体结构及其制造方法
CN115064523B (zh) * 2022-08-08 2022-12-13 芯盟科技有限公司 半导体结构及其制造方法

Similar Documents

Publication Publication Date Title
US11217588B2 (en) Integrated assemblies comprising voids between active regions and conductive shield plates, and methods of forming integrated assemblies
TW569397B (en) Dram cell arrangement with vertical MOS transistors and method for its fabrication
US8716116B2 (en) Method of forming a DRAM array of devices with vertically integrated recessed access device and digitline
US7842990B2 (en) Nonvolatile ferroelectric memory device including trench capacitor
KR100415973B1 (ko) Dram셀장치및그제조방법
US7595262B2 (en) Manufacturing method for an integrated semiconductor structure
US7439149B1 (en) Structure and method for forming SOI trench memory with single-sided strap
US20050186746A1 (en) Method of manufacturing a fin field effect transistor
TW201721843A (zh) 非揮發性半導體記憶裝置及其製造方法
US10868078B2 (en) Methods of forming integrated circuitry
US8395139B1 (en) 1T1R resistive memory device and fabrication method thereof
US9812641B2 (en) Non-volatile memory device and methods for fabricating the same
CN113629011A (zh) 半导体器件及其制造方法
CN114093821A (zh) 一种半导体器件及其制造方法
TWI512948B (zh) 製造高集積度半導體裝置的方法以及利用該方法製成的半導體裝置
CN114121961B (zh) 动态随机存取存储器及其形成方法
CN114530419A (zh) 存储器的形成方法及存储器
CN113629054A (zh) U型晶体管阵列及其形成方法、半导体器件及其形成方法
US20110006353A1 (en) Dram devices
CN115988875A (zh) 一种3d堆叠的半导体器件及其制造方法、电子设备
US20240172411A1 (en) Transistor array and method for manufacturing same, semiconductor device and method for manufacturing same
JP2012033766A (ja) 半導体記憶装置およびその製造方法
CN115274670A (zh) 半导体结构及其制作方法、存储器
CN114927521A (zh) 半导体结构及其制作方法
US20120108034A1 (en) Substrate Structure Having Buried Wiring And Method For Manufacturing The Same, And Semiconductor Device And Method For Manufacturing The Same Using The Substrate Structure

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination