JP2012033766A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法 Download PDF

Info

Publication number
JP2012033766A
JP2012033766A JP2010172739A JP2010172739A JP2012033766A JP 2012033766 A JP2012033766 A JP 2012033766A JP 2010172739 A JP2010172739 A JP 2010172739A JP 2010172739 A JP2010172739 A JP 2010172739A JP 2012033766 A JP2012033766 A JP 2012033766A
Authority
JP
Japan
Prior art keywords
layer
forming
trench
element isolation
interval
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010172739A
Other languages
English (en)
Inventor
Wataru Sakamoto
渉 坂本
Fumitaka Arai
史隆 荒井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2010172739A priority Critical patent/JP2012033766A/ja
Priority to US13/194,131 priority patent/US20120025293A1/en
Publication of JP2012033766A publication Critical patent/JP2012033766A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】半導体記憶装置を微細化した場合であっても、十分にカップリング比を高くする。
【解決手段】半導体記憶装置は、マトリクス状に配置されたメモリセルと複数のワード線１６とを有する。メモリセル１３は、行方向に複数個直列接続される。ワード線１６は、複数のメモリセル１３の制御ゲートを行方向と直交する列方向にそれぞれ接続する。メモリセル１３の行方向の間隔は、第１の間隔と第１の間隔より広い第２の間隔とが交互に繰り返されている。
【選択図】図４

Description

不揮発性の半導体記憶装置およびその製造方法に関する。
浮遊ゲートを有する半導体記憶装置に対する書き込み及び読み出し速度の向上などの要求が高まっている。よって、制御ゲート電極から浮遊電極に印加される電圧比（カップリング比）を高める必要がある。
具体的には、素子分離領域の高さを浮遊ゲートよりも低くする。素子分離領域が低いので、ゲート間絶縁膜と浮遊ゲートとの接触面積を増加させることができる。また、制御ゲートを浮遊ゲート間へ埋め込むことができる。
特開２０１０−７３８９６号公報 特開２００９−４９４０３号公報
微細化を進めることにより、素子分離領域の幅が狭くなっている。これは制御ゲートを埋め込む幅が狭くなることにつながる。従って、十分に制御ゲートを埋め込むことができないという課題がある。
従って、微細化した場合であっても、十分にカップリング比を高くすることができる半導体記憶装置およびその製造方法を提供することを目的とする。
本実施の形態に係る半導体記憶装置は、マトリクス状に配置された不揮発性のメモリセルと複数のワード線とを有する。メモリセルは、行方向に複数個直列接続される。ワード線は、複数のメモリセルの制御ゲートを行方向と直交する列方向にそれぞれ接続する。メモリセルの行方向の間隔は、第１の間隔と第２の間隔とが交互に繰り返されている。第２の間隔は第１の間隔より広いことを特徴とする。
第１の実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック図。 メモリセルアレイの回路構成の一部を示す図。 Ａ−Ａ断面の構造を示す図。 Ｂ−Ｂ断面の構造を示す図。 Ｃ部の位置関係を示す図。 第１の実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法を示す図。 第１の実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法を示す図。 第１の実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法を示す図。 第１の実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法を示す図。 第１の実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法を示す図。 第１の実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法を示す図。 容量ネットワークを示す図。 コンタクトが位置ずれした場合を示す図。 第２の実施の形態によるＮＡＮＤ型フラッシュメモリの製造工程を示す図。 第２の実施の形態によるＮＡＮＤ型フラッシュメモリの製造工程を示す図。 第２の実施の形態によるＮＡＮＤ型フラッシュメモリの製造工程を示す図。 第２の実施の形態によるＮＡＮＤ型フラッシュメモリの製造工程を示す図。 第３の実施の形態によるＮＡＮＤ型フラッシュメモリの断面を示す図。 第４の実施の形態によるＮＡＮＤ型フラッシュメモリの断面を示す図。
以下、図面を参照して、この発明の実施の形態を説明する。なお、説明の都合上、実施の形態の説明における上下左右や高低深い浅いなどの方向は、後述する半導体基板２５（半導体領域）の裏面側を基準とした相対的な位置関係である。従って、重力方向を基準とした方向に対し、位置関係が異なる場合がある。
［第１の実施の形態］
図１は、第１の実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック図である。メモリセルアレイ１には、複数のメモリセルがアレイ状に配置されている。ロウデコーダ２は、メモリセルアレイ１に設けられたワード線および選択ゲート線を選択駆動するために設けられている。カラムデコーダ３は、メモリセルアレイ１に設けられたビット線を選択するために設けられている。
高電圧発生部４は、メモリセルアレイ１のメモリセルへ読み出し、書き込み、または消去を行う際、外部から供給された電源電圧を昇圧するために設けられている。制御部５は、ロウデコーダ２、カラムデコーダ３、高電圧発生部４、またこれらを通じてメモリセルアレイ１を制御するために設けられている。また、制御部５はＮＡＮＤ型フラッシュメモリの外部とデータおよびコマンドの入出力を行うために設けられている。
図２は、メモリセルアレイ１の回路構成の一部を示す図である。メモリセルアレイ１は、複数のブロック１１を備える。図２は、任意のｉ番目のブロック１１ｉと、隣接するブロック１１ｉ−１および１１ｉ＋１の一部とを図示している。
ブロック１１は、複数のＮＡＮＤセルユニット１２を備える。１つのブロック１１内に、０〜ｋのＮＡＮＤセルユニット１２を備えることができる。例えば、ｋは４２２３である。
ＮＡＮＤセルユニット１２は、複数のメモリセル１３を備える。メモリセル１３はデータを記憶するために設けられている。１つのＮＡＮＤセルユニット１２内に、たとえば０〜６５のメモリセル１３を備えることができる。
メモリセル１３は、互いにソースとドレインとが直列に接続されている。直列に接続されたメモリセル１３のうち両端から１〜３個のメモリセル（図２では１個の場合１３０および１３６５、３個の場合１３０〜２および１３６３〜６５）には、無効なデータを記憶するためのダミーセルを用いることができる。
ＮＡＮＤセルユニット１２は、選択ゲートトランジスタ１４、１５をさらに備える。選択ゲートトランジスタ１４は、直列に接続されたメモリセル１３のドレイン側の端に直列に接続される。選択ゲートトランジスタ１５は、直列に接続されたメモリセル１３のソース側の端に直列に接続される。ＮＡＮＤセルユニット１２は、選択ゲートトランジスタ１４、１５によって選択される。
メモリセル１３のＣＧ（コントロールゲート）は、複数のワード線１６のいずれかに共通接続されている。具体的には、マトリクス状に配置されたメモリセル１３のうち、ＮＡＮＤセルユニット１２の直列方向（行方向）に直交する方向（列方向）に並んだメモリセル１３が、共通のワード線１６に接続されている。この結果、ワード線１６のメモリセル１３の位置に相当する部分は、ＣＧとして機能する。
従って、メモリセル１３０〜１３６５が直列に接続されている場合、１つのブロック１１についてワード線１６はワード線１６０〜１６６５の６６本のワード線に、それぞれｋ＋１個のメモリセル１３が共通接続される。
１つのページ２１は、各ワード線１６０〜１６６５にそれぞれ接続された複数のメモリセル１３を有する。１つのページ２１には、１つのブロック内のＮＡＮＤセルユニットの個数（図２ではｋ＋１）分のメモリセル１３を含む。なお、例えばｋ＝４２２３の場合には、４０９６個のメモリセルを記憶領域、１２８個のメモリセルをリダンダンシ領域およびその他領域として使用することができる。
選択ゲートトランジスタ１４のゲートは、選択ゲート線１７にて共通接続されている。また、選択ゲートトランジスタ１４のドレインは、ビット線１９０〜ｋのいずれかに接続されている。
選択ゲートトランジスタ１５のゲートは、選択ゲート線１８にて共通接続されている。また、選択ゲートトランジスタ１５のソースはソース線２０に接続されている。ソース線２０は、行方向に隣接するブロックで共有される。例えば図２の例では、ブロック１１ｉと１１ｉ＋１とで共有される。
図３は、図２におけるＡ−Ａ断面の構造について、模式的に表した図である。なお、図３において、半導体記憶装置の表面および裏面など、説明に直接関わらない部分については図示を省略する。
メモリセル１３は、半導体基板上に絶縁膜を介してＦＧ（フローティングゲート）２２とＣＧとして機能するワード線１６の一部とが積層形成されたスタックゲート構造を有している。
メモリセル１３のソースとドレインは、隣接するメモリセル１３および選択ゲートトランジスタ１４、１５と共有するソースドレイン２３を介して、直列に接続されている。選択ゲートトランジスタ１４のドレイン２３ａは、ビット線１９に接続されている。選択ゲートトランジスタ１５のソース２３ｂは、ソース線２０に接続されている。
ドレイン２３ａとビット線１９との間は、コンタクトプラグ２４ａを用いて接続されている。ドレイン２３ｂとソース線２０との間は、コンタクトプラグ２４ｂを用いて接続されている。
ソースドレイン２３とドレイン２３ａ、ソース２３ｂは、半導体基板２５にイオン注入することにより設けることができる。
図４は、図２におけるＢ−Ｂ断面の構造について、模式的に表した図である。なお、図４において、Ｂ−Ｂ断面における６つのメモリセル１３について図示し、半導体記憶装置の表面および裏面など、説明に直接関わらない部分については図示を省略する。
メモリセル１３のそれぞれは、素子分離絶縁層２６により電気的に分離されている。本実施の形態では、素子分離はＳＴＩ構造を有している。素子分離絶縁層２６には、たとえば半導体基板２５に形成されたトレンチ内部に堆積されたシリコン酸化膜を用いることができる。
素子分離層２６は、列方向の幅の異なる第１の素子分離層２６１と第２の素子分離層２６２とが、列方向に交互に繰り返されている。第２の素子分離層２６２の列方向の幅は、第１の素子分離層２６１の列方向の幅と比べ、広くなっている。すなわち、メモリセル１３の列方向の間隔は、第１の素子分離層２６１の幅に対応した第１の間隔と、第２の素子分離層２６２の幅に対応した第２の間隔とが交互に繰り返されている。
第１の素子分離層２６１の高さは、第２の素子分離層２６２の高さよりも高くなっている。また、第１の素子分離層２６１および第２の素子分離層２６２の高さは、トンネル絶縁膜２７上面より高くなっている。
また、第２の素子分離層２６２の高さは、ＦＧ２２上面の最も高さの高い部分より低くなっている。これにより、ワード線１６の一部であるＣＧとして機能する部分は、第２の素子分離層２６２の幅に対応した部分のＦＧ２２間に埋め込まれる。
図５は、図２のＣ部におけるＡＡとワード線１６、選択ゲート線１８の位置関係を示す図である。ここで、図５においては説明の都合上、ＡＡ、ワード線１６、選択ゲート線１８の他、素子分離層２６を図示し、他の構成については図示を省略する。
第１の素子分離層２６１と第２の素子分離層２６２との間は、ＡＡ（アクティブエリア）として機能する。ＡＡの列方向の間隔は、第１の素子分離層２６１の幅に対応した第１の間隔と、第２の素子分離層２６２の幅に対応した第２の間隔とが交互に繰り返されている。従って、選択ゲートトランジスタ１４および選択ゲートトランジスタ１５の列方向の間隔も、第１の間隔と第２の間隔とが交互に繰り返されている。
図６ａから図１１ｂは、第１の実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法を示す図である。図６ａから図１０ｂは、図２におけるＢ−Ｂ断面について、図１１ａは、図２におけるＡ−Ａ断面について、図１１ｂは、図２におけるＤ−Ｄ断面について、示す図である。なお、説明の都合上、たとえばウェーハ裏面など構成の一部の図示を省略する。
まず、図６ａに示す様に、半導体基板２５上にトンネル絶縁膜２７、ＦＧ２２の順に形成する。
半導体基板２５には、シリコン等の半導体材料を用いた基板の他、表面に半導体領域が形成された基板、例えばＳＯＩウェーハを用いることができる。トンネル絶縁膜２７には、例えば熱酸化法やプラズマ酸化法、ＣＶＤ法などを用いて成膜したシリコン酸化膜を用いることができる。ＦＧ２２には、例えばＣＶＤ法などを用いて成膜したポリシリコン膜を用いることができる。
次に、素子分離層２６を形成するためのマスク材を形成する。マスク材の形成には、例えば側壁転写技術を用いたダブルパターニングと呼ばれるリソグラフィ限界幅以下の幅にてマスク材を形成する方法を用いることができる。
例えば、まず図６ｂに示す様に、ＦＧ２２上に第１の素子分離層２６１を形成するためのマスク材３０と芯材３１を形成する。マスク材３０には、例えばＣＶＤ法などを用いて成膜したシリコン窒化膜やシリコン酸化膜を用いることができる。芯材３１には、例えばＣＶＤ法などを用いて成膜したシリコン酸化膜やシリコン窒化膜、アモルファスシリコン膜を用いることができる。
図７ａに示す様に、芯材３１をパターニングするためのレジストパターン３２を形成する。レジストパターン３２はフォトリソグラフィ技術を用いて形成することができる。レジストパターン３２のピッチはメモリセル１３の倍ピッチで形成する。ここで倍ピッチとは、第１の間隔＋第２の間隔である。
図７ｂに示す様に、レジストパターン３２をマスクとして、芯材３１をエッチングし、レジストパターン３２を剥離する。エッチングは例えばＲＩＥなどの異方性エッチングを用いることができる。
図８ａに示す様に、エッチングされた芯材３１をスリミングする。スリミング後の芯材３１の幅は、素子分離層２６１の幅に対応した幅で、例えば第１の間隔にエッチング変換差等のプロセス上の補正をした幅である。具体的には、例えばレジストパターン３２の幅の２５％以下とすることができる。
図８ｂに示す様に、芯材３１の側面に側壁材３３を形成する。側壁材３３は素子分離層２６１および素子分離層２６２を形成する際のマスクとして機能する。側壁材３３は、芯材３１のスリミング後、ＦＧ２２と芯材３１を覆う様に成膜した後、エッチングを行って形成することができる。
側壁材３３は、マスク材３０のエッチングの際に加工選択比に優れた材質、例えばＣＶＤにて成膜されたシリコン窒化膜やシリコン酸化膜、アモルファスシリコン膜を用いることができる。側壁材３３のエッチングには、芯材３１の側面に側壁材が残るエッチング方法、例えばＲＩＥを用いることができる。エッチング後の側壁材３３同士の芯材３１と反対側の間隔は、素子分離層２６２の幅に対応した幅で、例えば第２の間隔にエッチング変換差等のプロセス上の補正をした幅である。
図９ａに示す様に、側壁材３３を残して芯材３１を除去する。芯材３１の除去には、例えばウェットエッチングを用いることができる。
なお、メモリセルアレイ１を形成する領域以外の領域（周辺領域）、例えばロウデコーダ２やカラムデコーダ３、高電圧発生部４、制御部５を形成する領域について、芯材３１を除去する必要が無い場合がある。この場合は、芯材３１の除去前に必要に応じてフォトリソグラフィにより周辺領域にフォトレジストを用いてマスクを形成することができる。
図９ｂに示す様に、側壁材３３をマスクとして、まずマスク材３０、続いてＦＧ２２、トンネル絶縁膜２７、半導体基板２５をエッチングし、トレンチ３４を形成する。エッチングには異方性エッチング、例えばＲＩＥを用いることができる。
ここで、トレンチ３４の深さはトレンチ３４の幅に連動し、側壁材３３同士の間隔が狭い部分のトレンチ３４は浅く、広い部分のトレンチ３４は深くエッチングされる。これは、エッチングにおけるローディング効果によるものである。
図１０ａに示す様に、トレンチ３４に素子分離層２６１および素子分離層２６２を埋め込む。素子分離層２６１および素子分離層２６２の埋め込みは、まず側壁材３３、マスク材３０をウェットエッチングなどのエッチング方法を用いて除去する。
側壁材３３、マスク材３０の除去後、例えばシリコン酸化膜などの絶縁膜を成膜または塗布して埋め込む。成膜または塗布にはＣＶＤやＳＯＧを用いることができる。絶縁膜の埋め込み後、ＣＭＰなどを用いて平坦化を行う。
図１０ｂに示す様に、素子分離層２６１および素子分離層２６２を、高さがＦＧ２２よりも低くなるまでエッチングする。ここで、素子分離層２６１および素子分離層２６２の高さは素子分離層２６１および素子分離層２６２の幅に連動し、幅の狭い素子分離層２６１より素子分離層２６２の方が低くなる。これは、エッチングにおけるローディング効果によるものである。
また、ＦＧ２２が素子分離層２６１および素子分離層２６２から露出している部分についても、エッチングが進む。この結果この部分のＦＧ２２は細くなり、また角が丸くなる。
図４に示す様に、素子分離層２６のエッチングの後、ゲート間絶縁膜２８、ワード線１６を形成する。ゲート間絶縁膜２８には、例えばＣＶＤを用いて成膜したシリコン酸化膜やシリコン窒化膜、例えば酸化アルミニウムなどのより高誘電率な絶縁膜、シリコン酸化膜とシリコン窒化膜を含む積層膜を用いることができる。ワード線１６には、例えばＣＶＤを用いて成膜したポリシリコンを用いることができる。
図１１ａに示す様に、ＡＡに対して垂直方向にワード線１６、ゲート間絶縁膜２８、ＦＧ２２をパターニングして、ワード線１６を形成する。ワード線１６を形成した後、層間絶縁膜３５を形成する。層間絶縁膜３５には、例えばＣＶＤを用いて成膜したシリコン酸化膜を用いることができる。
図１１ｂに示す様に、層間絶縁膜３５をエッチングしコンタクトホール３６を形成する。コンタクトホール３６は、例えばポリシリコンやＷとＴｉＮなどのバリアメタルの組み合わせなどの導電膜（組み合わせは図示しない）にて埋め込まれる。導電膜の埋め込みにより、ＡＡと層間絶縁膜３５より上層の配線層とを電気的に接続するコンタクト３７が形成される。コンタクト３７は、コンタクトプラグ２４の一部を構成する。
コンタクト３７は、列方向に第１の間隔よりも広く第２の間隔よりも狭い第３の間隔をもって設けられている。コンタクト３７のＡＡ側の列方向の幅は、ＡＡとコンタクトとの電気的抵抗を抑制するために、広いほうが望ましい。従って、コンタクト３７とＡＡとの製造上生じる位置合わせずれが生じた場合を考慮し、コンタクト３７の列方向の一方は、ＡＡから素子分離層２６２側に延設される。
図１２は、第１の実施の形態によるＮＡＮＤ型フラッシュメモリの効果を説明する容量ネットワークを示す図である。ＶｃｇはＣＧに印加するゲート電圧、Ｖｃｈは半導体基板２５の電圧、ＣＩＰＤはゲート間絶縁膜２８を挟んだＦＧ２２とＣＧ間の容量、ＣＯＸはトンネル絶縁膜２７を挟んだ半導体基板２５のチャネル部分とＦＧ２２間の容量、ＣＳＰ１は素子分離層２６１を挟んだ隣接するＦＧ２２間の容量、ＣＳＰ２は素子分離層２６２を挟んだ隣接するＦＧ２２間の容量である。
カップリング比は、ＣＳＰ１およびＣＳＰ２が無視できるほど十分に小さい場合には、ＣＩＰＤ：ＣＯＸで決定される。従って、カップリング比を高くするためには、ＣＩＰＤを大きくすることが効果的である。
第１の実施の形態によるＮＡＮＤ型フラッシュメモリでは、メモリセル１３の間隔の一部を第２の間隔とし、ＣＧを埋め込む深さを深く確保することにより、メモリセルアレイ１を微細化した場合であっても、ＣＩＰＤを大きくすることができる。
また、メモリセル１３（図１２においてはメモリセル１３Ｘ）の間隔の一部を第１の間隔とし、隣接するＦＧ間の距離を小さくすることにより、ＣＳＰ２よりＣＳＰ１を大きくすることができる。従って、隣接するＣＩＰＤとＣＳＰ１の直列容量（図中の矢印）の作用により、カップリング比をより高くすることができる。
また、ＦＧ２２のＣＧ側の先端形状が細くなることで、ワード線１６のＣＧ部分とＦＧ２２とが対向する面積が増加し、カップリング比をより高くすることができる。また、ＣＧの空乏化によるカップリング比の低下を抑制することができる。ＦＧ２２の先端形状は、ＦＧ２２の表面の酸化膜をウェットエッチングにてエッチングすることで細くすることができる。
また、図１３に示す様に、コンタクト３７が位置ずれした場合であっても、位置ずれが延設されたコンタクト３７の寸法より小さい場合、隣接するコンタクト３７−ＡＡ間の距離は、隣接するＡＡ同士の間隔または隣接するコンタクト３７同士の間隔（図中矢印）より小さくなることはない。従って、位置ずれが延設されたコンタクト３７の寸法より小さい場合、隣接するコンタクト３７−ＡＡ間の耐圧の低下を抑制できる。
また、素子分離層２６１の高さは素子分離層２６２の高さより高いので、ワード線１６の埋め込み不良を抑制することができる。また、素子分離層２６２の幅はメモリセル１３の平均ピッチより広いので、ワード線１６の埋め込み不良や空乏化を抑制することができる。
なお、コンタクト３７の形成の際、コンタクト３７と電気的に接続される部分をＭｏ／Ｗ／Ｔｉ／Ｃｏ／Ｎｉなどを用いてシリサイド化することができる。また、コンタクト３７の形成にダマシン法を用いた際、コンタクト３７と電気的に接続される部分を一部削れた形状とすることができる。
また、図９ｂに示すエッチングの際、側壁材３３のエッチングに対する膜厚や耐性が不足する場合には、さらに側壁材３３上にマスクを被覆することができる。マスクには、例えばシリコン酸化膜やシリコン窒化膜を用いることができる。
また、図１０ａに示す絶縁膜の埋め込みの際、絶縁膜中に空隙があっても構わない。特に素子分離層２６１は幅が狭いため空隙を形成し易い。
また、本実施の形態では、ソースドレイン２３とドレイン２３ａ、ソース２３ｂは半導体基板２５にイオン注入して設けているが、メモリセル１３を電気的に直列に接続できればイオン注入を省略しても構わない。
［第２の実施の形態］
図１４ａから図１７は、第２の実施の形態によるＮＡＮＤ型フラッシュメモリの製造工程を示す図である。第２の実施の形態によるＮＡＮＤ型フラッシュメモリは、最終形状は第１の実施の形態と実質的に相違ないが、露光現像の回数が1回多い替わりに側壁転写法を用いない点で異なる。なお、第１の実施の形態と同一部分については同一の符号を付し、その説明を省略する。
まず、図６ａに示す第１の実施の形態によるＮＡＮＤ型フラッシュメモリと同様に、半導体基板２５上にトンネル絶縁膜２７、ＦＧ２２の順に形成する。
次に、図１４ａに示す様に、ＦＧ２２上に素子分離層２６１を形成するためのマスク材３８、３９を形成する。マスク材３８、３９には、例えばＣＶＤ法などを用いて成膜したシリコン酸化膜やシリコン窒化膜を用いることができる。マスク材３８、３９を形成した後、マスク材３８をパターニングするためのレジストパターン３２を形成する。
図１４ｂに示す様に、レジストパターン３２をマスクとして、マスク材３８をエッチングし、レジストパターン３２を剥離する。エッチングは例えばＲＩＥなどの異方性エッチングを用いることができる。ここで、マスク材３８の開口幅が素子分離層２６１の幅に対応する様に、テーパーを有する形状となる様にエッチングすることが好ましい。
図１５ａに示す様に、マスク材３８をマスクとしてまずマスク材３９、続いてＦＧ２２、トンネル絶縁膜２７、半導体基板２５をエッチングし、素子分離層２６１を形成するためのトレンチ３４を形成する。
図１５ｂに示す様に、トレンチ３４に素子分離層２６１を埋め込む。素子分離層２６１の埋め込みは、まずマスク材３８、３９をウェットエッチングなどのエッチング方法を用いて除去する。マスク材３８、３９の除去後、絶縁膜を成膜または塗布して素子分離層２６１を埋め込む。成膜または塗布にはＣＶＤやＳＯＧを用いることができる。素子分離層２６１の埋め込み後、ＣＭＰなどを用いて平坦化を行う。
図１６ａに示す様に、平坦化後のＦＧ２２および素子分離層２６１上に素子分離層２６２を形成するためのマスク材３８、３９を形成する。マスク材３８、３９を形成した後、マスク材３８をパターニングするためのレジストパターン３２を形成する。
図１６ｂに示す様に、レジストパターン３２をマスクとして、マスク材３８をエッチングし、レジストパターン３２を剥離する。エッチングは例えばＲＩＥなどの異方性エッチングを用いることができる。
ここで、マスク材３８の開口幅が素子分離層２６２の幅に対応する様に、テーパーを有する形状となる様にエッチングすることが好ましい。また、テーパーの角度を、図１４ｂに示すマスク材３８に比べて半導体基板２５に対して垂直に近くすると、マスク材３８の開口幅が素子分離層２６２の幅に対応する幅とし易い。
図１７に示す様に、マスク材３８をマスクとしてまずマスク材３９、続いてＦＧ２２、トンネル絶縁膜２７、半導体基板２５をエッチングし、素子分離層２６２を形成するためのトレンチ３４を形成する。
図１０ａに示す様に、トレンチ３４に素子分離層２６２を埋め込む。素子分離層２６２の埋め込みは、まずマスク材３８、３９をウェットエッチングなどのエッチング方法を用いて除去する。マスク材３８、３９の除去後、絶縁膜を成膜または塗布して素子分離層２６２を埋め込む。成膜または塗布にはＣＶＤやＳＯＧを用いることができる。素子分離層２６２の埋め込み後、ＣＭＰなどを用いて平坦化を行う。
以降の工程は、第１の実施の形態の図１０ｂ以降と同一であるため、説明を省略する。
第２の実施の形態によるＮＡＮＤ型フラッシュメモリでは、第１の実施の形態と同様に、メモリセルアレイ１を微細化した場合であっても、ＣＩＰＤを大きくすることができる。また、カップリング比をより高くすることができる。また、隣接するコンタクト３７−ＡＡ間の耐圧の低下を抑制し、ワード線１６の埋め込み不良や空乏化を抑制することができる。
［第３の実施の形態］
図１８は、第３の実施の形態によるＮＡＮＤ型フラッシュメモリの断面を示す図である。なお、第１および第２の実施の形態と同一部分については同一の符号を付し、その説明を省略する。
第３の実施の形態によるＮＡＮＤ型フラッシュメモリは、主にメモリセル１３をＳＯＩ上に形成する点、メモリセル１３を複数積層する点が、第１および第２の実施の形態と異なる。図１８は説明の都合上、２層積層する部分について図示する。
メモリセル１３は、下から第１層目について、シリコン基板４１上に形成された絶縁層４２１上に設けられる。第１および第２の実施の形態における半導体基板２５に替えて、半導体層４３（半導体領域）を用いる。素子分離層２６１および２６２に替えて素子分離層２６３および２６４を用いる。
シリコン基板４１には、例えばシリコンウェーハを用いることができる。絶縁層４２１
には、例えばシリコン酸化膜を用いることができる。半導体層４３は、例えばエピタキシャル成長して形成したシリコン層やＣＶＤにて成膜したポリシリコン層などを用いることができる。素子分離層２６３および２６４は、その深さが絶縁層４２１の手前までである点を除き、素子分離層２６１および２６２と同様である。
また、メモリセル１３は、下から第２層目より上層について、直下の層上に形成された絶縁層４２２に設けられる。その他の点については、第１層目と同様である。
第３の実施の形態によるＮＡＮＤ型フラッシュメモリでは、第１および第２の実施の形態と同様に、メモリセルアレイ１を微細化した場合であっても、ＣＩＰＤを大きくすることができる。また、カップリング比をより高くすることができる。また、隣接するコンタクト３７−ＡＡ間の耐圧の低下を抑制し、ワード線１６の埋め込み不良や空乏化を抑制することができる。
また、ＳＯＩ上にメモリセル１３を用いるため、リーク電流を低減できる。また、メモリセル１３を積層方向に形成することが容易となる。
［第４の実施の形態］
図１９は、第４の実施の形態によるＮＡＮＤ型フラッシュメモリの断面を示す図である。なお、第１乃至第３の実施の形態と同一部分については同一の符号を付し、その説明を省略する。
第４の実施の形態によるＮＡＮＤ型フラッシュメモリは、主にゲート間絶縁膜２８に替えてゲート間絶縁膜４４を用いる点が、第１乃至第３の実施の形態と異なる。
ゲート間絶縁膜４４には、例えば酸化アルミニウムなどのより高誘電率な絶縁膜を用いることができる。
第１乃至第３の実施の形態によるＮＡＮＤ型フラッシュメモリでは、図１０ｂに示す様に、素子分離層２６１および素子分離層２６２を高さがＦＧ２２よりも低くなるまでエッチングしていたが、本実施の形態では特にその必要がない。
ゲート間絶縁膜４４に高誘電率な絶縁膜を用いることにより、所望のカップリング比が得られることができる場合には、ワード線１６のＣＧ部分とＦＧ２２とが対向する面積が小さくても構わないためである。
第４の実施の形態によるＮＡＮＤ型フラッシュメモリでは、第１乃至第３の実施の形態と同様に、メモリセルアレイ１を微細化した場合であっても、ＣＩＰＤを大きくすることができる。また、カップリング比をより高くすることができる。また、隣接するコンタクト３７−ＡＡ間の耐圧の低下を抑制し、ワード線１６の埋め込み不良や空乏化を抑制することができる。
以上、ＮＡＮＤ型フラッシュメモリの実施の形態を説明してきたが、本発明は、上記の実施の形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
例えば、第３の実施の形態の例では、ＳＯＩにＳＩＭＯＸ法などの例を示したが、張り合わせ法等、他のＳＯＩの形成方法を用いても構わない。
１…メモリセルアレイ、２…ロウデコーダ、３…カラムデコーダ、４…高電圧発生部、５…制御部、１１…ブロック、１２…ＮＡＮＤセルユニット、１３…メモリセル、１４／１５…選択ゲートトランジスタ、１６…ワード線、１７／１８…選択ゲート線、１９…ビット線、２０…ソース線、２１…ページ、２２…ＦＧ、２３…ソースドレイン、２４…コンタクトプラグ、２５…半導体基板、２６…素子分離絶縁層、２７…トンネル絶縁膜、２８／４４…ゲート間絶縁膜、３０、３８、３９…マスク材、３１…芯材、３２…レジストパターン、３３…側壁材、３４…トレンチ、３５…層間絶縁膜、３６…コンタクトホール、３７…コンタクト、４１…シリコン基板、４２…絶縁層、４３…半導体層

Claims (5)

  1. 行方向に複数個直列接続され、マトリクス状に配置された不揮発性のメモリセルと、
    複数の前記メモリセルの制御ゲートを前記行方向と直交する列方向にそれぞれ接続する複数のワード線とを有し、
    前記メモリセルの前記列方向の間隔は、第１の間隔と第１の間隔より広い第２の間隔とが交互に繰り返されていることを特徴とする半導体記憶装置。
  2. 直列に接続された前記メモリセルの一端に接続する複数の選択ゲートトランジスタと、
    前記選択ゲートトランジスタに接続する複数のコンタクトと、
    複数の前記コンタクトを前記行方向または前記列方向にそれぞれ接続するビット線またはソース線とをさらに有し、
    前記コンタクトの前記列方向の間隔は、前記第１の間隔より広く前記第２の間隔よりも狭い第３の間隔であることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記列方向に隣接する前記メモリセル間および前記列方向に隣接する前記選択ゲートトランジスタ間に設けられた素子分離領域と、
    前記列方向に隣接する前記素子分離領域間に設けられたアクティブ領域とをさらに有し、
    前記コンタクトは前記アクティブ領域に接続し、前記列方向に隣接する前記コンタクトの少なくとも一方が前記アクティブ領域から前記素子分離領域側に延設されることを特徴とする請求項２に記載の半導体記憶装置。
  4. 半導体領域上にトンネル絶縁層、浮遊ゲート層、芯材層を成膜して、素子分離領域を形成するための側壁材の開口に相当する幅を有する芯材を形成し、
    前記芯材を覆うように側壁材層を成膜した後、前記浮遊ゲート層が露出するまで前記側壁材が前記芯材の側壁に残留するようにドライエッチングし、
    前記芯材を除去した後、前記浮遊ゲート層、前記トンネル絶縁層、前記半導体領域の順に前記側壁材の開口を深さ方向へ異方性エッチングしてトレンチを形成し、
    前記トレンチ内部に絶縁材を堆積した後、ゲート間絶縁層、制御ゲート層の順に成膜し、
    前記制御ゲート層と前記ゲート間絶縁層と前記浮遊ゲート層とをパターニングおよび層間絶縁膜を形成して制御ゲートと浮遊ゲートを形成し、
    前記層間絶縁膜に開口部を形成した後、前記開口部内部に導電材を堆積してコンタクトを形成する半導体記憶装置の製造方法であって、
    前記芯材が除去された前記開口に形成された前記トレンチの幅と、前記開口とは反対側の前記側壁材間に形成された前記トレンチの幅とが異なるように前記側壁材を形成することを特徴とする半導体記憶装置の製造方法。
  5. 半導体領域上にトンネル絶縁層、浮遊ゲート層、第１マスク材層を成膜して、素子分離領域を形成するための第１マスク材を形成し、
    前記浮遊ゲート層、前記トンネル絶縁層、前記半導体領域を前記側壁材の開口を深さ方向へ異方性エッチングして第１トレンチを形成し、
    前記第１マスク材を除去した後、前記浮遊ゲート層上に第２マスク材層を成膜して、素子分離領域を形成するための第２マスク材を形成し、
    前記浮遊ゲート層、前記トンネル絶縁層、前記半導体領域を前記側壁材の開口を深さ方向へ異方性エッチングして第２トレンチを形成し、
    前記第1トレンチおよび前記第２トレンチ内部に絶縁材を堆積した後、ゲート間絶縁層、制御ゲート層の順に成膜し、
    前記制御ゲート層と前記ゲート間絶縁層と前記浮遊ゲート層とをパターニングおよび層間絶縁膜を形成して制御ゲートと浮遊ゲートを形成し、
    前記層間絶縁膜に開口部を形成した後、前記開口部内部に導電材を堆積してコンタクトを形成する半導体記憶装置の製造方法であって、
    前記第１トレンチの幅と前記第２トレンチの幅とが異なるように、前記第1マスク材および前記第２マスク材を形成することを特徴とする半導体記憶装置の製造方法。
JP2010172739A 2010-07-30 2010-07-30 半導体記憶装置およびその製造方法 Pending JP2012033766A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010172739A JP2012033766A (ja) 2010-07-30 2010-07-30 半導体記憶装置およびその製造方法
US13/194,131 US20120025293A1 (en) 2010-07-30 2011-07-29 Semiconductor memory device having a floating gate and a control gate and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010172739A JP2012033766A (ja) 2010-07-30 2010-07-30 半導体記憶装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2012033766A true JP2012033766A (ja) 2012-02-16

Family

ID=45525853

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010172739A Pending JP2012033766A (ja) 2010-07-30 2010-07-30 半導体記憶装置およびその製造方法

Country Status (2)

Country Link
US (1) US20120025293A1 (ja)
JP (1) JP2012033766A (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4762041B2 (ja) 2006-04-24 2011-08-31 株式会社東芝 不揮発性半導体メモリ
JP2013030552A (ja) * 2011-07-27 2013-02-07 Toshiba Corp 不揮発性半導体記憶装置
US9059256B2 (en) * 2012-09-13 2015-06-16 Infineon Technologies Ag Method for producing a controllable semiconductor component
JP5869057B2 (ja) * 2014-06-30 2016-02-24 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3157357B2 (ja) * 1993-06-14 2001-04-16 株式会社東芝 半導体装置
US6476439B2 (en) * 2001-03-01 2002-11-05 United Microelectronics Corp. Double-bit non-volatile memory structure and corresponding method of manufacture
JP3831277B2 (ja) * 2001-12-28 2006-10-11 株式会社東芝 半導体装置
JP2006286720A (ja) * 2005-03-31 2006-10-19 Toshiba Corp 半導体装置およびその製造方法
US7948021B2 (en) * 2007-04-27 2011-05-24 Kabushiki Kaisha Toshiba Semiconductor memory device and method of fabricating the same
JP2008283095A (ja) * 2007-05-14 2008-11-20 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5214393B2 (ja) * 2008-10-08 2013-06-19 株式会社東芝 半導体記憶装置
US20100252875A1 (en) * 2009-04-03 2010-10-07 Powerchip Semiconductor Corp. Structure and fabricating process of non-volatile memory

Also Published As

Publication number Publication date
US20120025293A1 (en) 2012-02-02

Similar Documents

Publication Publication Date Title
JP7165236B2 (ja) 半導体装置の製造方法
WO2009119527A1 (ja) 半導体メモリ及びその製造方法
KR20160115018A (ko) 집적회로 장치 및 이의 제조 방법
TW201721843A (zh) 非揮發性半導體記憶裝置及其製造方法
JP2012234980A (ja) 不揮発性半導体記憶装置とその製造方法
US8624317B2 (en) Nonvolatile semiconductor memory device and method for manufacturing same
JP2012204537A (ja) 半導体記憶装置およびその製造方法
JP2015060874A (ja) 不揮発性半導体記憶装置
JP4250616B2 (ja) 半導体集積回路装置及びその製造方法
JP2009267208A (ja) 半導体装置及びその製造方法
JP4773073B2 (ja) 半導体装置の製造方法
JP2006222203A (ja) 半導体装置およびその製造方法
JP2012033766A (ja) 半導体記憶装置およびその製造方法
JP2009289813A (ja) 不揮発性半導体記憶装置の製造方法
JP5268979B2 (ja) 半導体装置および半導体装置の製造方法。
US20130307028A1 (en) Nonvolatile memory device and method for fabricating the same
JP2013004791A (ja) 半導体装置およびその製造方法
KR20100126951A (ko) 불휘발성 메모리 소자 및 그 제조방법
JP2008177223A (ja) 半導体装置およびその製造方法
US20120153374A1 (en) Semiconductor device and method of manufacturing the same
US20240114689A1 (en) Fabrication method for a three-dimensional memory array of thin-film ferroelectric transistors formed with an oxide semiconductor channel
JP2009253037A (ja) 半導体装置及び半導体装置の製造方法
JP2009252773A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2010129740A (ja) 不揮発性半導体記憶装置およびその製造方法
JP4829144B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20111125

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20111205