JP2008177223A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】第2のゲート絶縁膜の破壊や絶縁性能劣化を防止できるように構成する。
【解決手段】シャント領域R3における素子領域Saの幅のみをセルアレイ領域R1における素子領域Saの幅に比較して広く構成する。また、素子領域Saの上にそれぞれ浮遊ゲート電極FGおよびダミーゲート電極DGを同一幅で自己整合的に構成すると共に、これらの浮遊ゲート電極FGおよびダミーゲート電極DGを覆うように導電層間絶縁膜10を形成し、その上に制御ゲート電極CGを構成している。
【選択図】図2
【解決手段】シャント領域R3における素子領域Saの幅のみをセルアレイ領域R1における素子領域Saの幅に比較して広く構成する。また、素子領域Saの上にそれぞれ浮遊ゲート電極FGおよびダミーゲート電極DGを同一幅で自己整合的に構成すると共に、これらの浮遊ゲート電極FGおよびダミーゲート電極DGを覆うように導電層間絶縁膜10を形成し、その上に制御ゲート電極CGを構成している。
【選択図】図2
Description
本発明は、積層ゲート電極を備えた半導体装置およびその製造方法に関する。
例えば、フラッシュメモリ装置等の不揮発性半導体記憶装置内においては、浮遊ゲート電極を備えたメモリセルが多数形成されたメモリセル領域と、このメモリセル領域のメモリセルを駆動するための周辺回路が構成された周辺回路領域とに区画されている。
メモリセル領域内において、メモリセルが実質的に形成される領域(以下、セルアレイ形成領域と称す)では、活性領域が半導体基板表面内の所定方向に沿って形成されると共に当該所定方向に対する交差方向に対して所定の幅寸法で周期的に形成されており、所望の特性を備えたメモリセルを多数形成し、当該メモリセルの微細化や設計ルールの縮小化が図られている。
他方、メモリセル領域内には、電源端子等に対して電気的に接続するためのコンタクトプラグが設けられている(例えば、特許文献1参照)。この電源線などのコンタクトを形成する領域においては、コンタクトに電流を多く流す必要があるためその領域を広く必要がある。
このような幅広部分を形成するときには、コンタクト面積を確保するため周期性を保つことができない。周期性が乱れると、フォトリソグラフィ処理時の露光の解像度が低下してしまい、セルアレイ形成領域およびコンタクトプラグ形成領域間の境界付近の浮遊ゲート電極を所望の形状に形成することが困難となる。
また、このような構造を採用した場合、セルアレイ形成領域に対して書込/消去時に高電界を印加するときに、コンタクトプラグ形成領域の構造やその周辺構造にも高電界が印加されてしまう。すると、セルアレイ形成領域に比較してコンタクトプラグ形成領域では幅広となるためカップリング比が低くなり、特に第2のゲート絶縁膜に対して高電界が印加されると、当該第2のゲート絶縁膜の破壊や絶縁性能劣化の虞がある。
特開2002−151601号公報(段落0113、図12、図13)
本発明は、第2のゲート絶縁膜の破壊や絶縁性能劣化を防止した半導体装置およびその製造方法を提供することを目的とする。
本発明の一態様は、半導体基板にメモリセルが形成されるセルアレイ形成領域、および前記セルアレイ形成領域周辺の前記半導体基板上にコンタクトプラグが形成されるコンタクトプラグ形成領域を備えた半導体装置であって、前記セルアレイ形成領域においては、前記半導体基板に対して所定方向に第1幅で並設された複数の第1の活性領域と、前記複数の第1の活性領域上にそれぞれ形成された複数の第1のゲート絶縁膜と、前記複数の第1のゲート絶縁膜上にそれぞれ前記所定方向に第1幅で並設された複数の浮遊ゲート電極と、前記複数の浮遊ゲート電極上を渡って形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された制御ゲート電極とを備え、前記コンタクトプラグ形成領域においては、前記半導体基板に対して所定方向に前記第1幅よりも幅広な第2幅で形成された第2の活性領域と、前記第2の活性領域上に形成されたコンタクトプラグとを備え、前記セルアレイ形成領域と前記コンタクトプラグ形成領域との間に前記セルアレイ形成領域の構造と同様の構造を備えたダミー領域を設けたことを特徴とした半導体装置を提供する。
本発明の一態様によれば、第2のゲート絶縁膜の破壊や絶縁性能劣化を防止できる。
以下、本発明の半導体装置を、NAND型のフラッシュメモリ装置に適用した一実施形態について、図面を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
図1は、NAND型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
この図1に示すように、NAND型のフラッシュメモリ装置1のメモリセル領域Mに構成されるメモリセルアレイArは、2個の選択ゲートトランジスタTrs1およびTrs2と、当該選択ゲートトランジスタTrs1およびTrs2間に対して直列接続された複数個(例えば8個:2のn乗個(nは正数))のメモリセルトランジスタTrmとからなるNANDセルユニットSuが行列状に形成されることにより構成されている。NANDセルユニットSu内において、複数個のメモリセルトランジスタTrmは隣接するもの同士でソース/ドレイン領域を共用して形成されている。
この図1に示すように、NAND型のフラッシュメモリ装置1のメモリセル領域Mに構成されるメモリセルアレイArは、2個の選択ゲートトランジスタTrs1およびTrs2と、当該選択ゲートトランジスタTrs1およびTrs2間に対して直列接続された複数個(例えば8個:2のn乗個(nは正数))のメモリセルトランジスタTrmとからなるNANDセルユニットSuが行列状に形成されることにより構成されている。NANDセルユニットSu内において、複数個のメモリセルトランジスタTrmは隣接するもの同士でソース/ドレイン領域を共用して形成されている。
図1中、X方向(ワード線方向、ゲート幅方向、交差方向に相当)に配列されたメモリセルトランジスタTrmは、ワード線(コントロールゲート線)WLにより共通接続されている。また、図1中X方向に配列された選択ゲートトランジスタTrs1は選択ゲート線SGL1で共通接続されている。同様に、図1中X方向に配列された選択ゲートトランジスタTrs2は選択ゲート線SGL2で共通接続されている。
選択ゲートトランジスタTrs1のドレイン領域にはビット線コンタクトCBが接続されている。このビット線コンタクトCBは図1中X方向に例えば直交交差するY方向(ゲート長方向、ビット線方向、所定方向に相当)に延びるビット線BLに接続されている。また、選択ゲートトランジスタTrs2はソース領域を介して図1中X方向に延びるソース線SLに接続されている。
図2は、メモリセル領域の一部のレイアウトパターンを示す平面図を示しており、メモリセルアレイを構成するブロック端部におけるウェルコンタクト領域の周辺の平面図を模式的に示している。
メモリセル領域M内は、セルアレイ領域R1(セルアレイ形成領域に相当)と、このセルアレイ領域R1に隣接して設けられたダミー領域R2と、このダミー領域R2内(内側)に設けられたシャント領域R3(コンタクトプラグ形成領域に相当)の複数領域に区画されている。セルアレイ領域R1には、前述説明したNANDセルユニットSuの主回路が実質的に構成されている。
ダミー領域R2には、NANDセルユニットSuの主回路が構成されておらず、フォトリソグラフィ処理を容易に行うためのダミーゲート電極DGやダミー線コンタクトCDが形成されている。このダミー領域R2では、その素子領域SaのX方向における周期的構造や当該活性領域Sa上に形成されるゲート電極のパターン構造がセルアレイ領域R1の構造と同様の構造をなしている。
ダミー領域R2内(内側)に設けられたシャント領域R3は、図示しない上層配線をウェルコンタクトCWによってシリコン基板2のPウェル2aに対して構造的および電気的に接続するための短絡領域である。このシャント領域R3のウェルコンタクトCWは、NANDセルユニットSuに蓄積される情報を消去するときに、シリコン基板2のPウェル2a(図3参照)に対して高電圧を与えるために設けられている。このシャント領域R3には電流を多く流す必要があるため、当該シャント領域R3内の活性領域Saの図中X方向の幅がセルアレイ領域R1の活性領域Saの第1幅よりも広い第2幅で形成されていると共に、図中X方向のウェルコンタクトCWの径が第1幅よりも広い径で形成されている。
シャント領域R3の外周には余裕領域R4が図2中XY方向に所定範囲に渡って設けられている。この余裕領域R4は電気的導電要素(選択ゲート線SGL2、ダミーゲートDG、メモリセルトランジスタTrmのゲート電極MG、ソース線SLのコンタクトCS等のコンタクト等)がシリコン基板2上に設けられていない領域であり、後述する層間絶縁膜7が埋込まれている。尚、図2中、ダミー領域R2は、シャント領域R3を含まず余裕領域R4を含む領域とする。
以下、これらの領域R1〜R4内の構造について図2ないし図4を参照して詳述する。図3は、図2のA−A線に沿う縦断面図を模式的に示している。図4は、図2のB−B線に沿う縦断面図を模式的に示している。
図3に示すように、半導体基板としてのp型のシリコン基板2の表層にNウェル(符号なし)が形成されており、Nウェルの内側のシリコン基板2の表層にPウェル2aが形成されている。シリコン基板2のPウェル2aの表層には素子分離溝2bが形成されている。素子分離溝2bは、X方向に離間して複数形成されており、これらの各素子分離溝2b内には素子分離絶縁膜3がそれぞれ埋込まれている。素子分離絶縁膜3は、例えばシリコン酸化膜により形成される。この素子分離絶縁膜3はシリコン基板2の上面より上方に突出して構成され、STI(Shallow Trench Isolation)構造の素子分離領域Sbを構成し、シリコン基板2の表層の素子領域(活性領域に相当)Saを複数に区画するように構成されている。
図2に示すように、素子分離領域Sbは、セルアレイ領域R1およびダミー領域R2に対しX方向に同一間隔で並設され、それぞれY方向に沿って形成されている。素子領域Saは、セルアレイ領域R1およびダミー領域R2において、複数の素子分離領域SbによってX方向に同一の第1幅W1に区画されている。シャント領域R3においては、素子分離領域Sbが形成されていない。シャント領域R3の素子領域はX方向に隣り合う2本の同一の第1幅W1の素子領域Sa間がその間に位置する素子領域で連結され、X方向に第1幅W1よりも幅が広い第2幅W2を有する素子領域構造をなしている。また、シャント領域R3における素子領域Saは、例えばY方向にも第1幅より広い幅の素子領域構造をなしている。これら一部分だけ連結した2つの素子領域Saは、平面的には所謂H型形状をなしている。
図3に示す断面領域において、シャント領域R3以外の領域では、シリコン基板2の複数の素子領域Saにそれぞれn型の不純物が高濃度にドープされた拡散層4が形成されている。シャント領域R3においてはシリコン基板2の表層に位置して高濃度のp型の不純物がドープされた拡散層5が構成されており、Pウェル2aとの電気的導通が図られている。
図3に示すように、素子分離絶縁膜3の上面上にはバリア膜6が形成されている。このバリア膜6は例えばシリコン窒化膜により構成されている。また、バリア膜6の上面上には層間絶縁膜7が構成されている。この層間絶縁膜7は、BPSG(Boro-Phospho Silicate Glass)膜およびTEOS(Tetra Ethyl Ortho Silicate)膜の積層構造によって構成されている。それぞれのn型の拡散層4(シリコン基板2)の上面から上方に向けて層間絶縁膜7内にコンタクトホール7aが形成されている。シャント領域R3においては、層間絶縁膜7内に拡散層5の上面から上方に向けてコンタクトホール7aが形成されており、当該コンタクトホール7aの上部に幅広なホール7bが形成されている。
セルアレイ領域R1においては、層間絶縁膜7のコンタクトホール7a内にそれぞれソース線コンタクトプラグCS(以降、ソース線コンタクトCSと略す)が埋込まれている。これらのソース線コンタクトCSは、それぞれ同一径で構成されており、図2および図3に示すように、X方向に同一間隔をもって並設されている。
また、ダミー領域R2においては、ダミーコンタクトCDがそれぞれソース線コンタクトCSと同一径で形成されており、隣り合うソース線コンタクトCS間の間隔とX方向に同一間隔をもってソース線コンタクトCSの周期的配設方向と同一方向に並設されている。ダミーコンタクトCDを設ける理由は、セルアレイ領域R1端部の微細なソース線コンタクトCSを所望の寸法形状に形成するためである。ダミーコンタクトCDを設けると製造工程時における露光処理の周期性を保つことができ、ソース線コンタクトCSを所望の寸法に形成できる。
また、シャント領域R3において、層間絶縁膜7のコンタクトホール7aおよびホール7b内には素子領域Saの高濃度の拡散層5上にウェルコンタクトプラグCW(以降、ウェルコンタクトCWと略す)が埋込まれている。このウェルコンタクトCWは、ソース線コンタクトCSやダミーコンタクトCDよりも幅広な径で構成されており、ソース線コンタクトCSやダミーコンタクトCDとX方向に並設されている。
ウェルコンタクトCWは、その上部側が上方に向けて幅が拡大するように構成されている。したがって、ウェルコンタクトCWの上面の幅が広いため上層配線との接触性を良好にすることができ、上層配線からの電気的な応答性能を向上できる。
図3に示すように、層間絶縁膜7の上面とソース線コンタクトCSの上面とダミーコンタクトCDの上面とウェルコンタクトCWの上面とは実質的に同一面(平面状)に形成されている。尚、実際の製品においてはその上面は若干凹凸形状となる。したがって、実質的に同一面とは凹凸形状面を含む。
図2に示すように、ソース線コンタクトCSのY方向両脇には、選択ゲートトランジスタTrs2の選択ゲート電極SGが構成されている。この選択ゲート電極SGは、X方向に並設されており選択ゲート線SGL2によってX方向に接続されている。平面的には、一対の選択ゲート線SGL2が、複数のソース線コンタクトCSをY方向に挟んで構成されている。
選択ゲート線SGL2はX方向に沿って形成されているものの、シャント領域R3および当該シャント領域R3周辺に設けられる余裕領域R4には形成されておらず、当該領域R3およびR4において分断されている。この余裕領域R4にはシリコン基板2の上に層間絶縁膜7が埋込まれており、ダミーコンタクトCDやウェルコンタクトCWの側面のほぼ全体を覆っている。
ワード線WLは、X方向に沿って形成され、選択ゲート線SGL2とY方向に並設されている。このワード線WLは、個々のメモリセルトランジスタTrmの制御ゲート電極CG(図4参照)を連結する電気的導電要素である。ワード線WLと交差する素子領域Sa上には、それぞれ、メモリセルトランジスタTrmのゲート電極MG(制御ゲート電極CGおよび浮遊ゲート電極FG)やダミーゲート電極DGが構成されている。尚、図4に示すように、メモリセルトランジスタのゲート電極MGは、シリコン基板2上にゲート絶縁膜8を介して浮遊ゲート電極FGおよび制御ゲート電極CGを積層してなるゲート電極を示している。
図2に示すように、これらのゲート電極MG、DGは、X方向に並設されていると共にY方向に並設されている。ワード線WLは、複数の素子領域Saおよび複数の素子分離領域Sbの上方をX方向に渡って形成されていると共に、X方向に配列されたゲート電極MGおよびダミーゲート電極DGを連結して構成している。また、ワード線WLは、複数ブロックのセルアレイ領域R1と当該セルアレイ領域R1間に設けられるダミー領域R2とを渡って構成される。
図2に示すように、選択ゲート線SGL2を挟んでY方向に隣り合う2本のワード線WLは、シャント領域R3および余裕領域R4を挟んで構成されており、ダミーコンタクトCDおよびウェルコンタクトCWを挟んで構成されている。
以下、図4を参照してゲート電極MGおよびダミーゲート電極DGの構造を説明する。図3に示す図2のA−A線に沿う縦断面と同様に、シリコン基板2の表層にNウェル(符号なし)が構成されると共に、Nウェルの内側にPウェル2aが構成され、当該Pウェル2aには素子分離溝2bが形成されている。この素子分離溝2b内には素子分離絶縁膜3がそれぞれ埋込まれており素子領域Saを複数に区画している。これらの素子領域Sa上にはそれぞれゲート絶縁膜8が形成されている。これらのゲート絶縁膜8は、例えばシリコン基板2の表面を熱酸化処理したシリコン酸化膜により構成されている。これらの素子分離絶縁膜3は、ゲート絶縁膜8の上面より上方に突出して構成されている。
これらのゲート絶縁膜8の上にはそれぞれ多結晶シリコン層9が構成されている。多結晶シリコン層9は、リン等の不純物がドープされた非晶質シリコンが熱処理されることによって多結晶化したシリコン層であり、セルアレイ領域R1においては浮遊ゲート電極FGとして機能する層である。
他方、ダミー領域R2においても同様にゲート絶縁膜8の上に多結晶シリコン層9が形成されているが浮遊ゲート電極FGとしては機能せず、ダミーゲート電極DGとして設けられている。ダミーゲート電極DGを設ける理由は、ダミーコンタクトCDを設ける理由とほぼ同様であり、セルアレイ領域R1端部の浮遊ゲート電極FGについて所望の形状を保持するためである。ダミーゲート電極DGを設けると製造時における露光処理の周期性を保つことができ、セルアレイ領域R1端部の浮遊ゲート電極FGを所望の形状に形成できる。
多結晶シリコン層9は、セルアレイ領域R1およびダミー領域R2内において、X方向に対して同一(所定)の幅寸法W1で且つ所定間隔で並設されている。多結晶シリコン層9は、その上部が素子分離絶縁膜3の上面より上方に突出するように構成されている。
多結晶シリコン層9の上部側壁および上面並びに素子分離絶縁膜3の上面を覆うように導電層間絶縁膜10が形成されている。この導電層間絶縁膜10は、例えば、ONO膜(シリコン酸化膜(酸化膜層)−シリコン窒化膜(窒化膜層)−シリコン酸化膜(酸化膜層))や、NONON膜(シリコン窒化膜(窒化膜層)−シリコン酸化膜(酸化膜層)−シリコン窒化膜(窒化膜層)−シリコン酸化膜(酸化膜層)−シリコン窒化膜(窒化膜層))等の窒化膜と酸化膜との積層構造、もしくは、アルミナやその他の絶縁性能を有する材料膜やその積層構造により構成されている。
この導電層間絶縁膜10は、セルアレイ領域R1においては隣接する浮遊ゲート電極FGや、浮遊ゲート電極および制御ゲート電極CG間を構造的、電気的に分離するように形成されている。この導電層間絶縁膜10は、インターポリ絶縁膜(Inter Poly Dielectric film)、ゲート間絶縁膜、第2のゲート絶縁膜として機能する。
この導電層間絶縁膜10の上にはワード線WLが形成されている。このワード線WLは、メモリセルトランジスタTrmの制御ゲート電極CGを連結して構成している。制御ゲート電極CGは、例えばリン等の不純物がドープされた多結晶シリコン層11と、この多結晶シリコン層11の上に形成された金属シリサイド層12とによって構成される。金属シリサイド層12は、例えばタングステンシリサイドやコバルトシリサイド等により形成され低抵抗化金属層として機能する。図4には図示しないが、制御ゲート電極CGの上には層間絶縁膜やビット線BL等の構造が構成されており、フラッシュメモリ装置1を構成している。
ところで、フラッシュメモリ装置1を構成するメモリセルの特性の一指標として、カップリング比と称される指標がある。このカップリング比Crは、
Cr=Cono/(Cono+Cox)…(1)
により表される。
Cr=Cono/(Cono+Cox)…(1)
により表される。
Conoの値は、導電層間絶縁膜10を挟んで対向する浮遊ゲート電極FGおよび制御ゲート電極CG間の容量値を示し、Coxの値は、ゲート絶縁膜8を挟んで対向するシリコン基板2および浮遊ゲート電極FG間のキャパシタの容量値を示している。
導電層間絶縁膜10の膜厚が一定で且つ多結晶シリコン層9の膜厚が一定である条件では、浮遊ゲート電極FGと制御ゲート電極CGとの間の対向面積が広くなればConoの値は高くなり対向面積が狭くなればConoの値は低くなる。また、シリコン基板2および浮遊ゲート電極FG間の対向面積が広くなればCoxの値は高くなる。
このとき例えば図25に示すように、素子領域Saの幅が広くなると共に当該素子領域Sa上に構成される浮遊ゲート電極FGの幅が同一比率で広くなると、シリコン基板2および浮遊ゲート電極FG間の対向面積の増加率が、浮遊ゲート電極FGおよび制御ゲート電極CG間の対向面積の増加率に比較して高い。これは、素子領域Saおよび浮遊ゲート電極FGの幅を共に拡大したとしても、浮遊ゲート電極FGの側面における制御ゲート電極CGおよび浮遊ゲート電極FG間の対向面積が変化しないためである。
浮遊ゲート電極FGおよび制御ゲート電極CG間の対向面積の増加率がシリコン基板2および浮遊ゲート電極FG間の対向面積の増加率に比較して少ないと、Cono値の増加率がCox値の増加率に比較して少なくなるため、カップリング比Crが低くなる。カップリング比Crが低い場合には、制御ゲート電極CGから高電界が印加されるとこの高電界ストレスによって絶縁性能が劣化し不具合を生じる要因となる。
そこで、本実施形態においては、セルアレイ領域R1とシャント領域R3との間にダミー領域R2を設け、セルアレイ領域R1の構造とダミー領域R2の構造を同様の構造としている。具体的には、ダミーゲート電極DGや浮遊ゲート電極FGの幅を同一の第1幅W1にして自己整合的に構成すると共にその上を覆うように導電層間絶縁膜10を形成し、その上に制御ゲート電極CG(ワード線WL)を構成している。また、シャント領域R3における素子領域Saの幅のみを幅広な第2幅W2で形成している。したがって、ダミーゲート電極DGには浮遊ゲート電極FGと同一レベルの電界が印加されるため、たとえメモリセルの書込/消去時に浮遊ゲート電極FGに高電界を印加したとしてもダミーゲート電極DGにも同一レベルの電界が印加されることになり、ダミーゲート電極DG上に形成される導電層間絶縁膜10の絶縁破壊や絶縁性能の劣化を防ぐことができる。
また、シャント領域R3においてはX方向に隣り合う素子領域Saを2つ結合して当該素子領域Saの幅を、セルアレイ領域R1における素子領域Saの第1幅W1よりも少なくとも2倍を超えるX方向幅となる第2幅W2で形成しているため、ウェルコンタクトCWと拡散層5との接触面積を広くすることができ界面抵抗を低減できウェルコンタクトCWに対し多くの電流を流すことができる。
以下、製造方法について説明する。図5(a)〜図24(a)は、製造途中におけるウェルコンタクトとその周辺の上面図または平面図を示しており、図5(b)〜図24(b)は、それぞれ図5(a)〜図24(a)内に示したA−A線もしくはB−B線に沿う縦断面図を模式的に示している。
尚、本実施形態の特徴部分を中心に説明するが、本発明が、発明が解決しようとする課題欄に記載された目的を達成でき発明の効果の欄に記載された効果を奏すれば、後述説明する工程のいずれかは必要に応じて省いても良いし、各工程を入れ替えても適用可能である。また、各機能膜の材料に代えて他材料を適用可能であれば変更しても良いし膜厚も適宜変更しても良い。
尚、説明の便宜上、前述説明した各膜や各層の構成要素(構造要素と称す)に対応した製造上の構成要素(製造要素と称す)については、構造要素に付した符号に100を加えた符号を付して製造要素の符号として記す。したがって、以下に示す製造要素は、当該製造要素に付された符号から100を減じた符号を付した構造要素が対応している。
p型のシリコン基板2を洗浄した後、まず犠牲酸化膜を形成し、メモリセル領域M以外にマスクパターンを形成すると共に、メモリセル領域Mに対しリン(P)または砒素(As)などの不純物イオンをシリコン基板2に注入してNウェルを形成する。次に、シリコン基板2の表層にBやBF2などの不純物イオンを注入しNウェルの内側にPウェル2aを形成する。次に、O2ドライアッシャー処理や薬液処理を施して不純物イオン注入時のマスクパターンを剥離する。次に、800℃〜1200℃の範囲で熱処理を施し不純物イオンを活性化する。次に、犠牲酸化膜をフッ酸等によって剥離する。
次に、図5(a)および図5(b)に示すように、800℃程度の水蒸気雰囲気で加熱しシリコン酸化膜108をトンネル酸化膜として例えば約10[nm]程度形成する。
次に、図6(a)および図6(b)に示すように、減圧CVD(Low-Pressure Chemical Vapor Deposition)法により非晶質シリコン層109を例えば約120[nm]の膜厚で堆積する。この非晶質シリコン層109は、後に熱処理されることにより多結晶シリコン層9に変成される。
次に、図6(a)および図6(b)に示すように、減圧CVD(Low-Pressure Chemical Vapor Deposition)法により非晶質シリコン層109を例えば約120[nm]の膜厚で堆積する。この非晶質シリコン層109は、後に熱処理されることにより多結晶シリコン層9に変成される。
次に、図7(a)および図7(b)に示すように、減圧CVD法によりシリコン窒化膜113を堆積すると共にハードマスク材としてのシリコン酸化膜114を堆積する。
次に、図8(a)および図8(b)に示すように、シリコン酸化膜114の上にレジスト(図示せず)を塗布し、通常のフォトリソグラフィ工程によってパターンニングし、シリコン酸化膜114をRIE(Reactive Ion Etching)法により加工し、その後O2ドライアッシャー処理や薬液処理を施すことによってレジストを剥離する。このとき、シリコン酸化膜114を除去する領域は、図8(a)に示すように、平面的にはセルアレイ領域R1およびダミー領域R2において素子分離領域Sbを構成するための領域であり、シリコン基板2の素子領域Saの形成予定領域の上方にシリコン酸化膜114を残留させるように形成する。尚、シャント領域R3においては少なくともX方向に幅広な領域であり例えばY方向にも第1幅よりも幅広なマスクパターンを残留させる。
次に、図8(a)および図8(b)に示すように、シリコン酸化膜114の上にレジスト(図示せず)を塗布し、通常のフォトリソグラフィ工程によってパターンニングし、シリコン酸化膜114をRIE(Reactive Ion Etching)法により加工し、その後O2ドライアッシャー処理や薬液処理を施すことによってレジストを剥離する。このとき、シリコン酸化膜114を除去する領域は、図8(a)に示すように、平面的にはセルアレイ領域R1およびダミー領域R2において素子分離領域Sbを構成するための領域であり、シリコン基板2の素子領域Saの形成予定領域の上方にシリコン酸化膜114を残留させるように形成する。尚、シャント領域R3においては少なくともX方向に幅広な領域であり例えばY方向にも第1幅よりも幅広なマスクパターンを残留させる。
図9(a)および図10(a)は、図8に示す構造形成後に施される工程時において最上面に形成される膜の上面状態を示し、図9(b)は、図9(a)のA−A線に沿う縦断面図を示し、さらに、図10(b)は、図10(a)のB−B線に沿う縦断面図を示している。
図9(a)および図9(b)並びに図10(a)および図10(b)に示すように、シリコン酸化膜114をマスクとしてシリコン窒化膜113および非晶質シリコン層109、シリコン酸化膜108、シリコン基板2のPウェル2aの上部をRIE法によりエッチング加工することによって素子分離溝2bを複数形成する。このとき、上記のようにシャント領域R3を除きX方向周期性を保持しながらシリコン酸化膜114を残留させている。これにより、図9(b)および図10(b)中のX方向に非晶質シリコン層109を分断でき、非晶質シリコン層109を浮遊ゲート電極FG、ダミーゲート電極DGを所望の形状に加工形成できる。
図11(a)および図12(a)は、図9(a)〜図10(b)に示す構造形成後に施される工程時において最上面に形成される膜の上面状態を示し、図11(b)は、図11(a)のA−A線に沿う縦断面図を示し、さらに、図12(b)は、図12(a)のB−B線に沿う縦断面図を示している。これらの図11(a)および図11(b)並びに図12(a)および図12(b)に示すように、素子分離溝2b内にシリコン酸化膜103を埋込む。
図13(a)および図14(a)は、図11(a)〜図12(b)に示す構造形成後に施される工程時において最上面に形成される膜の上面状態を示し、図13(b)は、図13(a)のA−A線に沿う縦断面図を示し、さらに、図14(b)は、図14(a)のB−B線に沿う縦断面図を示している。
これらの図13(a)および図13(b)並びに図14(a)および図14(b)に示すように、例えばCMP(Chemical Mechanical Polishing)法によりシリコン窒化膜113をストッパーとしてシリコン酸化膜103を平坦化処理し、シリコン窒化膜113の上面に面一になるまでシリコン酸化膜103を除去する。
図15(a)および図16(a)は、図13(a)〜図14(b)に示す構造形成後に施される工程時において最上面に形成される膜の上面状態を示し、図15(b)は、図15(a)のA−A線に沿う縦断面図を示し、さらに、図16(b)は、図16(a)のB−B線に沿う縦断面図を示している。
これらの図15(a)および図15(b)並びに図16(a)および図16(b)に示すように、非晶質シリコン層109の上面より下方で且つシリコン酸化膜108の上面より上方までRIE法によりシリコン酸化膜103をエッチバックする。
図17(a)および図18(a)は、図15(a)〜図16(b)に示す構造形成後に施される工程時において上面に形成される膜の上面状態を示し、図17(b)は、図17(a)のA−A線に沿う縦断面図を示し、さらに、図18(b)は、図18(a)のB−B線に沿う縦断面図を示している。
これらの図17(a)および図17(b)並びに図18(a)および図18(b)に示すように、リン酸などの薬液処理によってシリコン窒化膜113を除去し、減圧CVD法によりONO膜110を例えば5[nm](シリコン酸化膜)/8[nm](シリコン窒化膜)/5[nm](シリコン酸化膜)の膜厚で形成する。
図19(a)は、図17(a)〜図18(b)に示す構造形成後に施される工程時において最上面に形成される膜の上面状態を示し、図19(b)は、図19(a)のA−A線に沿う縦断面図を示している。
これらの図19(a)および図19(b)に示すように、ONO膜110の上に非晶質シリコン層111を堆積し、非晶質シリコン層111の上にタングステンシリサイド膜112を形成する。非晶質シリコン層111は、後に熱処理されることによって多結晶化し多結晶シリコン層11として構成される。
図20(a)は、図19(a)〜図19(b)に示す構造形成後に施される工程時における平面図を示しており、図20(b)は、図20(a)のA−A線に沿う断面図を示している。
図19(a)および図19(b)に示す構造を形成した後、シリコン窒化膜およびシリコン酸化膜(何れも図示せず)を順に堆積しその上にレジストを塗布してフォトリソグラフィ処理を行いパターンニングし、前記シリコン酸化膜およびシリコン窒化膜と、タングステンシリサイド膜112、非晶質シリコン層111、ONO膜110、非晶質シリコン層109の順にRIE法によってY方向に分断するように加工処理する。すると図20(a)および図20(b)に示すように構成される。このとき、図20(a)に示すように、X方向に沿って選択ゲート線SGL2およびワード線WLを形成できる。
次に、メモリセル領域M内の拡散層形成を目的としてマスクパターンをメモリセル領域M以外に形成し、メモリセル領域M内にリン(P)や砒素(As)等のn型の不純物イオンを注入することでワード線WL間の素子領域Saに対し低濃度の不純物導入層(n−)を形成する。次に、隣り合うワード線WL間や隣り合う選択ゲート線SGL2間にTEOSなどの層間絶縁膜(図示せず)を埋込み、RIE法により層間絶縁膜をエッチバックし選択ゲート線SGL2の側壁にスペーサとして層間絶縁膜を残留させてウェルコンタクトCWやソース線コンタクトCS形成領域における層間絶縁膜およびシリコン酸化膜108を除去処理してシリコン基板2の表面を露出させる。
次に、メモリセル領域M内においてソース線コンタクトCSを形成するための隣り合う選択ゲート線SGL2間の領域を含む領域Rm1(図20(a)参照)以外の領域にマスクパターンを形成し、当該領域Rm1内に対しn型の不純物イオンを注入しシリコン基板2の表層に高濃度の不純物導入層(n+)104を形成する。
図21(a)は、図20(a)〜図20(b)に示す構造形成後に施される工程時における平面図を示しており、図21(b)は、図21(a)のA−A線に沿う断面図を示している。
次に、メモリセル領域M内においてはシャント領域R3を開口するように、シャント領域R3を含む領域Rm2(図21(a)参照)以外の領域にマスクパターンを形成し、当該領域Rm2に対しBやBF2等のp型の不純物イオンをシリコン基板2の表層に注入し、高濃度の不純物導入層(p+)105を形成する。高濃度の不純物導入層104および105の導入深さはほぼ同一の深さとなる。図20(b)を用いて説明した工程後において、シャント領域R3には低濃度のn型不純物がシリコン基板2の表層に浅く導入されるが、その後、高濃度のp型不純物が当該領域に導入されることによって前述した低濃度n型不純物の影響が補償されると共に、高濃度のp型不純物が導入された不純物導入層105を構成できる。尚、これらの不純物導入層104および105を形成するときのイオン注入順序は逆であっても良い。
次に、800℃〜1200℃程度で熱処理を行うことによって不純物イオンを活性化した後、ワード線WLや選択ゲート線SGL2を構成するゲート電極保護のため、シリコン窒化膜106をバリア膜として薄く等方的に形成する。
図22(a)は、図21(a)〜図21(b)に示す構造形成後に施される工程時において最上面に形成される膜の上面状態を示し、図22(b)は、図22(a)のA−A線に沿う縦断面図を示している。
これらの図22(a)および図22(b)に示すように、シリコン窒化膜106の上にボロンやリンを大量に含んだBPSG(Boro-phospho silicate glass)等の埋込性の良い層間絶縁膜107を形成することで、隣り合う選択ゲート線SGL2間に層間絶縁膜107を埋込む。次に、選択ゲート線SGL2およびワード線WL上に形成されたシリコン窒化膜106をストッパーとしてCMP法により上記BPSGを平坦化処理し、その上にTEOSを堆積することで層間絶縁膜107の膜厚を増し、各ゲート電極と上層配線との間の絶縁性を保つように形成する。
図23(a)は、図22(a)〜図22(b)に示す構造形成後に施される工程時における平面図を示しており、図23(b)は、図23(a)のA−A線に沿う断面図を示している。
これらの図23(a)および図23(b)に示すように、RIE法により層間絶縁膜107にコンタクトホール107aを形成する。このコンタクトホール107aの形成領域は、図23(a)に示すように、Y方向に隣り合う選択ゲート線SGL2間の不純物導入層(拡散層)104上に貫通する領域(ソース線コンタクトCSおよびダミーコンタクトCDの形成予定領域)と、シャント領域R3の略中央部である。理解しやすくするように図23(a)には層間絶縁膜107の記載を省略している。この場合、層間絶縁膜107上にレジスト(図示せず)を塗布した後パターンニングしてRIE法によりエッチング処理しコンタクトホール107aを形成する。
図24(a)は、図23(a)〜図23(b)に示す構造形成後に施される工程後における平面図を示しており、図24(b)は、図24(a)のA−A線に沿う断面図を示している。
これらの図24(a)および図24(b)に示すように、シャント領域R3においてコンタクトホール107aの上に径の大きい開口孔107bをRIE法により形成し層間絶縁膜107の上部の開口径を拡大する。
これらの図24(a)および図24(b)に示すように、シャント領域R3においてコンタクトホール107aの上に径の大きい開口孔107bをRIE法により形成し層間絶縁膜107の上部の開口径を拡大する。
次に、図3に示すように、セルアレイ領域R1およびダミー領域R2のコンタクトホール7a(107a)内にそれぞれソース線コンタクトCSおよびダミーコンタクトCDを形成すると同時に、シャント領域R3のコンタクトホール7a(107a)およびホール7b(107b)内にウェルコンタクトCWを形成する。
この場合、各コンタクトホール7aおよび7b内にチタン/窒化チタン(Ti/TiN)によるバリアメタル膜を薄く形成し、その後、バリアメタル膜の内側にタングステン等の金属膜を埋込み、次にCMP法により余分な金属膜やバリアメタル膜を除去することによって形成する。以降の工程については、フラッシュメモリ装置1の一般的な工程となるため、その詳細説明を省略するが、ビット線BLやその引出配線層を上層側に形成する。これによりフラッシュメモリ装置1を構成できる。
本実施形態に係る製造方法によれば、セルアレイ領域R1およびダミー領域R2の素子領域Saを同一幅で形成しているため、フォトリソグラフィ処理時の露光解像度の低下を防止することができる。
セルアレイ領域R1の浮遊ゲート電極FGに対応してダミー領域R2にダミーゲート電極DGを同一幅で形成しているため、フォトリソグラフィ処理時の露光解像度の低下を防止することができる。
セルアレイ領域R1の浮遊ゲート電極FGに対応してダミー領域R2にダミーゲート電極DGを同一幅で形成しているため、フォトリソグラフィ処理時の露光解像度の低下を防止することができる。
(他の実施形態)
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
半導体基板としてNウェルおよびPウェル2aを形成したシリコン基板2に適用した実施形態を示したが、本発明では他材料の半導体基板に適用しても良い。
図2中、選択ゲート線SGL2はX方向に沿って形成されており、その途中で分断されているが、余裕領域R4(ダミー領域R2)を跨いでX方向に隣り合う2つのセルアレイ領域R1の選択ゲート線SGL2を構造的および電気的に接続するように構成しても良い。
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
半導体基板としてNウェルおよびPウェル2aを形成したシリコン基板2に適用した実施形態を示したが、本発明では他材料の半導体基板に適用しても良い。
図2中、選択ゲート線SGL2はX方向に沿って形成されており、その途中で分断されているが、余裕領域R4(ダミー領域R2)を跨いでX方向に隣り合う2つのセルアレイ領域R1の選択ゲート線SGL2を構造的および電気的に接続するように構成しても良い。
コンタクトプラグ形成領域として、ウェルコンタクトCWを接続するシャント領域R3に適用した実施形態を示したが、ウェルコンタクトCWに限らず、その他シリコン基板2に接続するためのコンタクトプラグを形成するための領域に適用しても良い。
セルアレイ領域R1およびダミー領域R2に比較してシャント領域R3における素子領域Saの幅のみを広く構成した実施形態を示しているが、その他の図示していない他領域において素子領域Saの幅を広く構成している半導体装置に適用しても良い。
上記実施形態に示される全構成要件からいくつかの構成要件が削除されたとしても発明が解決しようとする課題の欄で述べられた目的を達成することができ、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成要件を発明として適用可能である。
図面中、1はフラッシュメモリ装置(半導体装置)、2はシリコン基板(半導体基板)、3は素子分離絶縁膜、8はゲート絶縁膜(第1のゲート絶縁膜)、10は導電層間絶縁膜(第2のゲート絶縁膜)、FGは浮遊ゲート電極、CGは制御ゲート電極、R1はセルアレイ形成領域、R2はダミー領域、R3はシャント領域(コンタクトプラグ形成領域)、R4は余裕領域、Saは素子領域(活性領域)、Sbは素子分離領域を示す。
Claims (5)
- 半導体基板にメモリセルが形成されるセルアレイ形成領域、および前記セルアレイ形成領域周辺の前記半導体基板上にコンタクトプラグが形成されるコンタクトプラグ形成領域を備えた半導体装置であって、
前記セルアレイ形成領域においては、
前記半導体基板に対して所定方向に第1幅で並設された複数の第1の活性領域と、
前記複数の第1の活性領域上にそれぞれ形成された複数の第1のゲート絶縁膜と、
前記複数の第1のゲート絶縁膜上にそれぞれ前記所定方向に第1幅で並設された複数の浮遊ゲート電極と、
前記複数の浮遊ゲート電極上を渡って形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された制御ゲート電極とを備え、
前記コンタクトプラグ形成領域においては、
前記半導体基板に対して所定方向に前記第1幅よりも幅広な第2幅で形成された第2の活性領域と、
前記第2の活性領域上に形成されたコンタクトプラグとを備え、
前記セルアレイ形成領域と前記コンタクトプラグ形成領域との間に前記セルアレイ形成領域の構造と同様の構造を備えたダミー領域を設けたことを特徴とする半導体装置。 - 前記コンタクトプラグ形成領域においては、
前記所定方向に隣り合う前記第1幅の第1の活性領域間が活性領域として形成されることによって前記第1の活性領域が複数結合して前記第2幅の第2の活性領域を構成していることを特徴とする請求項1記載の半導体装置。 - 前記セルアレイ形成領域および前記ダミー領域の第1の活性領域上にはソース線コンタクトおよびこのソース線コンタクトと同一構造のダミー線コンタクトが設けられ、前記コンタクトプラグ形成領域の前記第2の活性領域上には前記ソース線コンタクトの径より大きな径を有するウェルコンタクトが形成されたことを特徴とする請求項1または2記載の半導体装置。
- 請求項1ないし3の何れかに記載の半導体装置を製造する製造方法であって、
前記セルアレイ形成領域および前記ダミー領域の第1の活性領域を同一幅で形成することを特徴とする半導体装置の製造方法。 - 請求項1ないし3の何れかに記載の半導体装置を製造する製造方法であって、
前記セルアレイ形成領域の浮遊ゲート電極に対応して前記ダミー領域にダミーゲート電極を同一幅で形成することを特徴とする半導体装置の製造方法。
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Cited By (2)
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JP2010087263A (ja) * | 2008-09-30 | 2010-04-15 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP2010251491A (ja) * | 2009-04-15 | 2010-11-04 | Sony Corp | 抵抗変化型メモリデバイスおよびその動作方法 |
-
2007
- 2007-01-16 JP JP2007007039A patent/JP2008177223A/ja active Pending
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