JP4649265B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
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Description
本発明は、上記事情に鑑みてなされたもので、その目的は、電気的特性の悪化を抑制できる不揮発性半導体記憶装置の製造方法を提供することにある。
図3(a)および図3(b)に示すように、半導体装置としてのNAND型フラッシュメモリ装置1は、メモリセル領域Mおよび周辺回路領域Pに区画されている。周辺回路領域Pには、メモリセル領域Mに形成されるメモリセルアレイArを駆動するための周辺回路(図示せず)が形成されている。本実施形態の特徴はメモリセル領域Mの構造および製造方法にあるためメモリセル領域Mの構造を中心に説明する。
以下、本発明に関連するNAND型不揮発性記憶装置1のメモリセル領域Mにおけるゲート電極に係る製造方法について、ゲート先作りプロセス(素子分離領域Sbの形成に先行して浮遊ゲート電極FGを形成するプロセス)の製造方法について説明する。
次に、この第1の多結晶シリコン層5の上にリン等の不純物がドープされた第2の多結晶シリコン層6を形成する。この第2の多結晶シリコン層6の上にCMP(Chemical Mechanical Polish)法のストッパ膜として機能させるためのシリコン窒化膜(図示せず)を形成する。次に、シリコン窒化膜上にレジスト(図示せず)を塗布すると共にパターン形成し、ストッパ膜として機能するシリコン窒化膜、第2の多結晶シリコン層6、第1の多結晶シリコン層5、ゲート酸化膜4、およびシリコン基板2をRIE(Reactive Ion Etching)法により除去し、図4(d)のY軸方向に沿った素子分離溝11を形成する。
次に、パターニングされたレジスト13をマスクとして、シリコン窒化膜10をエッチング除去し、ゲート電極形成領域GCに対してシリコン窒化膜10を残留させるようにゲート電極分離領域GVのシリコン窒化膜10を除去する。これにより、図4(a)〜図4(d)に示す構造を形成することができる。
すると、保護膜14が、ゲート電極形成領域GCに形成された第2の多結晶シリコン層6、ONO膜7、第3の多結晶シリコン層8、WSi膜9、シリコン窒化膜10の側壁(側面)を保護するように残留する。
すると、図11(a)〜図11(d)に示すように、素子分離絶縁膜12の第1の電極分離部12aの上面やゲート酸化膜4の上面の一部が露出すると共に第1の多結晶シリコン層5がゲート電極形成領域GCの第2の多結晶シリコン層6の下に残留する。さらに第1の多結晶シリコン層5が保護膜14の外面に沿うように保護膜14の下に残留する。
ここで、第1の多結晶シリコン層5が第1の電極分離部12aの側壁に残留したままでは、隣接するゲート電極形成領域GCおよびGC間において第1の多結晶シリコン層5および5間が電気的に導通接続されてしまい不具合の原因となる。また、ゲート酸化膜4を異方性の強い条件(例えばRIE法)によりエッチング処理してしまうと、ゲート酸化膜4のゲート絶縁膜としての信頼性を落とす原因となる場合があるため、第1の電極分離部12aの側壁に残留した第1の多結晶シリコン層5を全て除去するまで異方性の強い条件によりエッチング処理することは避けたほうが良い。
これらの工程を経て、第1および第2の多結晶シリコン層5および6を浮遊ゲート電極FGとして構成することができる。このような処理は、周辺回路領域Pでも同様に行われる。
素子分離絶縁膜12およびゲート酸化膜4に対して高選択性を有する条件下でRIE法によりエッチング除去した後、さらに素子分離絶縁膜12およびゲート酸化膜4に対して高選択性を有する条件下でCDE法によりエッチング除去した場合には、より信頼性高くデバイス性能を保持できるようになる。
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形もしくは拡張できる。
前述実施形態において、図7(a)〜図7(d)に示す時点では、ゲート電極分離領域GVの第2の多結晶シリコン層6を第1の多結晶シリコン層5との間の界面まで除去する実施形態を示しているが、これに限定されるものではなく、この時点では、エッチング条件を調整することによりゲート電極分離領域GVの第1の多結晶シリコン層5の上部をも除去するようにしても良いし、第2の多結晶シリコン層6の下部を残留させるようにしても良い。
第1の多結晶シリコン層5を第2の多結晶シリコン層6の側端面GCaに沿った面のゲート電極形成領域GCの内側まで除去する実施形態を示したが、これに限定されるものではなく、隣接する浮遊ゲート電極FGおよびFG間を構造的に分断できるように第1および第2の多結晶シリコン層5および6を除去できれば良い。
NAND型フラッシュメモリ装置1に適用した実施形態を示したが、これに限定されるものではなく、例えば、その他EEPROMやEPROM、NOR型のフラッシュメモリ装置に適用しても良いし、その他の不揮発性半導体記憶装置、半導体記憶装置、半導体装置に適用しても良い。
Claims (3)
- 第1の絶縁膜、前記第1の絶縁膜を介して半導体基板に連なるように浮遊ゲート電極層がゲート電極形成領域およびゲート電極分離領域に渡り所定方向に沿って順に積層された半導体基板に対して、
前記浮遊ゲート電極層の上面より下方で前記第1の絶縁膜の上面より上方の高さで前記半導体基板の主表面から突出して前記所定方向に沿って形成された第2の絶縁膜、を覆うと共に、前記浮遊ゲート電極層を覆うように第3の絶縁膜、導電層、低抵抗化金属膜を順次形成し、前記所定方向に交差する交差方向に沿った複数のゲート電極形成領域に対してゲート加工用パターンを前記低抵抗化金属膜の上に形成する第1工程と、
前記ゲート加工用パターンをマスクとして隣接した前記ゲート電極形成領域間に挟まれた前記ゲート電極分離領域における前記低抵抗化金属膜、前記導電層、前記第3の絶縁膜、前記浮遊ゲート電極層の上部を除去することで前記第2の絶縁膜の上部を露出させる第2工程と、
この第2工程により露出した前記低抵抗化金属膜、前記導電層、前記第3の絶縁膜、前記浮遊ゲート電極層の表面を覆うように保護膜を形成する第3工程と、
前記ゲート電極分離領域上の前記浮遊ゲート電極層の上面に形成された保護膜を除去する第4工程と、
この第4工程により露出した前記ゲート電極分離領域上の前記浮遊ゲート電極層を除去する第5工程と、
残存する前記保護膜を除去する第6工程とを備え、
前記第2工程と前記第3工程の間に前記第2工程で露出したゲート電極分離領域における第2の絶縁膜の上部を除去することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第5工程では、異方性の強い条件下で処理を行いその後等方性の強い条件においてエッチング処理することを特徴とする請求項1記載の不揮発性半導体記憶装置の製造方法。
- 前記第5工程では、前記第1および第2の絶縁膜に対して高選択性を有する条件下で前記浮遊ゲート電極層をRIE法によりエッチングした後、前記第1および第2の絶縁膜に対して高選択性を有する条件下で前記浮遊ゲート電極層をCDE法によりエッチングすることを特徴とする請求項1または2記載の不揮発性半導体記憶装置の製造方法。
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JPH10107163A (ja) * | 1996-09-27 | 1998-04-24 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
JP2000150678A (ja) * | 1998-11-10 | 2000-05-30 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
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