JP2008016777A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】デバイスの信頼性を向上できるようにする。
【解決手段】複数の素子分離絶縁膜４がシリコン基板２の上面側から上方に向けて先細り形状となる凸部４ａを備えており、この凸部４ａが複数の第１および第２の導電層６および７を分離している。また第２の導電層７は、その側壁面７ａが第１の導電層６および素子分離絶縁膜４の側壁面４ｄ間の界面と不一致となるように形成されている。第２の導電層７の側壁面７ａに形成された第２のゲート絶縁膜８を除去するのに長時間を要したとしても素子分離絶縁膜４の上部が除去されるだけであり、エッチング処理の影響がシリコン基板２にまで至ることを防止できる。
【選択図】図３

Description

本発明は、積層ゲート構造を備えた半導体装置およびその製造方法に関する。

積層ゲート構造を有するメモリセルトランジスタからなる不揮発性半導体記憶装置として、積層ゲート構造の下層側のフローティングゲート電極を凸型形状にしたものがある（例えば、特許文献１参照）。この特許文献１に記載されるメモリセルトランジスタによれば、フローティングゲート電極の側面に形成される電極間絶縁膜で規定される面と素子分離絶縁膜の側面が一致していない構造をとっている。すなわち、フローティングゲート電極の側面に形成された電極間絶縁膜の下地として多結晶シリコン層が存在している。また、特許文献１に記載されるメモリセルトランジスタにおける下層側のフローティングゲート電極の側面は、半導体基板表面から垂直にかつ素子分離絶縁膜の側面と整合して形成されている。

素子の微細化に伴い、反応性イオンエッチング（ＲＩＥ）法にてワード線方向に沿ってゲート電極を分断するゲート電極加工プロセスの条件設定が厳しくなってきているが、特許文献１の構造によれば、フローティングゲート電極の側面に形成される電極間絶縁膜で規定される面の部分に限れば、多結晶シリコンと選択をとって十分なオーバーエッチングを行っても、半導体基板が削られることはない。
特開２００４−２２８１９号公報（段落０００７等、図１３〜図１４）

しかし、特許文献１に開示されている構造では、ゲート電極加工プロセスにおいて電極間絶縁膜をＲＩＥ法にて除去するのに十分なオーバーエッチングを行おうとすると、下層側のフローティングゲート電極の側面に位置する素子分離絶縁膜をも除去されてしまう。この素子分離絶縁膜の除去により素子分離絶縁膜の基板表面からの高さが低くなりすぎると、その後のフローティングゲート電極の除去処理によってその影響が素子分離絶縁膜との界面に沿って半導体基板の内部にまで及ぼされてしまう虞がある。半導体基板の内部にまでエッチング処理の影響が及ぶとデバイス上の不具合を生じてしまう。

逆に、電極間絶縁膜のエッチング処理量が不足すると、ゲート電極分断領域において素子分離絶縁膜の側壁面にフローティングゲート電極の材料が残留し、ワード線方向に隣接したフローティングゲート電極がショートしてしまうという問題点があった。

本発明は、上記事情に鑑みてなされたもので、その目的は、デバイスの信頼性を向上できる半導体装置およびその製造方法を提供することにある。

本発明の半導体装置の一態様は、半導体基板と、半導体基板を複数の素子形成領域に区画する複数の素子分離絶縁膜であって、それぞれ、上端部分が前記半導体基板の表面から上方に突出するように半導体基板に形成された溝に埋め込み形成されると共に上端部分における幅寸法が半導体基板の表面部分における幅寸法より狭く形成された複数の素子分離絶縁膜と、素子形成領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極であって、素子分離絶縁膜の上端部の高さと一致する上面部を有し側壁面が半導体基板の表面から突出した素子分離絶縁膜の側壁面に整合するよう素子分離絶縁膜の間に形成された下側電極部と、この下側電極部の上面部の上に形成され幅寸法が下側電極部の幅寸法より狭く側壁面が素子分離絶縁膜の側壁面と不一致になるよう形成された上側電極部とを有する第１のゲート電極と、第１のゲート電極の下側電極部の上面および素子分離絶縁膜の上面ならびに第１のゲート電極の上側電極部の表面を覆うように形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極とを備えたことを特徴としている。

本発明の半導体装置の製造方法の一態様は、半導体基板上に第１の絶縁膜を形成する工程と、上部を第１の絶縁膜の上面より上方に突出させながら半導体基板の表面を所定のゲート幅方向に対して分断する複数の素子分離絶縁膜を形成する工程と、各素子分離絶縁膜の上端部の所定のゲート幅方向に対する幅寸法を、半導体基板の表面部分における所定のゲート幅方向に対する幅寸法より狭くする工程と、複数の素子分離絶縁膜間を埋め込むように半導体基板の表面に形成された第１のゲート絶縁膜上に第１の導電層を形成する工程と、ゲート幅方向の側壁面が半導体基板上側における素子分離絶縁膜の側壁面に対して不一致となるように第１の導電層の上に第２の導電層を形成する工程と、第２の導電層を覆うように第２のゲート絶縁膜を形成する工程と、第２のゲート絶縁膜上に第３の導電層を形成する工程と、半導体基板面内の所定のゲート幅方向に沿って第３の導電層、第２のゲート絶縁膜、第２の導電層、第１の導電層を除去することでゲート幅方向の交差方向に対して第３の導電層、第２のゲート絶縁膜、第２の導電層、第１の導電層を複数に分断する工程とを備えたことを特徴としている。

本発明の半導体装置の製造方法の一態様は、半導体基板上に第１のシリコン酸化膜を形成する工程と、このシリコン酸化膜上にシリコン窒化膜を形成する工程と、このシリコン窒化膜上に第２のシリコン酸化膜を形成する工程と、この第２のシリコン酸化膜上に第１のレジストを塗布し、この第１のレジストを所定パターンにパターンニングする工程と、このパターンニングされた第１のレジストをマスクに第２のシリコン酸化膜をエッチングし、このエッチングされた第２のシリコン酸化膜をマスクにシリコン窒化膜、第１のシリコン酸化膜および半導体基板をエッチングし、第１の方向に沿って複数の溝を形成する工程と、この溝に第３のシリコン酸化膜を埋め込む工程と、シリコン窒化膜をストッパとして、第２および第３のシリコン酸化膜を平坦化する工程と、ウエットエッチング処理により、平坦化工程により露出したシリコン窒化膜を除去すると共に、半導体基板の表面から突出した第３のシリコン酸化膜の側面を一部除去し、半導体基板の表面から突出した第３のシリコン酸化膜の上端部の幅寸法が半導体表面部分における第３のシリコン酸化膜の幅寸法より狭くなるよう形成する工程と、半導体基板の表面から突出した複数の第３のシリコン酸化膜間の半導体基板上に第１のゲート絶縁膜を形成する工程と、第１のゲート絶縁膜上の半導体基板の表面から突出した複数の第３のシリコン酸化膜間で規定される領域を第１の導電膜で埋め込む工程と、第３のシリコン酸化膜をストッパに第１の導電膜を平坦化する工程と、平坦化された第１の導電膜上に第２の導電膜を形成する工程と、第２の導電膜上にレジストを塗布しフォトリソグラフィ技術によりレジストをパターンニングし、このパターンニングされたレジストをマスクとして第２の導電層をエッチングし、第１の導電膜上に、側壁面の幅寸法が第１の導電層の幅寸法より狭い第２の導電膜を形成する工程と、第１および第２の導電膜上ならびに第３のシリコン酸化膜上に第２のゲート絶縁膜を形成する工程と、この第２のゲート絶縁膜上に第３の導電膜を形成する工程と、第１の方向に交差する方向に沿って第３の導電膜、第２のゲート絶縁膜、第２の導電膜、第１の導電膜を除去し、前記第１の方向に前記第３の導電膜、第２のゲート絶縁膜、第２の導電膜、第１の導電膜を分断する工程とを備えたことを特徴としている。

本発明によれば、デバイスの信頼性を向上できる。

以下、本発明の半導体装置をＮＡＮＤ型のフラッシュメモリ装置に適用した一実施形態について図面を参照しながら説明する。
図１はＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの等価回路、図２は、図１の領域Ａ１におけるメモリセルの構造を模式的に示した平面図である。図１に示すように、半導体装置としてのＮＡＮＤ型のフラッシュメモリ装置１において、そのメモリセルアレイＡｒには、２個の選択ゲートトランジスタＴｒｓ間に隣接するもの同士でソース／ドレイン領域（図示せず）を共用して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｎからなるＮＡＮＤセルユニットＳＵが行列状に形成されている。

図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｎは、ワード線（コントロールゲート線）ＷＬで共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓは共通の選択ゲート線ＳＬで共通接続されている。さらに、選択ゲートトランジスタＴｒｓは、ビット線コンタクトＣＢを介して図１中Ｘ線に直交するＹ方向（ゲート幅方向の交差方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。

複数のＮＡＮＤセルユニットＳＵは、図２に示すように、ＳＴＩ（Shallow Trench Isolation)構造の素子分離領域Ｓｂにより互いに分断されている。メモリセルトランジスタＴｒｎは、Ｙ軸方向に延びる素子形成領域（活性領域：アクティブエリア）Ｓａと、Ｘ軸方向に所定間隔をもって形成されるＹ軸方向に延びるワード線ＷＬとの交差部に位置して形成されている。

＜フラッシュメモリ装置１のメモリセル領域Ｍにおけるゲート電極構造について＞
以下、本実施形態に係る構造の特徴部分を中心に図３を参照しながら説明する。図３は、図２のＣ−Ｃ線に沿う切断面図を模式的に示している。

フラッシュメモリ装置１は、半導体基板としてのｐ型のシリコン基板２に対してメモリセル領域Ｍおよび周辺回路領域（図示せず）の両領域に区画形成されている。以下、メモリセル領域Ｍに形成される積層ゲート電極構造について説明する。図３に示すように、シリコン基板２の表層には、複数の素子分離領域Ｓｂに対して素子分離溝３が形成されている。この素子分離溝３に素子分離絶縁膜４が埋込まれている。この素子分離絶縁膜４は、隣接するフローティングゲート電極層ＦＧ間を電気的に分離するために設けられており、所謂ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域Ｓｂを構成している。

素子分離絶縁膜４は、シリコン基板２内の素子分離溝３に埋め込まれている。素子分離溝３に埋め込まれた素子分離絶縁膜４の上部は、当該シリコン基板２の表面から上方に突出するように形成され、シリコン基板２の上面から上方に向けて先細り形状となる凸部４ａを備えている。凸部４ａは、突出した素子分離絶縁膜４の上端部分のＸ方向（ワード線方向）の幅寸法が、素子分離絶縁膜４のシリコン基板２の表面部分におけるＸ方向の幅寸法より狭く形成されている。凸部４ａの形状は、凸型形状の他、単峰状、山状、台形状、テーパ形状、もしくは外面が下に凸となる湾曲形状であってもよい。この凸部４ａは、シリコン基板２の表面部分（シリコン酸化膜５の形成領域付近）においてシリコン基板２の上面に対して傾斜する傾斜面（テーパ面、もしくは、湾曲面）を備えている。

素子分離絶縁膜４は、シリコン基板２の素子形成領域Ｓａ（活性領域：アクティブエリア）を複数に分離するように構成されている。この素子分離絶縁膜４により分離された素子形成領域Ｓａのシリコン基板２上にはシリコン酸化膜５が形成されている。このシリコン酸化膜５は、熱酸化膜により構成されゲート酸化膜、トンネル絶縁膜、第１のゲート絶縁膜として機能する。

このシリコン酸化膜５の上には第１の導電層６が下側電極部として形成されている。この第１の導電層６は、例えばリン等の不純物がドープされた多結晶シリコン、アモルファスシリコンにより構成されている。第１の導電層６の上面部６ｃは、素子分離絶縁膜４の上端部分である凸部４ａの上面部４ｂの面に一致した平坦面に形成されている。ここで、“一致”とは実質的に一致していることを示しており、実施の製造における誤差、公差を含む。また、“平坦”についても実質的に平坦であることを示しており、実際の製造において生じる多少の凹凸、湾曲等を含む。

第１の導電層６は、シリコン基板２の表面から上方に突出した一対の素子分離絶縁膜４に挟まれるように形成されており、第１の導電層６の側壁面は素子分離絶縁膜４の側壁面に整合している。素子分離絶縁膜４には凸部４ａが形成されていることから、側壁面が素子分離絶縁膜４の側壁面に整合している第１の導電層６はシリコン酸化膜５に接する接合部６ａから上方にかけてＸ方向に膨らみ、素子分離絶縁膜４側に張り出した膨部６ｂを備えて構成されている。

第１の導電層６の上面部６ｃの上には第２の導電層７が上側電極部として形成されている。第２の導電層７の側壁面７ａ間で規定されるＸ方向の幅寸法は、第１の導電層６の上面の、素子分離絶縁膜４の側壁面４ｂ間（図３の符号４ｂを付した部分参照）で規定されるＸ方向の幅寸法より狭く形成されている。さらに、第２の導電層７は、第１の導電層６の上面部６ｃ上においてＸ方向の略中央部に形成されている。この第２の導電層７は、例えばリンや砒素等の不純物がドープされた多結晶シリコン、アモルファスシリコンにより構成されている。第２の導電層７の側壁面７ａは、素子分離絶縁膜４の凸部４ａおよび第１の導電層６の側壁面６ｄ間の界面（素子分離絶縁膜４の凸部４ａの側壁面４ｄに相当）とは異なる平面（平面が不一致）となるように形成されている。

これらの第１および第２の導電層６および７は、フローティングゲート電極ＦＧ（第１のゲート電極に相当）として機能し、このフローティングゲート電極ＦＧはそのＸ方向の断面が実質的に凸型形状に構成されている。第２の導電層７の側壁面７ａは、シリコン基板２の上面に対して略垂直面に形成されている。

また、対向する第２の導電層７の側壁面７ａ間で規定されるＸ方向の幅寸法は、シリコン基板２の上に形成されたシリコン酸化膜５のＸ方向の幅よりも狭く形成されている。
第２のゲート絶縁膜８が、第１の導電層６の上面および第２の導電層７の表面（上面および側面）並びに素子分離絶縁膜４の上面を覆うように形成されている。この第２のゲート絶縁膜８は、例えばＯＮＯ膜（Oxide（酸化膜層）-Nitride（窒化膜層）-Oxide（酸化膜層））やＮＯＮＯＮ膜（Nitride-Oxide-Nitride-Oxide-Nitride）等による酸化膜層や窒化膜層の積層構造により構成されている。この第２のゲート絶縁膜８は、第１および第２の導電層６および７と第３の導電層９との間に対して導電層間絶縁膜として構成されている。この第２のゲート絶縁膜８は、フローティングゲート電極ＦＧおよびコントロールゲート電極ＣＧ間の絶縁性能を保持するためのゲート間絶縁膜として機能する。

第３の導電層９が、第２のゲート絶縁膜８の上を覆うように形成されている。この第３の導電層９は、下導電層１０とその下導電層１０の上に形成された上導電層１１とにより形成されている。

下導電層１０は、例えばリンや砒素等の不純物がドープされた多結晶シリコン、アモルファスシリコンにより構成されている。上導電層１１は、例えばタングステンシリサイドやコバルトシリサイド等により形成され低抵抗化金属層として機能する。第３の導電層９は、コントロールゲート電極ＣＧ（第２のゲート電極に相当）として機能する。コントロールゲート電極ＣＧは、第２のゲート絶縁膜７を覆うように構成されており、複数の素子形成領域Ｓａおよび素子分離領域Ｓｂの上方に渡って形成されている。このコントロールゲート電極層ＣＧの上には、シリコン窒化膜１２が形成されている。図示しないが、このシリコン窒化膜１２の上には層間絶縁膜やビット線ＢＬの構造が形成されており、フラッシュメモリ装置１を構成している。

素子分離絶縁膜４に凸部４ａを設ける理由は、第１の導電層６をエッチング処理するときにその残膜が生じないようにするためである。
図３の掲載面の交差方向（Ｙ方向）に対して複数のコントロールゲート電極ＣＧおよびフローティングゲート電極ＦＧを構成するときには、図３の掲載面の交差方向（Ｙ方向）に対して第１ないし第３の導電層６、７、９を分断するプロセスが必要となる。素子分離絶縁膜４の側壁部（側壁面）４ｄがシリコン基板２の上側において当該シリコン基板２の上面に対して垂直形状に形成されていると、上記第１の導電層６を分断するプロセスを行ったときに、シリコン酸化膜５の上における素子分離絶縁膜４の側壁部４ｄ（シリコン基板２直上におけるフローティングゲート電極ＦＧとの間の側壁界面）に対して第１の導電層６が残留しやすくなる。

第１の導電層が残留すると、図３の掲載面の垂直方向（Ｙ方向）に対して複数設けられるフローティングゲート電極ＦＧが、残留した第１の導電層６によって導通してしまい不具合を生じてしまう。したがって、素子分離絶縁膜４の形状を、第１の導電層６をエッチング処理するときに上記部分に残留し難い形状とすることが望ましい。

本実施形態では、素子分離絶縁膜４がシリコン基板２の上面側から上方に向けて先細り形状となる凸部４ａを備えているため、第１の導電層６を分断するときに当該第１の導電層６が残留しにくくなり、複数のフローティングゲート電極ＦＧ間の絶縁性能を保持することができる。特に、素子分離絶縁膜４の凸部４ａは、シリコン酸化膜３の形成領域付近においてその上外面４ｃが上側に凸となるようにシリコン基板２の上面に対して傾斜した傾斜面として形成されているため、当該上外面４ｃに付着した第１の導電層６を容易に除去することができ、ゲート電極分離領域ＧＶの第１の導電層６を除去するときに、より除去しやすくなる。

Ｙ方向に各ゲート電極ＦＧおよびＣＧを分断するときには、第２のゲート絶縁膜８と素子分離絶縁膜４との間でエッチング処理条件を選択的に設定することができない。第２の導電層７の側壁面７ａが素子分離絶縁膜４の凸部４ａの側壁面４ｄと同一面に形成され、素子分離絶縁膜４がシリコン基板２の上面に対して垂直に形成されていると、素子分離絶縁膜４の側壁面４ｂに沿ってシリコン基板２内にエッチング処理が進行してしまう虞がある。

すると、エッチング処理装置による終点検出（エッチング処理深さの検出）が不可能な場合にはエッチング処理時間を計測するだけで処理深さを制御しなければならなくなってしまう。

本実施形態に係る構成によれば、第２の導電層７の側壁面７ａが素子分離絶縁膜４の凸部４ａの側壁面４ｄと不一致となるように形成されているため、第２の導電層７の側壁面７ａに形成された第２のゲート絶縁膜８をエッチング処理する際に、シリコン基板２が削られる不具合を防止することができ、デバイスの信頼性を向上することができる。

また、第１の導電層６の側壁面６ｄおよび６ｄ間の幅が、第１の導電層６がシリコン酸化膜５と接合する接合部６ａの幅よりも広く形成され、第１の導電層６の側壁面６ｄの下端がシリコン基板２または第１のゲート絶縁膜と接していないため、第２のゲート絶縁膜８をエッチング処理する際に素子分離絶縁膜４が同時にエッチングされたとしてもシリコン基板２が削られる不具合をさらに防止することができ、歩留まりの向上に寄与する。

さらに、第１の導電層６の上面部６ｃの略中央部に、側壁面７ａ間で規定されるＸ方向の幅寸法が第１の導電層６の上面の素子分離絶縁膜４の側壁面４ｂ間で規定されるＸ方向の幅寸法より狭く形成されて第２の導電層７が設けられているため、フローティングゲート電極ＦＧおよびコントロールゲート電極ＣＧ間の対向面積を大きくすることができる。

フラッシュメモリ装置１を構成するメモリセルの特性の一指標として、カップリング比と称される指標がある。このカップリング比Ｃｒは、
Ｃｒ＝Ｃｏｎｏ／（Ｃｏｎｏ＋Ｃｏｘ）…（１）
により表される。

この（１）式のカップリング比Ｃｒの値は１が理想的であり、Ｃｏｎｏの値は、第２のゲート絶縁膜８を挟んで対向するフローティングゲート電極ＦＧおよびコントロールゲート電極ＣＧ間の容量値を示し、Ｃｏｘの値は、シリコン酸化膜５を挟んで対向するシリコン基板２および第１の導電層６間のキャパシタの容量値を示している。カップリング比Ｃｒの値は、コントロールゲート電極ＣＧとフローティングゲート電極ＦＧとの間の対向面積が広ければ大きくなり、対向面積が狭ければ小さくなる。

これまでは、例えばフローティングゲート電極ＦＧを素子分離領域Ｓｂの上面上に張り出させて構成し、フローティングゲート電極ＦＧの上面とコントロールゲート電極ＣＧの下面との間の面積を大きくすることによりカップリング比Ｃｒを大きくする構成が一般的であった。しかし、素子の微細化に伴い、フローティングゲート電極ＦＧを素子分離領域Ｓｂの上面上に張り出して構成すると、隣接するフローティングゲート電極ＦＧ間にコントロールゲート電極ＣＧの構成材料となる第３の導電層９を埋込むことがプロセス上で困難となる。第３の導電層９を埋め込むことができないと、カップリング比を所望の特性を得ることが困難である。

そこで、本実施形態においては、素子の微細化を図るため、側壁面７ａ間の幅を第１の導電層６の側壁面６ｄ間の幅に対して狭く設定した第２の導電層７を第１の導電層６の上面部６ｃの略中央部に設けてフローティングゲート電極ＦＧの高さを高くし、第２の導電層７の側壁面と第１の導電層６の上面を利用し当該部分の対向面積を大きくしてカップリング比Ｃｒを向上している。これにより、素子の微細化に対応しながらカップリング比を向上することができる。

＜製造方法について＞
以下、図４ないし図２３を参照しながら製造工程について説明する。尚、本発明を実現できれば、以下に説明する製造工程については必要に応じて省いても良いし、一般的な工程であれば付加しても良い。

図４に示すように、シリコン基板２上を熱酸化処理することでシリコン酸化膜５’を形成する。このシリコン酸化膜５ｚは、例えば１ｎｍ〜１０ｎｍの範囲の一定膜厚で形成される。

次に、図５に示すように、シリコン酸化膜５ｚの上に化学気相成長法（ＣＶＤ法）によりシリコン窒化膜１３を形成する。このシリコン窒化膜１３は、例えば５０ｎｍ〜２００ｎｍの範囲の一定膜厚で形成される。次に、図６に示すように、シリコン窒化膜１３の上にＣＶＤ法によりシリコン酸化膜１４を形成する。このシリコン酸化膜１４は、例えば５０ｎｍ〜４００ｎｍの範囲内の一定膜厚で形成される。

次に、図７に示すように、シリコン酸化膜１４上にレジスト１５を塗布しフォトリソグラフィ技術によりパターンニングする。次に、図８に示すように、このパターンニングされたレジスト１５をマスクとして例えば反応性イオンエッチング法（ＲＩＥ法）によりシリコン酸化膜１４をＹ方向（図７の掲載面の交差方向）に沿って異方性エッチング処理しレジスト１５を除去する。次に、シリコン酸化膜１４をマスクとしてシリコン窒化膜１３を選択的に異方性エッチング処理する。次に、シリコン酸化膜５ｚおよびシリコン基板２をＲＩＥ法によりエッチング処理することによりシリコン基板２の表層に素子分離溝３を形成する。

次に、図９に示すように、素子分離溝３の内側にシリコン酸化膜４ｚを素子分離絶縁膜として埋込む。次に、図１０に示すように、シリコン窒化膜１３をストッパーとしてシリコン酸化膜４ｚの平坦化処理を行う。次に、図１１に示すように、熱燐酸（Ｈ₃ＰＯ₄）等を使用したウェットエッチング処理により選択的にシリコン窒化膜１３を除去する。このとき、ウェットエッチング処理は、処理が等方的に進行するため、平坦化されたシリコン酸化膜４ｚの上端付近におけるシリコン酸化膜４ｚのＸ方向（ゲート幅方向）の幅を、シリコン酸化膜５ｚ付近（シリコン基板２の表面付近）におけるシリコン酸化膜４ｚのＸ方向の幅よりも狭く形成することができる。すなわち、シリコン酸化膜４ｚの上角部４ｅを等方的に除去することができ、単峰状の凸部４ａを上部に有する素子分離絶縁膜４を形成できる。

この場合、素子分離絶縁膜４の上にマスクパターンを形成することなく素子分離絶縁膜４の上角部４ｅを除去できる。尚、素子分離絶縁膜４の上にレジスト（図示せず）を塗布してパターンを形成し上角部４ｅを除去するようにしても良いし、シリコン窒化膜（図示せず）等のようなマスク材を用いても良い。この場合、素子分離絶縁膜４の上角部４ｅの除去方法としてウェットエッチング等の等方性エッチング処理に限定されるものではなく、ＲＩＥ法等の異方性エッチング処理を用いても良い。

このようにして、素子分離絶縁膜４の上部をシリコン基板２の表面より上方に突出させながらシリコン基板２の表面を複数に分断するように素子分離絶縁膜４をシリコン基板２内に埋込む。

次に、図１２に示すように、第１のゲート絶縁膜５をシリコン基板２の上に形成し、この第１のゲート絶縁膜５上に、リン等の不純物がドープされた第１の多結晶シリコン膜６ｚをＣＶＤ法により例えば１０ｎｍ〜２００ｎｍ程度形成する。次に、図１３に示すように、素子分離絶縁膜４をストッパーとして第１の多結晶シリコン膜６ｚを平坦化処理する。この平坦化処理により第１の導電層６が形成される。

次に、図１４に示すように、第１の導電層６および素子分離絶縁膜４の上にリン等の不純物がドープされた第２の多結晶シリコン膜７ｚをＣＶＤ法により例えば１０ｎｍ〜２００ｎｍの範囲のうちの一定膜厚で形成する。次に、図１５に示すように、第２の多結晶シリコン膜７ｚの上にレジスト１７を塗布しフォトリソグラフィ技術によりレジスト１７をパターンニングする。

次に、図１６に示すように、パターンニングされたレジスト１７をマスクとして第２の多結晶シリコン膜７ｚをＲＩＥ法によりエッチング処理することで除去する。この場合、スリミング技術を使用してパターンニングされたレジスト１７の幅よりも狭い寸法でエッチング処理することで第１の導電層６の中央部の上に第２の導電層７を構成する。この第２の導電層７のＸ方向の幅寸法は、隣接する素子分離絶縁膜４の凸部４ａの側壁面４ｄ間の幅寸法Ｗ（図１５参照）と不一致（例えば狭い幅）にする。この第１および第２の導電層がフローティングゲート電極ＦＧを構成する。

次に、図１７に示すように、素子分離絶縁膜４、第１の導電層６、および第２の導電層７を覆うように第２のゲート絶縁膜８を形成する。第２のゲート絶縁膜８は例えば減圧ＣＶＤ法により形成されたＯＮＯ膜から構成される。次に、図１８に示すように、第２のゲート絶縁膜８の上に第３の多結晶シリコン膜（下導電層）１０およびタングステンシリサイドやコバルトシリサイドからなる低抵抗化金属膜（上導電層）１１を形成する。この第３の多結晶シリコン膜１０および低抵抗化金属膜１１がコントロールゲート電極ＣＧである第３の導電層９を構成する。次に、図３に示すように、第３の導電層９の上にシリコン窒化膜１２を形成する。

以下、フローティングゲート電極ＦＧおよびコントロールゲート電極ＣＧをＹ方向に対して複数に分断するための工程を図１９ないし図２３を参照しながら説明する。
シリコン窒化膜１２の上にレジスト１８を塗布しパターンニングする。図１９に示すように、このパターンニング領域は、フローティングゲート電極ＦＧおよびコントロールゲート電極ＣＧを形成するためのゲート電極形成領域ＧＣであり、レジスト１８は、シリコン窒化膜１２の上に対してＸ軸方向に沿ってパターンニングされる。これらのシリコン窒化膜１２および／またはレジスト１８は、ゲート加工用パターンとして形成される。

また、パターンニングされたレジスト１８をマスクとしてシリコン窒化膜１２をエッチング処理することで除去し、ゲート電極形成領域ＧＣに対してシリコン窒化膜１２を残留させるようにゲート電極分離領域ＧＶのシリコン窒化膜１２を除去する。

次に、図２０に示すように、パターンニングされたレジスト１８をマスクとして上導電層１１をエッチングすることにより、ゲート電極分離領域ＧＶに形成された上導電層１１を除去する。これにより、上導電層１１がゲート電極形成領域ＧＣに残留する。尚、パターンニングされたレジスト１８をマスクとしてエッチング処理する実施形態を示すが、この前にレジスト１８を除去しシリコン窒化膜１２をマスクとして上導電層１１を除去するようにしても良い。

このとき、図２１に示すように、上導電層１１を除去するときに同時に下導電層１０も除去する。このエッチング処理によりゲート電極分離領域ＧＶに形成された下導電層１０を除去する。この除去処理により、ゲート電極形成領域ＧＣに形成された第３の導電層９（コントロールゲート電極ＣＧ）を残留させることができる。これにより、Ｙ方向（シリコン基板２の上面内のＸ方向に対する交差方向）に対してコントロールゲート電極ＣＧ（上導電層１１および下導電層１０）を構造的に分断することができる。

次に、図２２に示すように、レジスト１８をマスクとして第２のゲート絶縁膜８を異方性エッチング処理（例えばＲＩＥ法）することにより、ゲート電極分離領域ＧＶに形成された第２のゲート絶縁膜８を除去する。この場合、第２の導電層７の側壁面７ａに沿って形成された第２のゲート絶縁膜８を除去するためには長時間エッチング処理する必要がある。しかも、多結晶シリコンに対して高選択性を有する条件下において絶縁膜としての第２のゲート絶縁膜８を長時間除去する必要があるため、第２のゲート絶縁膜８を除去すると同時に当該第２のゲート絶縁膜８の直下に形成された素子分離絶縁膜４も除去される。

本実施形態の場合、図２２に示すように、素子分離絶縁膜４の上部がシリコン基板２の上面から上方に向けて先細り形状となる凸部４ａとして形成され、素子分離絶縁膜４の側壁面に整合している第１の導電層６の下端がシリコン基板２または第１のゲート絶縁膜と接していないているため、第２の導電層７の側壁面７ａに形成された第２のゲート絶縁膜８を除去するときには、たとえエッチング処理が長時間必要とされたとしてもこのエッチング処理の影響がシリコン基板２にまで及ばない。

なぜなら、第１の導電層６が、シリコン基板２内の素子分離絶縁膜４の側壁面４ｂの上方まで張り出して形成されているため、たとえ長時間異方性エッチング処理したとしても素子分離絶縁膜４の平面略中央部の上部（図２２参照）が除去されるだけであるためである。しかも、さらに長時間異方性エッチング処理により除去したとしても素子分離絶縁膜４の上部より垂直下方に除去されることになるため、素子分離絶縁膜４の内側の領域４ｆが除去されるだけであり、シリコン基板２との接触界面となる側壁面４ｂにまで除去処理の影響が引き起こされる虞もない。

したがって、第２の導電層７の側壁面７ａを、素子分離絶縁膜４の凸部４ａの側壁面４ｄに対して不一致となるように形成していると共に素子分離絶縁膜４の上部を先細り形状となる凸部４ａとして構成しているため、特に第２のゲート絶縁膜８を除去するときにエッチング処理時間を厳密に調整する必要がなくなる。しかも、たとえ長時間エッチング処理したとしてもシリコン基板２内まで侵食する虞はなくなり、終点検出する必要もなくなるという利点がある。

次に、図２３に示すように、ゲート電極分離領域ＧＶの第１および第２の導電層６および７を異方性エッチング（例えばＲＩＥ法）することで除去する。この場合、図２３に示すように、特にシリコン基板２の上面より上側では素子分離絶縁膜４の上部がシリコン基板２の上方に向けて先細るように傾斜しているため、素子分離絶縁膜４の上外面４ｃに沿って形成された第１および第２の導電層６および７を除去しやすい。したがって、第１および第２の導電層６および７が素子分離絶縁膜４の上外面４ｃに残留しにくくなり、Ｙ方向に隣接するフローティングゲート電極ＦＧおよびＦＧ間のショート不良を防止できる。

この後、エッチング処理時に生じた反応生成物（図示せず）をウェットエッチング処理により除去すると共に、ソース／ドレイン拡散層（図示せず）を形成する。この後の工程については、一般的な工程であるためその詳細説明を省略するが、スペーサ膜（図示せず）の形成工程や、層間絶縁膜（図示せず）やビット線ＢＬ等の形成工程等を経てＮＡＮＤ型フラッシュメモリ装置１を構成できる。

以上説明したように、本実施形態に係る製造方法によれば、Ｘ方向の第２の導電層７の側壁面７ａが素子分離絶縁膜４の上部の側壁面４ｄに対して不一致となるように形成されていると共に素子分離絶縁膜４の上部を先細り形状となる凸部４ａとして構成しているため、ゲート電極分離領域ＧＶの各層６〜１２を除去するときに、特に第２のゲート絶縁膜８の除去処理時間が長時間に及んだとしてもシリコン基板２にまで除去効果が引き起こされることがなくなる。

しかも、ゲート電極分離領域ＧＶの第１の導電層６を除去するときには、第１の導電層６が形成された素子分離絶縁膜４の上外面４ｃが傾斜しているため、ゲート電極分離領域ＧＶの第１の導電層６を容易に除去でき、Ｘ方向（ゲート幅方向）に交差するＹ方向（交差方向）に隣接した複数のフローティングゲート電極ＦＧ間のショートを防止することができ、デバイスの信頼性を向上できる。

（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。

フラッシュメモリ装置１に適用したが、その他の半導体装置に適用が可能である。
半導体基板としてシリコン基板２に適用したが、これに限定されるものではなく、他材料の半導体基板に適用可能である。

フローティングゲート電極ＦＧおよびコントロールゲート電極ＣＧによる積層ゲート電極構造を備えた構成に適用したが、これに限定されるものではなく、他の積層ゲート電極構造に適用可能である。

第１のゲート絶縁膜としてシリコン酸化膜５に適用したが、これに限定されるものではなく、他材料のゲート絶縁膜を適用可能である。
第２のゲート絶縁膜８としてＯＮＯ膜に適用した実施形態を示したが、これに限定されるものではなく、第２のゲート絶縁膜８としてシリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物の何れか１つの単層膜もしくはこれらの複数材質からなる積層膜、あるいはシリコン酸化物とこれらの少なくとも１つの組み合わせからなる積層膜であっても良い。この場合、フローティングゲート電極ＦＧおよびコントロールゲート電極ＣＧ間の導電層間絶縁膜としてより適した膜材料として構成できる。

本発明の一実施形態に係るメモリセル領域の電気的構成図 メモリセル領域の一部を模式的に示す平面図 メモリセル領域の一部を模式的に示す縦断面図 一製造工程におけるメモリセル領域の一部を模式的に示す縦断面図（その１） 一製造工程におけるメモリセル領域の一部を模式的に示す縦断面図（その２） 一製造工程におけるメモリセル領域の一部を模式的に示す縦断面図（その３） 一製造工程におけるメモリセル領域の一部を模式的に示す縦断面図（その４） 一製造工程におけるメモリセル領域の一部を模式的に示す縦断面図（その５） 一製造工程におけるメモリセル領域の一部を模式的に示す縦断面図（その６） 一製造工程におけるメモリセル領域の一部を模式的に示す縦断面図（その７） 一製造工程におけるメモリセル領域の一部を模式的に示す縦断面図（その８） 一製造工程におけるメモリセル領域の一部を模式的に示す縦断面図（その９） 一製造工程におけるメモリセル領域の一部を模式的に示す縦断面図（その１０） 一製造工程におけるメモリセル領域の一部を模式的に示す縦断面図（その１１） 一製造工程におけるメモリセル領域の一部を模式的に示す縦断面図（その１２） 一製造工程におけるメモリセル領域の一部を模式的に示す縦断面図（その１３） 一製造工程におけるメモリセル領域の一部を模式的に示す縦断面図（その１４） 一製造工程におけるメモリセル領域の一部を模式的に示す縦断面図（その１５） 一製造工程におけるメモリセル領域の一部を模式的に示す斜視図（その１） 一製造工程におけるメモリセル領域の一部を模式的に示す斜視図（その２） 一製造工程におけるメモリセル領域の一部を模式的に示す斜視図（その３） 一製造工程におけるメモリセル領域の一部を模式的に示す斜視図（その４） 一製造工程におけるメモリセル領域の一部を模式的に示す斜視図（その５）

符号の説明

図面中、１はフラッシュメモリ装置（半導体装置）、２はシリコン基板（半導体基板）、４は素子分離絶縁膜、４ａは凸部、５はシリコン酸化膜（第１のゲート絶縁膜）、６ａは接合部、７は第２の導電層（第１のゲート電極の凸部）、８は第２のゲート絶縁膜、ＦＧはフローティングゲート電極（第１のゲート電極）、ＣＧはコントロールゲート電極（第２のゲート電極）である。

Claims (4)

1. 半導体基板と、
   前記半導体基板を複数の素子形成領域に区画する複数の素子分離絶縁膜であって、それぞれ、上端部分が前記半導体基板の表面から上方に突出するように前記半導体基板に形成された溝に埋め込み形成されると共に前記上端部分における幅寸法が前記半導体基板の表面部分における幅寸法より狭く形成された複数の素子分離絶縁膜と、
   前記素子形成領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極であって、前記素子分離絶縁膜の前記上端部の高さと一致する上面部を有し側壁面が前記半導体基板の表面から突出した前記素子分離絶縁膜の側壁面に整合するよう前記素子分離絶縁膜の間に形成された下側電極部と、この下側電極部の前記上面部の上に形成され幅寸法が前記下側電極部の幅寸法より狭く側壁面が前記素子分離絶縁膜の側壁面と不一致になるよう形成された上側電極部とを有する第１のゲート電極と、
   前記第１のゲート電極の前記下側電極部の上面および前記素子分離絶縁膜の上面ならびに前記第１のゲート電極の前記上側電極部の表面を覆うように形成された第２のゲート絶縁膜と、
   前記第２のゲート絶縁膜上に形成された第２のゲート電極とを備えたことを特徴とする半導体装置。
2. 前記素子分離絶縁膜は、前記半導体基板の表面部分において前記半導体基板の上面に対して傾斜するテーパ部を有していることを特徴とする請求項１記載の半導体装置。
3. 半導体基板上に第１の絶縁膜を形成する工程と、
   上部を前記第１の絶縁膜の上面より上方に突出させながら前記半導体基板の表面を所定のゲート幅方向に対して分断する複数の素子分離絶縁膜を形成する工程と、
   各素子分離絶縁膜の上端部の前記所定のゲート幅方向に対する幅寸法を、前記半導体基板の表面部分における前記所定のゲート幅方向に対する幅寸法より狭くする工程と、
   前記複数の素子分離絶縁膜間を埋め込むように、前記半導体基板の表面に形成された第１のゲート絶縁膜上に第１の導電層を形成する工程と、
   ゲート幅方向の側壁面が前記半導体基板上側における素子分離絶縁膜の側壁面に対して不一致となるように前記第１の導電層の上に第２の導電層を形成する工程と、
   前記第２の導電層を覆うように第２のゲート絶縁膜を形成する工程と、
   前記第２のゲート絶縁膜上に第３の導電層を形成する工程と、
   前記半導体基板面内の前記所定のゲート幅方向に沿って前記第３の導電層、第２のゲート絶縁膜、第２の導電層、第１の導電層を除去することで前記ゲート幅方向の交差方向に対して前記第３の導電層、第２のゲート絶縁膜、第２の導電層、第１の導電層を複数に分断する工程とを備えたことを特徴とする半導体装置の製造方法。
4. 半導体基板上に第１のシリコン酸化膜を形成する工程と、
   このシリコン酸化膜上にシリコン窒化膜を形成する工程と、
   このシリコン窒化膜上に第２のシリコン酸化膜を形成する工程と、
   この第２のシリコン酸化膜上に第１のレジストを塗布し、この第１のレジストを所定パターンにパターンニングする工程と、
   このパターンニングされた前記第１のレジストをマスクに前記第２のシリコン酸化膜をエッチングし、このエッチングされた前記第２のシリコン酸化膜をマスクに前記シリコン窒化膜、前記第１のシリコン酸化膜および前記半導体基板をエッチングし、第１の方向に沿って複数の溝を形成する工程と、
   この溝に第３のシリコン酸化膜を埋め込む工程と、
   前記シリコン窒化膜をストッパとして、前記第２および前記第３のシリコン酸化膜を平坦化する工程と、
   ウエットエッチング処理により、前記平坦化工程により露出した前記シリコン窒化膜を除去すると共に、前記半導体基板の表面から突出した前記第３のシリコン酸化膜の側面を一部除去し、前記半導体基板の表面から突出した前記第３のシリコン酸化膜の上端部の幅寸法が前記半導体表面部分における前記第３のシリコン酸化膜の幅寸法より狭くなるよう形成する工程と、
   前記前記半導体基板の表面から突出した複数の前記第３のシリコン酸化膜間の前記半導体基板上に第１のゲート絶縁膜を形成する工程と、
   前記第１のゲート絶縁膜上の前記前記半導体基板の表面から突出した複数の前記第３のシリコン酸化膜間で規定される領域を第１の導電膜で埋め込む工程と、
   前記第３のシリコン酸化膜をストッパに前記第１の導電膜を平坦化する工程と、
   平坦化された第１の導電膜上に第２の導電膜を形成する工程と、
   第２の導電膜上にレジストを塗布しフォトリソグラフィ技術によりレジストをパターンニングし、このパターンニングされたレジストをマスクとして第２の導電層をエッチングし、前記第１の導電膜上に、側壁面の幅寸法が前記第１の導電層の幅寸法より狭い第２の導電膜を形成する工程と、
   前記第１および第２の導電膜上ならびに前記第３のシリコン酸化膜上に第２のゲート絶縁膜を形成する工程と、
   この第２のゲート絶縁膜上に第３の導電膜を形成する工程と、
   前記第１の方向に交差する方向に沿って前記第３の導電膜、第２のゲート絶縁膜、第２の導電膜、第１の導電膜を除去し、前記第１の方向に前記第３の導電膜、第２のゲート絶縁膜、第２の導電膜、第１の導電膜を分断する工程とを備えたことを特徴とする半導体装置の製造方法。
   
   

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