JP2005236037A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2005236037A JP2005236037A JP2004043363A JP2004043363A JP2005236037A JP 2005236037 A JP2005236037 A JP 2005236037A JP 2004043363 A JP2004043363 A JP 2004043363A JP 2004043363 A JP2004043363 A JP 2004043363A JP 2005236037 A JP2005236037 A JP 2005236037A
- Authority
- JP
- Japan
- Prior art keywords
- film
- trench
- insulating film
- silicon
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 33
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 238000000034 method Methods 0.000 claims abstract description 53
- 238000005530 etching Methods 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 36
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 29
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 29
- 239000010703 silicon Substances 0.000 claims abstract description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 31
- 238000002955 isolation Methods 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 56
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 56
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 21
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 21
- 238000003475 lamination Methods 0.000 abstract description 2
- 238000001020 plasma etching Methods 0.000 description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 239000012298 atmosphere Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000010306 acid treatment Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000007598 dipping method Methods 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Element Separation (AREA)
Abstract
【課題】 トレンチ内部の絶縁膜のエッチング量の制御を精度良く行えるようにして素子の電気的特性の向上を図る。
【解決手段】 シリコン基板11に第1のシリコン酸化膜12、多結晶シリコン膜13およびシリコン窒化膜を積層形成し、トレンチ14を形成して素子分離領域を設ける。トレンチ14内部には第3のシリコン酸化膜16が埋め込み形成され、所定量だけエッチングすることで多結晶シリコン膜13の中間部位にシリコン酸化膜16の端部が位置するように形成される。このシリコン酸化膜16は、多結晶シリコン膜13の表面から突出する状態からBufferedHF溶液でウェット処理をすることで等方的にエッチングされるので、中央部に向かって傾斜面16aを屋根状に有する構成となる。
【選択図】 図2
【解決手段】 シリコン基板11に第1のシリコン酸化膜12、多結晶シリコン膜13およびシリコン窒化膜を積層形成し、トレンチ14を形成して素子分離領域を設ける。トレンチ14内部には第3のシリコン酸化膜16が埋め込み形成され、所定量だけエッチングすることで多結晶シリコン膜13の中間部位にシリコン酸化膜16の端部が位置するように形成される。このシリコン酸化膜16は、多結晶シリコン膜13の表面から突出する状態からBufferedHF溶液でウェット処理をすることで等方的にエッチングされるので、中央部に向かって傾斜面16aを屋根状に有する構成となる。
【選択図】 図2
Description
本発明は、半導体基板上にトレンチを形成すると共に内部に絶縁膜を埋め込んで素子分離領域を形成した半導体装置およびその製造方法に関する。
この種の半導体装置として、例えばフラッシュメモリに代表される不揮発性メモリ装置では、メモリセルを形成する領域について素子分離領域の工程においてそのエッチング精度が要求される。ところが、従来の製造工程では、次のような点でその精度を高めることができない要素があった。図8、図9はその製造工程に準じた素子の模式的な断面構造を示している。
図8(a)に示す状態は、次のようにして形成された状態を示している。まず、シリコン基板1上にシリコン酸化膜2を形成し、次にリンが添加された多結晶シリコン膜3とシリコン窒化膜4を推積し、フォトリソグラフィ処理によりフォトレジストを所定のパターンに加工したものをマスクにし、RIE法によりシリコン窒化膜4を加工し、さらにこれをマスクにして多結晶シリコン膜3をエッチングしてシリコン酸化膜2を露出させた状態である。
次に、上記状態から、シリコン酸化膜2およびシリコン基板1を加工しシリコン基板1中に溝を形成し、溝の外壁にシリコン酸化膜5を形成する。続いて、HDP(high density plasma)法によりシリコン酸化膜6を堆積し、次にCMP(chemical mechanical polish)法によりシリコン酸化膜6を平坦化し、窒素雰囲気中で加熱して図8(b)に示す状態まで加工する。
上記状態から、BufferedHF(バッファードフッ酸)溶液でウェット処理をおこなってシリコン基板1の表面から所望の高さになるまでエッチングを行い、シリコン酸化膜6の高さを多結晶シリコン膜3の中間位置になるようにすることで図8(c)に示す状態を得る。この状態では、ウェット処理であるから、シリコン酸化膜6に加えてシリコン酸化膜5もエッチングされるので、図示の状態となる。
次に、リン酸処理によりシリコン窒化膜4を除去してすることにより、図9(d)に示すような構成を得る。続いて、減圧CVD法で、ONO膜(シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の3層膜)7、リンが添加された多結晶シリコン膜8、WSi膜9、シリコン窒化膜10を順次積層して図9(e)に示す構成を得る。
この後、シリコン窒化膜10をRIE法により加工し、これをマスクとしてWSi膜9、多結晶シリコン膜8、ONO膜7、多結晶シリコン膜3をRIE法で加工し、続いてゲート電極の側壁にシリコン酸化膜を形成するといった工程を経てフラッシュメモリが形成されるようになる。
この後、シリコン窒化膜10をRIE法により加工し、これをマスクとしてWSi膜9、多結晶シリコン膜8、ONO膜7、多結晶シリコン膜3をRIE法で加工し、続いてゲート電極の側壁にシリコン酸化膜を形成するといった工程を経てフラッシュメモリが形成されるようになる。
なお、このようにシリコン基板に比較的浅い溝を形成してこれにシリコン酸化膜を埋め込んで形成する素子分離領域であるSTI(Shallow Trench Isolation)を形成する技術については、例えば特許文献1や2に示されるものがある。
特開2002−033476号公報
特開2002−124563号公報
しかしながら、上記した従来技術に示したものでは次のような不具合があった。すなわち、CMP法を用いて平坦化を行う際に、CMPのストッパ膜として機能するシリコン窒化膜4が均一に研磨することができないという事情がある。この結果、BufferedHF溶液によりシリコン酸化膜6をエッチングする場合に、エッチング量をコントロールすることが難しくなり、シリコン基板1の表面からの高さが不均一になってしまう。
これにより、後に形成されるゲート電極とのカップリング比にバラツキが発生することになる。このことは、素子の特性として書き込み動作に時間がかかるという現象として反映することになり、好ましくないことである。
本発明は上記した事情を考慮してなされたもので、その目的は、半導体基板に形成したトレンチに埋め込み形成する絶縁膜のエッチング量の制御性を高めることができ、これによって安定した素子特性を得ることができるようにした半導体装置及びその製造方法を提供することにある。
本発明は上記した事情を考慮してなされたもので、その目的は、半導体基板に形成したトレンチに埋め込み形成する絶縁膜のエッチング量の制御性を高めることができ、これによって安定した素子特性を得ることができるようにした半導体装置及びその製造方法を提供することにある。
本発明の半導体装置は、
シリコン基板と、このシリコン基板に形成されたトレンチと、このトレンチをはさみ、前記シリコン基板上に第1の絶縁膜を介して積層された多結晶シリコン膜と、前記トレンチの内部に埋め込まれた第2の絶縁膜であって、この第2の絶縁膜の上面端部は前記多結晶シリコン膜の上面より下でかつ前記シリコン基板の上面より上に位置し、上面中央部は前記上面端部より前記多結晶シリコン膜の上面側に位置する形状を有する第2の絶縁膜と
を具備したところに特徴を有する。
シリコン基板と、このシリコン基板に形成されたトレンチと、このトレンチをはさみ、前記シリコン基板上に第1の絶縁膜を介して積層された多結晶シリコン膜と、前記トレンチの内部に埋め込まれた第2の絶縁膜であって、この第2の絶縁膜の上面端部は前記多結晶シリコン膜の上面より下でかつ前記シリコン基板の上面より上に位置し、上面中央部は前記上面端部より前記多結晶シリコン膜の上面側に位置する形状を有する第2の絶縁膜と
を具備したところに特徴を有する。
上記構成を採用することにより、このような形状の絶縁膜をトレンチ内部に形成する際の処理で、トレンチの端部から等方的なエッチング処理を用いることができ、これによって、絶縁膜をトレンチから露出した状態に形成して等方的なエッチング処理で除去することで、トレンチ端部からの深さ方向の寸法をエッチング時間などの管理により正確に設定することができるようになる。この結果、トレンチの周囲の表面から絶縁膜の端部までの高さを精度良く形成する工程を採用することができるようになる。
また、本発明の半導体装置の製造方法は、半導体基板にトレンチを形成して絶縁膜を埋め込んで素子分離領域を形成する工程を備えた半導体装置の製造方法において、前記半導体基板上に第1の絶縁膜、多結晶半導体膜、半導体窒化膜を順次積層する工程と、前記トレンチを形成して埋め込み用の第2の絶縁膜を形成する工程と、前記半導体基板上に形成した半導体窒化膜を選択的に除去して前記トレンチ内に埋め込んだ第2の絶縁膜を突出させる工程と、前記トレンチに埋め込み形成され突出状態とされた第2の絶縁膜を等方的にエッチングする工程とを備えたところに特徴を有する。
上記製造方法によれば、トレンチ内部に埋め込み形成した第2の絶縁膜を、トレンチの上部に突出する形状に加工し、この後等方的にエッチングすることで、トレンチから突出している第2の絶縁膜の表面から同時にエッチングが開始されるので、突出部分の側面からもエッチングが進行するようになる。この結果、第2の絶縁膜がトレンチ内壁部と接する側面部の深さ方向のエッチング量はエッチング開始時点からの時間に比例した量となる。これにより、トレンチ側壁部の第2の絶縁膜の高さ寸法を精度良く所望のエッチング量で形成することができるようになる。
本発明の半導体装置およびその製造方法によれば、シリコン基板(半導体基板)のトレンチ内部に埋め込み形成した第2の絶縁膜の深さ方向のエッチング量を精度良く制御することができるようになり、半導体装置の電気的特性を良好且つ安定したものとすることができる。
(第1の実施形態)
以下本発明を半導体装置としての不揮発性記憶装置(例えばフラッシュメモリ)に適用した場合の第1の実施形態について図1ないし図6を参照して説明する。
図1はフラッシュメモリセルの部分の模式的な平面図を示しており、図2(a)、(b)はフラッシュメモリのメモリセルの部分の模式的な断面を示している。図2(a)は、ゲート電極G上で活性領域AAおよび素子分離領域STIを横断する方向つまり図1中A−A線で示す方向に切断した断面で示しており、図2(b)は、活性領域AAと平行する方向つまり図1中B−B線で示す方向に切断した断面で示しているものである。
以下本発明を半導体装置としての不揮発性記憶装置(例えばフラッシュメモリ)に適用した場合の第1の実施形態について図1ないし図6を参照して説明する。
図1はフラッシュメモリセルの部分の模式的な平面図を示しており、図2(a)、(b)はフラッシュメモリのメモリセルの部分の模式的な断面を示している。図2(a)は、ゲート電極G上で活性領域AAおよび素子分離領域STIを横断する方向つまり図1中A−A線で示す方向に切断した断面で示しており、図2(b)は、活性領域AAと平行する方向つまり図1中B−B線で示す方向に切断した断面で示しているものである。
この図2(a)、(b)において、半導体基板であるシリコン基板11の表面にゲート酸化膜となる第1のシリコン酸化膜(第1の絶縁膜)12が8nmの膜厚で形成されており、この上部にフローティングゲートとなるリンが添加された第1の多結晶シリコン膜13が165nmの膜厚で形成されている。
これらのシリコン基板11、第1のシリコン酸化膜12および第1の多結晶シリコン膜13には、シリコン基板11の所定深さに達する溝つまりトレンチ14が形成されている。このトレンチ14の底面部および側壁部の所定高さまで第2のシリコン酸化膜15が6nmの膜厚で形成されている。このトレンチ14の内部には、所定深さまで第3のシリコン酸化膜(第2の絶縁膜)16が埋め込み形成されている。
これらのシリコン基板11、第1のシリコン酸化膜12および第1の多結晶シリコン膜13には、シリコン基板11の所定深さに達する溝つまりトレンチ14が形成されている。このトレンチ14の底面部および側壁部の所定高さまで第2のシリコン酸化膜15が6nmの膜厚で形成されている。このトレンチ14の内部には、所定深さまで第3のシリコン酸化膜(第2の絶縁膜)16が埋め込み形成されている。
第3のシリコン酸化膜16は、その上面がトレンチ14の端部から中央部に向かう傾斜面16aとして形成されており、中央部に頂点16bを有する形状に形成されている。傾斜面16aがトレンチ14の端部と接する部分(上面端部)の位置は、第1の多結晶シリコン膜13の上面より下方でかつシリコン基板11の上面より上方の、第1の多結晶シリコン膜13の上面から所定の深さD下がった位置となるように形成されている。また、各傾斜面16aは、下に凸に、すなわち中央部から上面端部に向かって傾斜角度が浅くなるような面に形成されている。
第1の多結晶シリコン膜13およびトレンチ14に埋め込まれた第3のシリコン酸化膜16の上面にはONO(Oxide-Nitride-Oxide)膜17が形成されている。ONO膜17は、5.5nmのシリコン酸化膜、8nmのシリコン窒化膜、5.3nmのシリコン酸化膜の3層膜で構成されたものである。
この上面にトレンチ14の内部を埋め込むように、全面にリンが添加された80nmの膜厚の第2の多結晶シリコン膜18、70nmの膜厚のWSi(タングステンシリサイド)膜19、300nmの第2のシリコン窒化膜20が順次積層形成され、これによってコントロールゲートが形成されている。また、図1(b)に示すように、ゲート電極部の側壁には、第4のシリコン酸化膜21が形成されている。
この上面にトレンチ14の内部を埋め込むように、全面にリンが添加された80nmの膜厚の第2の多結晶シリコン膜18、70nmの膜厚のWSi(タングステンシリサイド)膜19、300nmの第2のシリコン窒化膜20が順次積層形成され、これによってコントロールゲートが形成されている。また、図1(b)に示すように、ゲート電極部の側壁には、第4のシリコン酸化膜21が形成されている。
上記構成において、トレンチ14内部に埋め込んだ第3のシリコン酸化膜16の上面の形状が特徴的な形状となっているが、このような形状に形成する過程は後述するように、その加工工程で本発明のエッチング工程を採用していることに起因する。これは、第1の多結晶シリコン膜13の上面から所定深さDだけ下がった位置に第3のシリコン酸化膜16の端部が位置するように形成する工程の加工精度を高めることがその目的である。
このように第1の多結晶シリコン膜16の上面からの深さ寸法Dが精度良く得られると、フローティングゲートである第1の多結晶シリコン膜16とONO膜17を介して対向する第2の多結晶シリコン膜18の対向面積の精度が高まり、素子の特性として重要なカップリング比をバラツキを低減して形成することができるようになる。これによって、安定した特性のメモリセルを得ることができるようになるものである。
次に、上記構成のメモリセル領域の製造工程について説明する。図2および図3は、図1の(a)に対応した切断面について工程に沿った断面形状の推移を示しており、図4および図5は図1の(b)に対応した切断面について工程に沿った断面形状の推移を示している。
図2(a)および図4(a)の状態は、次のようにして形成されたものである。まず、シリコン基板11を、750℃水蒸気雰囲気中で加熱することで表面に第1シリコン酸化膜12を8nm形成する。この第1シリコン酸化膜12はゲート酸化膜として機能させるものである。次に、減圧CVD法で、リン(P)が不純物として添加された165nmの膜厚の第1の多結晶シリコン膜13と、70nmの膜厚の第1のシリコン窒化膜22とを推積させる。
図2(a)および図4(a)の状態は、次のようにして形成されたものである。まず、シリコン基板11を、750℃水蒸気雰囲気中で加熱することで表面に第1シリコン酸化膜12を8nm形成する。この第1シリコン酸化膜12はゲート酸化膜として機能させるものである。次に、減圧CVD法で、リン(P)が不純物として添加された165nmの膜厚の第1の多結晶シリコン膜13と、70nmの膜厚の第1のシリコン窒化膜22とを推積させる。
この後、通常のフォトリソグラフィ処理によりフォトレジストを所定のパターンに加工し、それをマスクにしてRIE(Reactive Ion Etching)法により第1のシリコン窒化膜22を加工する。続いて、第1のシリコン窒化膜22をマスクにして第1の多結晶シリコン膜13と第1のシリコン酸化膜12およびシリコン基板11をエッチングして、シリコン基板11中にトレンチ14を形成する。図2(a)および図4(a)は、第1の多結晶シリコン膜13までエッチングした状態の断面である。
この後、1000℃のO2雰囲気中で加熱し、トレンチ14の外壁に6nmの膜厚の第2のシリコン酸化膜15を形成する。次に、HDP(high density plasma)法により700nmの膜厚の第3のシリコン酸化膜16を堆積することにより、図4(b)に示すような構成を得る。続いて、CMP(Chemical Mechanical Polish)法により第3のシリコン酸化膜16を平坦化する処理を行い、この後、窒素雰囲気中で加熱して図2(b)、図4(c)に示す構成を得る。
次に、第1のシリコン窒化膜22上の第3のシリコン酸化膜16を完全に除去するためにBufferedHF溶液に浸す処理を行う。続いて、150℃のリン酸処理により第1のシリコン窒化膜22を除去する。この状態では、図2(c)に示すように、第3のシリコン酸化膜16の上面部分がトレンチ14の上部に突出した状態となり、上面近傍の側面部が露出する状態である。
この後、図3(d)および図5(d)に示すように、BufferedHF溶液に浸す処理をおこなってシリコン基板11の表面から所望の高さとなるように第3のシリコン酸化膜16の高さをあわせるようにエッチングを行う。このエッチング処理では、図2(c)に示した突出した状態の第3のシリコン酸化膜16をウェット処理によりエッチングし、エッチングを第3のシリコン酸化膜16を露出部分から等方的に進行させる。これにより、エッチングが第3のシリコン酸化膜16の上面部と露出している側面部とから開始され、時間の経過と共にそのエッチング量が増加していく。
この結果、トレンチ14の端部に位置する第3のシリコン酸化膜16は、図3(d)に示すように、端部から上面の中央部にかけて断面が下に凸となる円弧状をなす傾斜面16aを形成しつつ下方に進行していくようになる。このとき、トレンチ14の端部から下方の深さ寸法dは、時間に比例したエッチング量となり、図示のように両端部から傾斜面16aが屋根状に合わせた状態で頂点部16bが中央に形成された状態になる。この後、第3のシリコン酸化膜16をRIE法により加工し、図3(e)に示すように、上面の端部がトレンチ14の開口部から所定深さDまでエッチングする。
次に、図5(e)に示すように、減圧CVD法でONO膜(5.5nmのシリコン酸化膜、8nmのシリコンナイトライド、5.3nmのシリコン酸化膜の3層膜)17、リンが添加された80nmの膜厚の第2の多結晶シリコン膜18、70nmの膜厚のWSi膜19、300nmの膜厚の第2のシリコン窒化膜20を堆積する。
この後、フォトリソグラフィ法によりフォトレジストを所望の形にパターンニングし、それをマスクにして第2のシリコン窒化膜20をRIE法により加工し、O2プラズマ中にシリコン基板11をさらし、フォトレジストを除去する。次に第2のシリコン窒化膜20をマスクに、WSi膜19、第2の多結晶シリコン膜18、ONO膜17、第1の多結晶シリコン膜13をRIE法で加工し、1000℃のO2雰囲気で加熱し、ゲート電極の側壁に第4のシリコン酸化膜21を形成することで、図1(a)、(b)に示す構成を得ることができる。
この後、フォトリソグラフィ法によりフォトレジストを所望の形にパターンニングし、それをマスクにして第2のシリコン窒化膜20をRIE法により加工し、O2プラズマ中にシリコン基板11をさらし、フォトレジストを除去する。次に第2のシリコン窒化膜20をマスクに、WSi膜19、第2の多結晶シリコン膜18、ONO膜17、第1の多結晶シリコン膜13をRIE法で加工し、1000℃のO2雰囲気で加熱し、ゲート電極の側壁に第4のシリコン酸化膜21を形成することで、図1(a)、(b)に示す構成を得ることができる。
このような本実施形態によれば、トレンチ14の内部に埋め込む第3のシリコン酸化膜16をエッチング加工する場合に、第1のシリコン窒化膜22を除去して突出した状態としてからBufferedHF溶液に浸す処理を行うので、トレンチ14の第1の多結晶シリコン膜13の表面から第3のシリコン酸化膜16を等方的にエッチングすることができ、これによって、端部の深さ方向のエッチング量をエッチング処理時間で正確に制御することができるようになる。
この結果、フラッシュメモリの特性として、カップリング比のバラツキを低減することができ、安定した書き込み動作を行わせることができ、素子特性を安定したものとすることができるようになる。
(第2の実施形態)
図6は本発明の第2の実施形態を示すもので、第1の実施形態と異なるところは、製造方法である。すなわち、この実施形態においては、第1の実施形態で図2(c)に示した状態から図3(e)に示した状態まで加工する過程を、RIE法で加工する工程を無くし、BufferedHF溶液に浸す処理のみをおこなって深さDまでエッチングを行うようにしている。
(第2の実施形態)
図6は本発明の第2の実施形態を示すもので、第1の実施形態と異なるところは、製造方法である。すなわち、この実施形態においては、第1の実施形態で図2(c)に示した状態から図3(e)に示した状態まで加工する過程を、RIE法で加工する工程を無くし、BufferedHF溶液に浸す処理のみをおこなって深さDまでエッチングを行うようにしている。
この場合、図6(a)(図2(c)の工程の状態に相当)の状態から、BufferedHF溶液に浸す処理をおこなうと、等方的にエッチングが進行するから、側壁に形成していた第2のシリコン酸化膜15もエッチングされる。第1の実施形態の場合には、RIE法によるエッチング工程があるので、このときには異方性エッチングのため第2のシリコン酸化膜15はエッチングされにくい。これに対して、BufferedHF溶液によるウェット処理では、第2のシリコン酸化膜15がエッチングされるのである。
エッチング量の制御がBufferedHF溶液によるエッチング時間の制御だけで十分である場合にはこのような第2の実施形態の方法を採用することで目的を達成することができるようになる。そして、この第2の実施形態では、RIE法によるエッチング処理をなくすことから、工程を簡略化することができるようになる。
(他の実施形態)
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
(他の実施形態)
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
フラッシュメモリ以外にも素子分離領域として形成するトレンチ内に絶縁膜を埋め込んでエッチング加工する構成の半導体装置に適用することができる。
図2(c)の状態からBufferedHF溶液を用いたエッチング処理をすることで等方的にエッチングを進行させた後に、RIE法によるエッチングの他に、他のエッチング方法を併用することができる。
図2(c)の状態からBufferedHF溶液を用いたエッチング処理をすることで等方的にエッチングを進行させた後に、RIE法によるエッチングの他に、他のエッチング方法を併用することができる。
図面中、11はシリコン基板(半導体基板)、12は第1のシリコン酸化膜(第1の絶縁膜)、13は第1の多結晶シリコン膜、14はトレンチ、15は第2のシリコン酸化膜、16は第3のシリコン酸化膜(第2の絶縁膜)、17はONO膜、18は第2の多結晶シリコン膜、19はWSi膜、20は第2のシリコン窒化膜である。
Claims (5)
- シリコン基板と、
このシリコン基板に形成されたトレンチと、
このトレンチをはさみ、前記シリコン基板上に第1の絶縁膜を介して積層された多結晶シリコン膜と、
前記トレンチの内部に埋め込まれた第2の絶縁膜であって、この第2の絶縁膜の上面端部は前記多結晶シリコン膜の上面より下でかつ前記シリコン基板の上面より上に位置し、上面中央部は前記上面端部より前記多結晶シリコン膜の上面側に位置する形状を有する第2の絶縁膜と
を具備したことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第2の絶縁膜の上面は、上面中央部から上面端部に向かって傾斜角度が浅くなる形状を有することを特徴とする半導体装置。 - 半導体基板にトレンチを形成して絶縁膜を埋め込んで素子分離領域を形成する工程を備えた半導体装置の製造方法において、
前記半導体基板上に第1の絶縁膜、多結晶半導体膜、半導体窒化膜を順次積層する工程と、
前記トレンチを形成して埋め込み用の第2の絶縁膜を形成する工程と、
前記半導体基板上に形成した半導体窒化膜を選択的に除去して前記トレンチ内に埋め込んだ第2の絶縁膜を突出させる工程と、
前記トレンチに埋め込み形成され突出状態とされた第2の絶縁膜を等方的にエッチングする工程とを備えたことを特徴とする半導体装置の製造方法。 - 請求項3に記載の半導体装置の製造方法において、
前記トレンチに埋め込み形成され突出状態とされた第2の絶縁膜を選択的に且つ等方的にエッチングする工程では、当該第2の絶縁膜のトレンチ端部に位置する部分の表面が前記多結晶半導体膜の中間部位の高さとなるようにエッチング処理することを特徴とする半導体装置の製造方法。 - 請求項4に記載の半導体装置の製造方法において、
前記トレンチに埋め込み形成され突出状態とされた第2の絶縁膜を選択的に且つ等方的にエッチングする工程では、エッチング処理時間を管理することで当該第2の絶縁膜のトレンチ端部に位置する部分の高さ寸法を調整することを特徴とする半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004043363A JP2005236037A (ja) | 2004-02-19 | 2004-02-19 | 半導体装置およびその製造方法 |
US11/060,542 US7276757B2 (en) | 2004-02-19 | 2005-02-18 | Semiconductor device with shallow trench isolation and method of fabricating the same |
US11/837,915 US20070293018A1 (en) | 2004-02-19 | 2007-08-13 | Method of fabricating semiconductor device with shallow trench isolation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004043363A JP2005236037A (ja) | 2004-02-19 | 2004-02-19 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005236037A true JP2005236037A (ja) | 2005-09-02 |
Family
ID=35018672
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004043363A Pending JP2005236037A (ja) | 2004-02-19 | 2004-02-19 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7276757B2 (ja) |
JP (1) | JP2005236037A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008016777A (ja) * | 2006-07-10 | 2008-01-24 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2008041901A (ja) * | 2006-08-04 | 2008-02-21 | Toshiba Corp | 半導体装置及びその製造方法 |
US9953885B2 (en) * | 2009-10-27 | 2018-04-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | STI shape near fin bottom of Si fin in bulk FinFET |
CN111799329A (zh) * | 2019-04-08 | 2020-10-20 | 三星电子株式会社 | 半导体器件 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4237344B2 (ja) * | 1998-09-29 | 2009-03-11 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP3415459B2 (ja) * | 1998-12-07 | 2003-06-09 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP2002033476A (ja) * | 2000-07-13 | 2002-01-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2002124563A (ja) | 2001-09-03 | 2002-04-26 | Toshiba Corp | 半導体装置 |
-
2004
- 2004-02-19 JP JP2004043363A patent/JP2005236037A/ja active Pending
-
2005
- 2005-02-18 US US11/060,542 patent/US7276757B2/en not_active Expired - Fee Related
-
2007
- 2007-08-13 US US11/837,915 patent/US20070293018A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20050221578A1 (en) | 2005-10-06 |
US7276757B2 (en) | 2007-10-02 |
US20070293018A1 (en) | 2007-12-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100436406B1 (ko) | 부유 게이트를 갖는 반도체 기억 장치 및 그 제조 방법 | |
JP4886219B2 (ja) | 半導体装置およびその製造方法 | |
US7329580B2 (en) | Method of fabricating a semiconductor device having self-aligned floating gate and related device | |
KR100313695B1 (ko) | 반도체 장치의 제조 방법 | |
US7508048B2 (en) | Methods of fabricating a semiconductor device having multi-gate insulation layers and semiconductor devices fabricated thereby | |
JP2007013075A (ja) | フラッシュメモリ素子及びその製造方法 | |
US7560386B2 (en) | Method of manufacturing nonvolatile semiconductor memory device | |
US8129242B2 (en) | Method of manufacturing a memory device | |
JP2005530357A (ja) | 導電スペーサで拡張されたフローティングゲート | |
JP2003218248A (ja) | スプリットゲート型フラッシュメモリ形成方法 | |
US20070232019A1 (en) | Method for forming isolation structure in nonvolatile memory device | |
JP4610323B2 (ja) | リセスチャネル領域を備えた半導体素子の製造方法 | |
JP2006513576A (ja) | 改良された浮遊ゲート絶縁と浮遊ゲートの製造方法 | |
JP2005322920A (ja) | Eepromセルの製造方法 | |
US7276757B2 (en) | Semiconductor device with shallow trench isolation and method of fabricating the same | |
KR20010003086A (ko) | 플로팅 게이트 형성 방법 | |
JP2008010817A (ja) | ナンドフラッシュメモリ素子の製造方法 | |
JP2003031702A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
US7214589B2 (en) | Flash memory cell and methods for fabricating same | |
KR20060006331A (ko) | 플래시 메모리 소자의 플로팅 게이트 형성 방법 | |
JP4364523B2 (ja) | フラッシュメモリ装置の製造方法 | |
JP2002237518A (ja) | 半導体装置及びその製造方法 | |
KR101048957B1 (ko) | 낸드 플래쉬 메모리 소자 및 그의 제조 방법 | |
KR100800467B1 (ko) | 스플릿 게이트 플래쉬 메모리 소자의 제조방법 | |
JP2001093970A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060905 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090114 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090120 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090519 |