JP3415459B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP3415459B2
JP3415459B2 JP34704598A JP34704598A JP3415459B2 JP 3415459 B2 JP3415459 B2 JP 3415459B2 JP 34704598 A JP34704598 A JP 34704598A JP 34704598 A JP34704598 A JP 34704598A JP 3415459 B2 JP3415459 B2 JP 3415459B2
Authority
JP
Japan
Prior art keywords
substrate
insulating film
trench
channel
channel region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP34704598A
Other languages
English (en)
Other versions
JP2000174263A (ja
Inventor
充宏 野口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP34704598A priority Critical patent/JP3415459B2/ja
Priority to US09/455,159 priority patent/US6268629B1/en
Publication of JP2000174263A publication Critical patent/JP2000174263A/ja
Priority to US09/878,339 priority patent/US6548866B2/en
Application granted granted Critical
Publication of JP3415459B2 publication Critical patent/JP3415459B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、トレンチ分離され
た素子領域にＭＩＳ（金属／絶縁膜／半導体）構造のＦ
ＥＴ（電界効果トランジスタ）等を形成した半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路の素子分離とし
て、従来の選択酸化による素子分離ではなく、半導体基
板中に溝を掘り、そこに絶縁膜を埋め込むことによって
素子分離を形成する、いわゆるトレンチ素子分離が用い
られている。このトレンチ素子分離は、選択酸化法（Ｌ
ＯＣＯＳ）で問題となるバーズビークの形成が小さく、
素子分離幅が狭くても絶縁耐圧を良好に保つことができ
るため、高集積化が可能となる。
【０００３】ところが、従来のトレンチ分離プロセスを
用いて形成されたＭＩＳＦＥＴにおいては、半導体層の
表面にゲート絶縁膜を形成する前工程で表面層を洗浄処
理し露出させると、ゲート電極の一部が半導体基板−ゲ
ート絶縁膜界面よりも低く形成され易く、エッジ部のし
きい値が低下してしまう問題点があった。
【０００４】図１５（ａ）は、従来のＭＩＳＦＥＴの構
成を示す素子構造断面図である。図中の１０は半導体基
板、１１は素子領域を囲んで形成された素子分離用のト
レンチ、１４はトレンチ１１の壁面に形成された絶縁
膜、１５はトレンチ１１内に埋め込み形成された絶縁
膜、１７は不純物注入領域、１８はゲート絶縁膜、１９
はゲート電極を示している。また、図には示さないが、
ゲート電極１９下のチャネル領域を挟んで基板１０の主
面にソース・ドレイン領域が形成されている。
【０００５】なお、素子領域の主面はおおよそ平坦であ
るのに対し、トレンチ周辺に近い端部にはテーパが形成
されているが、これは製法上から避けられないものであ
る。即ち、トレンチ１１を形成する際に基板１０上にバ
ッファ層及びエッチングストッパ膜を堆積し、これらに
パターンを形成した後に、基板１に深さ０．１〜２μｍ
で溝（トレンチ）を形成する。次いで、基板１０を酸化
雰囲気中でアニールすることによって、トレンチ１１内
に厚さ５〜１００ｎｍのシリコン酸化膜１４を形成す
る。この酸化膜１４を形成する段階で、バッファ層に侵
入した酸素やＨ2Ｏなどの酸化種によって、シリコン基
板１０の酸化が側面から進みバッファ層が平面部よりト
レンチ側壁で厚膜化してバーズビークが発生し、素子領
域のエッジ部分上面にバーズビークによるテーパが形成
される。
【０００６】図１５（ａ）において、点線で示す２０
は、チャネル空乏層端を示しており、ゲート絶縁膜１８
と基板１０との界面からの、基板主面に垂直に測った深
さをａ，ｂとしている。ここで、ａは基板平面部の深さ
であり、ｂはトレンチ周辺に沿った基板斜面部（エッジ
部分）の深さである。ここで、チャネルイオンを界面ご
く近傍に形成する従来の工程では、バッファ層のエッジ
部のバーズビークが小さい場合には、ゲート絶縁膜１８
と基板１０との界面から一定の深さにまでチャネルイオ
ンプロファイルが形成される。
【０００７】次に、図１５（ａ）の構成でしきい値低下
を起こす第１の従来例を詳細に説明する。図１５（ｂ）
は、図１５（ａ）のエッジ部分ｃの拡大図である。ここ
で、基板平面部とトレンチ周辺に沿ったエッジ部とでゲ
ート絶縁膜１８の膜厚が等しいか、エッジ部でゲート絶
縁膜１８が薄膜化している場合を考える。この場合、図
１５（ｂ）のように、エッジ部では、基板１０はゲート
絶縁膜１８を介してゲート電極１９に上面と側面とで取
り組まれるために、電極１９からの電界が基板平面部よ
りも集中する。また、エッジ部でゲート絶縁膜１８が薄
膜化している場合には、その電界集中がさらに顕著とな
る。
【０００８】よって、図のａとｂがほぼ等しい構造であ
る従来構造では、エッジ近傍では、エッジ側面からの電
界により、基板１０の空乏化が側面から生じ、その空乏
層の分だけ半導体基板表面からの空乏層電荷のチャージ
シェアが減少するため、エッジ部のＭＩＳＦＥＴのしき
い値が平面部のＭＩＳＦＥＴのしきい値よりも低下し、
寄生エッジトランジスタとなる。
【０００９】図１６（ａ）は、ゲート電極１９の一部が
半導体基板１０の上面よりも低く形成されても、しきい
値低下を防ぐ第２の従来例を示している。この構造は、
例えば文献（Tai-Su Park, Yu Gyun Shin, Han Sin Le
e, Moon Han Park, Sang DongKwon, Ho Kyu Kang, Youn
g Bum Koh, and Moon Yong Lee, 1996 InternationalEl
ectron Devices Meeting Techinical digest, p747-75
0, Fig.11(a)）で、チャネルプロファイルの構造以外の
膜構成は公知である。
【００１０】第２の従来例では、素子領域の端部のテー
パ部分が広くなっており、このテーパ部分にも絶縁膜１
４が残置されており、これがエッジ部でしきい値の低い
寄生トランジスタ形成を防ぐために望ましい。この場
合、テーパ部上に絶縁膜１４が形成されている部分で
は、表面近傍に濃度極大値を持つチャネル不純物は基板
１０に入らず絶縁膜１４の中に留まる。よって、素子領
域の端部では基板平面部よりもより表面に濃度が小さく
なるように注入される。
【００１１】図１６（ｂ）（ｃ）は、図１６（ａ）のゲ
ート電極１９と基板１０とのエッジ部分ｃの拡大図であ
る。点線で示す２０は、チャネル空乏層端を示してお
り、ゲート絶縁膜１８と基板１０との界面からの、基板
主面に垂直に測った深さをａ，ｂとしている。ここで、
ａは半導体基板平面部の深さであり、ｂは半導体基板の
トレンチ周辺に沿ったエッジ部分の深さである。
【００１２】第２の従来例では、絶縁膜１４がエッジテ
ーパ部上に予め形成されているために、図１６（ｂ）で
は、絶縁膜１４で覆われた半導体基板のトレンチ周辺に
沿ったエッジ部において、ゲート電極１９と半導体基板
１０とに挟まれた絶縁膜の厚さをゲート絶縁膜１８の厚
さよりも厚くすることができる。具体的には、エッジ部
の絶縁膜１４を平面部のゲート絶縁膜１８の厚さよりも
厚く形成しておき、エッジ部の絶縁膜１４が残るように
し、ゲート絶縁膜１８を形成する。このようにすること
で、エッジ部ではゲート絶縁膜１８よりも厚い絶縁膜１
４がゲート電極１９と基板１０との間に形成されるよう
にする。これにより、絶縁膜１４で覆われた領域では、
しきい値が低下した寄生トランジスタが形成されにくく
なる。
【００１３】しかし一方で、絶縁膜１４で覆われていな
いエッジ部テーパ領域では、しきい値が低下する問題が
生じる。まず、しきい値が低下しない場合の構造を説明
し、次にしきい値が低下する構造を説明する。
【００１４】エッジ部のゲート絶縁膜の厚さを図１６
（ｂ）のｅ、平面部のゲート絶縁膜１８の厚さをｄとす
ると、エッジ部でのゲート絶縁膜が平面部のゲート絶縁
膜１８の厚さとほぼ等しい条件では、ほぼｄとｅは等し
くなる。特に、第２の従来例では、図１６（ｂ）に示す
ように、エッジ部では絶縁膜１４がテーパ部分に残り易
い。そのため、エッジ部でのゲート絶縁膜の厚さが、絶
縁膜１４の残り分だけ厚膜化し、ｅ＞ｄとなる方が望ま
しい。
【００１５】ここで、半導体基板１０のアクセプタの電
荷の絶対値をＱB 、ゲート絶縁膜１８の誘電率をε、ゲ
ート絶縁膜１８の厚さをｔ、ゲート電極１９と基板２０
との仕事関数をＶFB、反転ポテンシャルを２φF とする
と、トランジスタのしきい値Ｖthは以下のようになる。
【００１６】 Ｖth＝ＶFB＋２φF ＋ＱB ｔ／ε …式（１） 式（１）から、ゲート絶縁体膜厚ｔが厚くなると、同じ
ＱB でしきい値Ｖthが上昇する。ここで、ＱB は基板プ
ロファイルと基板バイアスによって決定され、ゲート絶
縁体膜厚に依存しないので、エッジ部分のゲート絶縁膜
の厚さが平面部分の厚さよりも厚くなると、エッジ部分
のしきい値が上昇し、エッジ寄生トランジスタが生じな
くなる。
【００１７】特に、ｅがｄに比べて十分大きい場合に
は、ゲート絶縁膜１８と基板１０との界面のいわゆる表
面ポテンシャルは、平面部よりもエッジ部分で上昇す
る。よって、図１６（ｂ）に示すように、エッジ部分の
空乏層幅ｂが平面部分の空乏層幅ａに比べ小さくなる。
【００１８】図１６（ａ）の従来構造において、絶縁膜
１４のエッジテーパ部分に残りがなく、エッジ部分でゲ
ート絶縁膜が薄膜化した条件を考え、この場合のｃ部拡
大図を図１６（ｃ）に示す。この場合の条件では、エッ
ジ部のゲート絶縁膜が平面部のゲート絶縁膜と等しいか
さらに薄膜化し、ｅ＜ｄとなると、式（１）より、エッ
ジ部のしきい値が低下する。
【００１９】特に、第２の従来例の表面に不純物ピーク
を有する基板不純物プロファイル１７では、よりエッジ
部分のしきい値が低下する問題が生じる。エッジ部分
は、平面部に比べ絶縁膜１４によって注入深さが浅くな
るので、より表面近くにイオンが注入される。ここで、
図１６（ｃ）のｆ−ｆ’線に沿った平面部の不純物プロ
ファイル例と、ｇ−ｇ’線に沿ったエッジ部の不純物プ
ロファイル例とを、図１７に示す。ｆ，ｇはそれぞれ、
平面部及びエッジ部のゲート絶縁膜１８と基板１０との
界面を示し、ｆ’，ｇ’はそれぞれ平面部及びエッジ部
でのチャネルの空乏層端を示す。
【００２０】平面部の不純物プロファイルのごく表面の
部分の注入イオンが、エッジ部では基板１０に残らない
ため、エッジ部の表面近傍の基板不純物密度が低下し、
イオン注入された領域１７のエッジ部の不純物量が平面
部の不純物量に比較して少なくなる。このため、エッジ
部ではより空乏層が広がりａ＜ｂとなるが、空乏層端で
の不純物濃度は深くなるほど小さくなるので、平面部の
ＱB はエッジ部のＱBよりも小さくなる。そこで、より
エッジ部のしきい値が低下し易くなる。
【００２１】さらに、第２の従来例では、イオン注入の
ための犠牲絶縁膜を形成及び剥離するための工程が入
り、工程が複雑となる。また、犠牲絶縁膜を基板１０の
酸化又は窒化で形成した場合、バッファ層で保護された
エッジ部分よりも基板１０の平面部が後退し、よりａ＜
ｂの条件が成立し、しきい値が低下し易くなる。また、
第２の従来例でチャネルイオン注入を行うと、絶縁膜１
５によってエッジ部のテーパ領域が覆われているため、
テーパ領域の半導体基板１０にチャネルイオンが注入さ
れないため、よりエッジ部のしきい値が低下し易くなる
問題を生ずる。
【００２２】図１８に、エッジ部のしきい値低下を防ぐ
ための第３の従来構造を示す。この構造では、ボロンや
インジウムを１〜３００ｋｅＶで１０12〜１０16ｃｍ-2
注入し、トレンチ側面のアクセプタ不純物密度を増加さ
せた領域２１を形成する。こうすることにより、エッジ
部分での基板不純物密度を高め、式（１）のＱB を増加
させることができ、エッジ部分の空乏層幅を平面部分よ
りも薄くし、Ｖthを上昇させることができる。
【００２３】しかし、第３の従来例の製造工程では、チ
ャネルイオン注入の工程が増加する問題がある。特に、
ＣＭＯＳ回路など複数の導電型を有するトランジスタで
は、それぞれのウェル領域に、基板と同じ導電性を有す
るイオン注入を行う必要がある。そこで、トレンチ領域
を形成した後に、トレンチ領域にレジストを塗布し、リ
ソグラフィを行ってイオン注入をマスクする必要があ
る。この場合、レジストがトレンチ内面近傍に接触する
ため、レジストからのトレンチへの有機物や金属などの
不純物汚染が問題となる。
【００２４】また、ＭＩＳＦＥＴを形成した場合に、基
板と逆の導電性を有する高濃度ソース・ドレイン領域と
基板の高濃度領域２１が接触するため、ソース・ドレイ
ン領域の空乏層容量が増加し、接合のトンネルリーク電
流が増加する。さらに、側面に十分なイオン注入量を導
入するために、チャネルイオン注入のイオンドーズ量の
２倍以上のドーズ量でイオン注入する必要があり、トレ
ンチ壁面及び底面でのイオン注入による欠陥導入が問題
となる。
【００２５】
【発明が解決しようとする課題】このように従来の半導
体素子分離構造では、ＭＩＳＦＥＴ形成時のチャネルイ
オン注入の前処理、及びゲート絶縁膜形成前処理のた
め、素子分離用絶縁膜が半導体領域よりもエッチングさ
れ低くなってしまい、ゲート絶縁膜がエッジ部分で薄膜
化すると、半導体領域のエッジ部分でしきい値が低下し
た寄生トランジスタが形成されるという問題があった。
【００２６】本発明は、上記課題を解決すべくなされた
もので、その目的とするところは、ゲート絶縁膜が素子
領域のエッジ部分で薄膜化しても寄生トランジスタが形
成されにくくし、トランジスタしきい値の再現性の向上
をはかり得る半導体装置及びその製造方法を提供するこ
とにある。
【００２７】
【課題を解決するための手段】（構成）上記課題を解決
するために本発明は、次のような構成を採用している。
【００２８】即ち本発明は、半導体基板と、この基板の
表面部に形成された第２導電型のチャネル領域と、前記
基板の表面部に形成され、チャネル長方向において前記
チャネル領域を挟んで対向する第１導電型の一対のソー
ス・ドレイン領域と、前記チャネル領域の上方に配設さ
れ、ゲート絶縁膜を介して前記チャネル領域に対向する
ゲート電極と、前記チャネル長方向と直交するチャネル
幅方向において、前記チャネル領域に隣接する素子分離
領域を規定するように前記基板の表面部に形成され、絶
縁性のトレンチ側壁で覆われたトレンチとを備えた半導
体装置であって、前記チャネル領域は、前記トレンチ側
壁の上端部よりも高い位置に上面を持つメイン部と、該
メイン部からチャネル幅方向における前記トレンチ側壁
の上端部へ向けて下向きに傾斜する上面を持つサイド部
とを有し、前記チャネル領域は、前記メイン部における
不純物濃度のピークがトレンチ側壁の上端よりも低い位
置にある第２導電性型のドーパント不純物を含み、前記
メイン部の上面からピークまでの第１の距離は、前記サ
イド部の上面からピークまでの第２の距離よりも長いこ
とを特徴とする。
【００２９】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 基板平面部におけるドーパント不純物濃度のピーク
の深さは、３０ｎｍ以上であること。 (2) チャネル領域におけるドーパント不純物濃度のピー
ク位置は、トレンチの周辺で基板表面側に上がっている
こと。 (3) トレンチは、素子形成領域を囲むように設けられて
いること。
【００３０】(4) 基板平面部と基板斜面部との角度は、
トレンチの側面と基板平面部との角度より小さく、０°
よりも大きな角度であること。 (5) 基板平面部とトレンチ側面とのなす角度は７０°か
ら９０°の間であり、基板平面部と基板斜面部とのなす
角度は５°から６０°の間であること。
【００３１】(6) チャネル領域におけるドーパント不純
物密度は、基板平面部よりも基板斜面部で大きくなるこ
と。 (7) 半導体基板表面に形成された空乏層幅は、基板平面
部よりも基板斜面部で小さくなること。 (8) 基板斜面部上のゲート絶縁膜の厚さは、基板平面部
のゲート絶縁膜の厚さ以下となる部分を有すること。
【００３２】また本発明は、半導体装置の製造方法にお
いて、半導体基板上に第１の絶縁膜を形成する工程と、
第１の絶縁膜上にエッチングストッパ膜を形成する工程
と、前記エッチングストッパ膜及び第１の絶縁膜を開口
し、前記基板にトレンチを形成する工程と、前記基板の
前記トレンチの周辺にテーパを形成する工程と、前記ト
レンチ内に第２の絶縁膜を埋め込み形成する工程と、前
記エッチングストッパ膜を除去する工程と、第１の絶縁
膜を介して前記基板の表面に不純物をイオン注入する工
程と、第１の絶縁膜を除去した後、露出した前記基板の
表面にゲート絶縁膜を介してゲート電極を形成する工程
とを含むことを特徴とする。
【００３３】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 基板にテーパを形成する工程として、トレンチの壁
面を酸化すると共に第１の絶縁膜のエッジ部を厚膜化す
ること。 (2) 第１の絶縁膜を除去する際に、基板エッチングを防
ぐために第１の絶縁膜の厚膜部が一部残ること。
【００３４】（作用）本発明によれば、チャネル領域に
おけるドーパント不純物濃度のピークを基板斜面部より
も深い位置に形成し、ゲート絶縁膜と基板との界面から
見たドーパント不純物濃度ピークの深さを、基板平面部
の方が基板斜面部よりも深くなるようにしているので、
ゲート絶縁膜がエッジ部分で薄膜化しても寄生トランジ
スタが形成されにくくなり、これによりトランジスタし
きい値の再現性の向上をはかることが可能となる。
【００３５】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。
【００３６】（第１の実施形態）図１（ａ）は、本発明
の第１の実施形態に係わる半導体装置を示す素子構造断
面図である。本実施形態では、図１６（ａ）の従来例に
比べて、エッジ部分のゲート絶縁膜の形状、及びチャネ
ル注入イオンのエッジ部分の深さ分布が異なっている。
【００３７】ここで、トレンチ近傍の素子領域の端部
（エッジ部分）がテーパを有し、チャネル注入イオン１
７の分布は、ゲート絶縁膜と半導体基板との界面から離
れて極大値を持つように形成され、さらにゲート絶縁膜
と半導体基板との界面から測ったエッジ部分の極大値の
深さは、平面部分の極大値の深さよりも浅くなり、チャ
ネル空乏層が平面部よりもエッジ部分で薄くなることに
本実施形態の構造上の特徴がある。
【００３８】本実施形態の製造工程を、図２を用いて説
明する。
【００３９】まず、図２（ａ）に示すように、シリコン
を含んだ半導体基板１０上に、シリコン酸化膜からなる
５〜５０ｎｍの厚さのバッファ層１２を介して、シリコ
ン窒化膜，多結晶シリコン又はアモルファスシリコンか
らなるエッチングストッパ膜１３を１０〜５００ｎｍの
厚さに全面堆積する。このエッチングストッパ膜１３
は、該膜１３の応力や該膜１３をエッチングして取り除
いた場合の基板１０に入るエッチングダメージを減らす
ために、１０ｎｍ以上の厚さで形成することが望まし
い。
【００４０】続いて、リソグラフィとエッチングを行
い、基板１０に達するまで深さ０．１〜２μｍで素子分
離用の溝（トレンチ）１１を形成する。このトレンチ１
１のテーパ角度は、７０°〜９０°の範囲とし、８０°
〜８９°が素子分離のテーパ角による幅の広がりを抑
え、良好な素子分離特性を得るのに望ましい。また、他
の素子から電気的分離を良好に保つために、このトレン
チは素子形成領域を囲むように設けられることが望まし
い。
【００４１】ここで、弗化アンモニウム溶液又は希弗酸
によって、バッファ層１２をトレンチ側面から５〜５０
ｎｍエッチングして、図３（ａ）のような形状を形成し
てもよい。また、その後に、ＣＦ4 とＯ2 を用いたガス
プラズマによって基板１０を５〜５０ｎｍエッチング
し、図３（ｂ）のように、基板１０のテーパ角度を大き
くしてもよい。このエッジテーパ部の角度は、５°より
も大きく６０°までの間とし、３０°から４６°の間と
するのが、テーパによるチャネル幅の減少を防ぎつつ、
しきい値減少の抑制効果を発揮するのに望ましい。
【００４２】次いで、図２（ｂ）に示すように、基板１
０の表面欠陥を減少させるために、酸化雰囲気中でアニ
ールすることによって、トレンチ１１内に厚さ５〜１０
０ｎｍのシリコン酸化膜１４を形成する。この酸化膜１
４を形成する段階で、バッファ層１２に侵入した、例え
ば酸素やＨ2 Ｏなどの酸化種によって、基板１０の酸化
が側面から進む。このために、バッファ層１２が平面部
よりトレンチ近傍で厚膜化する。さらに、基板１０のエ
ッジ部分上面のバーズビークによるテーパが形成され
る。このとき、バーズビーク酸化によってバッファ層１
２の体積が膨張し、基板平面部からエッジに近づくほど
体積膨張が大きくなるために、バッファ層１２のエッジ
部では、上に凸な形状が形成される。
【００４３】次いで、図２（ｃ）に示すように、トレン
チ１１を充填するのに十分な量として、０．１〜２μｍ
の厚さのシリコン酸化膜からなる絶縁膜１５を堆積す
る。この後、８００〜１１００℃でＨ2 Ｏ又はＡｒ，Ｎ
2 雰囲気でアニールし、絶縁膜１５をより密にしてもよ
い。この後、エッチバック又はＣＭＰを膜１５が露出す
るまで行う。
【００４４】次いで、図２（ｄ）に示すように、エッチ
ングストッパ膜１３をバッファ層１２及び絶縁膜１４に
対して選択比を有するエッチング、膜１３がシリコンか
らなる場合にはＣＦ4 とＯ2 からなるガスプラズマや、
膜１３がＳｉＮの場合には８０〜２００℃に熱した燐酸
で取り去る。
【００４５】次いで、レジストを塗布しリソグラフィを
行い、例えばボロン又はインジウムからなるチャネルイ
オンをボロンの場合３〜６０ｋｅＶ、インジウムの場合
３０〜３００ｋｅＶで１×１０11ｃｍ-2から１×１０14
ｃｍ-2までの間のドーズで注入する。この際、第１及び
第２の従来例と異なり、チャネルイオンの注入深さは、
バッファ層１２と基板１０との界面よりも十分深く形成
されるようにする。この注入深さは、１０ｎｍ〜１００
ｎｍで極大値を有するようにし、典型的には３０ｎｍ以
上とする。さらに、表面での不純物密度は移動度向上の
ために１０18ｃｍ-3以下となるようにし、ピーク深さは
ＭＩＳＦＥＴのチャネル空乏層の端よりも深くなるよう
にする。また、極大値における不純物濃度は１０17〜１
０20ｃｍ-3となることが、チャネル空乏層の広がりを抑
えるのに望ましい。
【００４６】ここで、イオン注入の際表面に存在するバ
ッファ層１２は、上に凸な形状に形成されエッジ部で厚
膜化しているために、チャネル注入したイオンがエッジ
部でより表面に極大値を持つように形成され、図２
（ｅ）の断面が形成される。なお、バッファ層１２を除
去した後にシリコン酸化膜等の犠牲酸化膜を形成し、こ
の犠牲酸化膜を介してイオン注入する工程では、上記の
チャネルイオンプロファイルは得られない。即ち、犠牲
酸化膜が半導体上面及び側面から酸化されるために、チ
ャネルイオン注入を通過させて注入させる犠牲酸化膜が
エッジ部で厚膜化することがない。このため、チャネル
注入したイオンの分布がエッジ部でより表面に形成され
る前述の効果は観測されない。
【００４７】なお、このチャネルイオン注入工程で、例
えばボロンを１００〜１０００ｋｅＶで１×１０11ｃｍ
-2〜１×１０14ｃｍ-2注入して、ウェルを同時形成して
もよい。
【００４８】次いで、図２（ｆ）に示すように、弗化ア
ンモニウム溶液又は希弗酸によってバッファ層１２を取
り去る。この際、ゲート平面部のバッファ層１２は完全
に取り去り、バッファ層１２のバーズビーク領域の基板
１０の主平面よりも半導体内部に形成された領域は、基
板１０の表面のテーパ部上に残るようにエッチングを行
うことが望ましい。通常、バッファ層１２は半導体熱酸
化膜で形成され、絶縁膜１５は熱酸化膜より疎な堆積酸
化膜で形成されるので、エッチング速度は絶縁膜１５の
方がバッファ層１２よりも速くなる。
【００４９】次いで、シリコン酸化膜，シリコン窒化
膜，シリコンオキシナイトライド膜，タンタル酸化膜，
又はチタン酸化膜からなるゲート絶縁膜１８を、半導体
基板を１〜２００ｎｍ酸化，窒化又は堆積して形成す
る。さらに、燐又はボロンを１０19ｃｍ-3以上ドープし
た多結晶シリコン膜又はＴｉＮやＴａＮ，Ｗ，Ａｌを１
０〜３００ｎｍ堆積した後にリソグラフィを行い、ゲー
ト電極１９を形成して前記図１（ａ）の断面構造を得
る。この後、図示しないが、ゲート電極１９の両側にソ
ース及びドレインを形成してＭＩＳＦＥＴを完成する。
【００５０】図１（ｂ）（ｃ）は、図１（ａ）のエッジ
部分ｃの拡大図であり、ゲート絶縁膜１８が薄膜化して
も本実施形態でしきい値低下を防ぐことができることを
説明する。ここで、基板１０の平面部と、基板１０のト
レンチ周辺に沿ったエッジ部でゲート絶縁膜が厚膜化し
ているか、エッジテーパ部でゲート絶縁膜が薄膜化して
いる場合を、それぞれ図１（ｂ）及び図１（ｃ）で示
す。
【００５１】エッジ部のゲート絶縁体膜の厚さをｅ、平
面部のゲート絶縁体膜の厚さをｄとすると、図１（ｃ）
に示すように、エッジテーパ部ではバッファ層１２又は
絶縁膜１４がエッジテーパ部に残っている。そのため、
エッジテーパ部でのゲート絶縁膜の厚さが、バッファ層
１２又は絶縁膜１４の残り分だけ厚膜化し、ｅ＞ｄとな
る。
【００５２】この場合、式（１）から、ゲート絶縁体膜
厚ｔが厚くなると、同じＱB でしきい値Ｖthが上昇す
る。ここで、本実施形態では従来例と異なり、図４のよ
うに、ゲート絶縁膜１８と基板１０との界面のチャネル
不純物密度より、チャネル空乏層端でのチャネル不純物
密度が濃い構造となっている。このようなリトログレー
ドチャネル構造では、空乏層深さが狭くなるとしきい値
が上昇する。このため、図１（ｂ）及び１（ｃ）の場合
には、従来例と異なりａ＞ｂが成立し、テーパ部分のト
ランジスタの方がＱB が大きくなる。これは、基板内の
空乏層端のチャネル不純物密度がゲート絶縁膜１８と基
板１０との界面のチャネル不純物密度よりも十分に大き
い場合、ゲート絶縁膜１８と基板１０との界面の電界Ｅ
s は、空乏層端近傍の電荷によって終端されるためであ
る。
【００５３】従って、しきい値を与える条件での電界Ｅ
s は、基板バイアスをＶBSとし、ゲート絶縁膜１８と半
導体基板１０との界面から空乏層端までの距離をｘとし
て、（２φF ＋ＶBS）／ｘで与えられる。よって、空乏
層幅ｘが短くなるにつれ表面電界が強くなり、ゲート絶
縁膜１８を挟んだゲート電極１９と半導体基板１０界面
との電圧差は表面電界に比例するので大きくなり、結果
としてゲート絶縁膜１８の厚さが等しい場合でも、空乏
層幅が短いほどしきい値が上昇する。つまり、本実施形
態では、図１（ｂ）と図１（ｃ）とで、エッジ部分の空
乏層幅ｂが平面部分の空乏層幅ａに比べ小さくなり、ａ
＞ｂとなるため、テーパ部のトランジスタでは、平面部
のトランジスタよりも式（１）のＱB は上昇する。
【００５４】そこで本実施形態では、従来例と異なり、
図１（ｃ）のように、ゲート絶縁膜１８が、エッジテー
パ部で薄膜化している場合、つまり、ｄ＞ｅとなる場合
でも、エッジテーパ部のトランジスタではＱB が平面部
のトランジスタよりも大きくなるためにＶthが上昇す
る。
【００５５】なお、図１（ｃ）で示したように、空乏層
端２０がエッジテーパ部分で平面部よりも短くなると、
テーパを形成した条件ではａ＞ｂが成立する。よって、
この場合には、本実施形態の効果が現れる。
【００５６】図６は、上記説明した構造での効果を示す
段差高さとしきい値との関係を示した具体例である。図
６の凡例の従来例１は、前記図１６（ｂ）に対応した図
５（ａ）の断面拡大図構造のしきい値の段差依存性を示
している。ここで、チャネル幅を１μｍ、平面部及び側
面部のゲート絶縁膜１８の厚さが３ｎｍ、チャネル不純
物として、ボロンを３．５×１０16ｃｍ-3均一ドープし
た半導体基板１０に、ボロンをピーク濃度２．５×１０
18ｃｍ-3、ゲート絶縁膜１８と基板１０との界面からの
ピーク深さを５ｎｍ、ピーク広がりが１０ｎｍのプロフ
ァイルで追加した表面チャネルドープ構造を用いてい
る。ゲート電圧が０Ｖの時の空乏層は、この表面チャネ
ルドープ領域より下にまで空乏層が伸びており、エッジ
効果のないしきい値は０．２Ｖとなっている。
【００５７】また、図６の従来例２−１、従来例２−２
は、前記図１６（ｂ）に対応した図５（ｂ）の断面拡大
図構造のしきい値の段差依存性を示している。ここで、
チャネル幅を１μｍ、平面部のゲート絶縁膜１８の厚さ
が３ｎｍ、エッジテーパ部の角度は４５°、テーパ部の
ゲート主平面方向長さは２５ｎｍとなっている。テーパ
部のゲート絶縁膜１８の厚さｈは、従来例２−１では３
ｎｍと平面部のゲート絶縁膜厚さと同じ場合を示し、従
来例２−２ではｈは２ｎｍと平面部のゲート絶縁膜厚さ
よりも薄膜化した場合を示す。また、チャネル不純物
は、従来例１と同じ深さプロファイルの表面チャネルド
ープ構造となっており、平面部にチャネルイオン注入さ
れており、エッジテーパ部にはマスク材としての絶縁膜
１４に遮蔽されチャネルイオン注入が殆どされない。
【００５８】さらに、また図６の実施例１−１、実施例
１−２は、実施形態の図１（ａ）及び図１（ｂ）に対応
した図５（ｃ）の断面拡大構造のしきい値の段差依存性
を示している。ここで、チャネル幅を１μｍ、平面部の
ゲート絶縁膜１８の厚さが３ｎｍ、エッジテーパ部の角
度は４５°、テーパ部のゲート主平面方向長さは２５ｎ
ｍである。テーパ部のゲート絶縁膜１８の厚さｈは、実
施例１−１では３ｎｍと平面部のゲート絶縁膜厚さと同
じ場合を示し、実施例１−２では２ｎｍと平面部のゲー
ト絶縁膜１８の厚さよりも薄膜化した場合を示す。
【００５９】ここで、本実施形態で特徴的なこととして
チャネル不純物は、ボロンを３．５×１０16ｃｍ-3均一
ドープした半導体基板１０に、ボロンをピーク濃度１×
１０19ｃｍ-3、ゲート絶縁膜１８と基板１０との界面か
らのピーク深さを３０ｎｍ、ピーク広がりが１０ｎｍの
プロファイルで追加したリトログレードチャネルドープ
構造を用いている。空乏層は、このリトログレードチャ
ネルドープの極大値の位置より表面側に留まっており、
エッジ効果のないしきい値は表面ドープ構造と同じ０．
２Ｖとなっている。
【００６０】さらに、本構造では、図２（ｅ）に示すよ
うに、エッジテーパ部にも平面部と同様にチャネルイオ
ン注入されており、テーパ部には、例えば２２°表面側
に折れ曲がるようチャネルイオンが注入されている。こ
こで、図５（ｃ）のｆ−ｆ’線に沿った平面部の不純物
プロファイル例と、ｇ−ｇ’線に沿ったエッジ部の不純
物プロファイル例とを、図４に示す。ここで、ｆ，ｇは
それぞれ平面部及びエッジ部のゲート絶縁体１８と基板
１０との界面を示し、ｆ’，ｇ’はそれぞれ平面部及び
エッジ部でのチャネルの空乏層端を示す。エッジ部分
は、平面部に比べ、バッファ層１２によって注入深さが
浅くなるので、より表面近くにイオンが注入される。こ
のため、リトログレードチャネル構造を用いているた
め、エッジ部ではより空乏層が狭くなる。
【００６１】図５（ａ）（ｂ）（ｃ）において、平面部
のゲート絶縁膜の高さから、トレンチの側面絶縁膜１４
上のゲート絶縁膜１８の最低高さまでの落ち込み量を段
差高さとする。
【００６２】このような条件で、段差高さが大きくなる
ほど、エッジトランジスタの影響が大きくなるため、し
きい値が低下する。図６にその様子を示すが、従来例で
は、段差高さが０ｎｍから２５ｎｍに増加すると、６５
ｍＶ以上のしきい値低下を示す。特に、従来例２のテー
パ部上のゲート絶縁膜１８の厚さが３ｎｍから２ｎｍに
薄膜化した条件、つまり従来例２−２では、１１５ｍＶ
ものしきい値低下を示す。
【００６３】これに対し本実施形態では、テーパ部上の
ゲート絶縁膜１８の厚さが３ｎｍから２ｎｍに薄膜化し
た条件、つまり実施例１−２においても、しきい値低下
は４０ｍＶと、従来例の６１％以下に抑えることができ
る。もちろん、エッジ部のゲート絶縁膜が薄膜化しない
条件では、しきい値低下が１０ｍＶと６５ｍＶ以上の従
来例よりも小さくなることは、実施形態２−１からも明
らかである。また、いずれの段差高さにおいても、従来
例よりも本実施形態の方がしきい値低下量の増加量は小
さくなる。
【００６４】なお、トレンチ分離により形成されたエッ
ジテーパ部よりも下、つまりトレンチテーパ部までゲー
ト電極が形成されると、このしきい値低下抑制効果は失
われることを新たに見出した。図７は、この効果を説明
するための図で、図の横軸はエッジテーパ部のゲート主
平面方向長さを示し、縦軸はエッジ効果のない場合の反
転層キャリア密度を基準としたチャネルキャリア密度の
増加の割合を示している。また、図のパラメータは段差
を示しており、構造としては、テーパ部のゲート主平面
方向長さを除いて、図５（ｃ）で説明した実施例１−１
の構造で、テーパ角は４５°、ゲート絶縁体膜厚は平面
部及びテーパ部とも３ｎｍである。ここで、下三角で示
した部分で、エッジテーパ領域とトレンチテーパとの境
界を示し、これより左側でゲート電極９が下段のトレン
チテーパ部で形成されていることを示している。
【００６５】図７より、トレンチテーパ部までゲート電
極１９が形成されると、キャリアの相対増加量が急激に
増加する。つまり、この領域で、エッジ部で平面部より
も反転層が容易に形成され易くなり、しきい値低下が激
しくなる。よって、ゲート電極１９の段差、エッジテー
パ部上に形成されることが、しきい値低下を防止するた
めに望ましいことが分かる。
【００６６】さらに、従来例１，２，３では表面まで基
板濃度が高い領域が形成されており、基板と逆の導電性
を有するソース・ドレイン領域との間で、高濃度のｐｎ
接合が形成されるため、接合のトンネルリーク電流や、
ドレイン・ソース容量が増大する。一方、本実施形態で
は、この高濃度のｐｎ接合形成を防ぐことができる。こ
こで、図８を用いてその構成例を説明する。図８（ａ）
は、第１の実施形態のゲート電極１９と、ソース領域及
びドレイン領域２３の平面配置を示しており、図１
（ａ）がＡ−Ａ’断面に相当する。さらに、図８（ｂ）
は、図８（ａ）のＢ−Ｂ’断面であり、ソース及びドレ
イン領域２３とゲート電極１９を含む断面を示してい
る。
【００６７】図８（ａ）の平面図で示すように、チャネ
ルイオン注入領域１７をゲート電極１９の近傍に限定
し、ソース・ドレイン領域２３には、チャネルイオン注
入領域１７よりも低濃度にドープされた基板領域と対向
させ、ソース・ドレイン領域２３と基板１０との容量を
小さくする。さらに、図８（ｂ）の断面図で示すよう
に、本実施形態では従来例と異なり、チャネルイオン注
入領域１７がゲート絶縁膜１８と基板１０との界面から
離れて形成されているため、ソース・ドレイン領域２３
を浅く形成し、チャネルイオン注入領域１７に接しない
ようにすることにより、高濃度のｐｎ接合の形成を防
ぎ、接合のトンネルリーク電流を防ぎ、ソース・ドレイ
ン領域２３の基板１０に対する容量を抑制させることが
できる。
【００６８】このように構成された本実施形態では、以
下の特徴がある。
【００６９】１）素子領域のエッジ部分のしきい値が上
昇し、エッジ寄生トランジスタが生じなくなり、ゲート
幅が異なるトラシジスタでも、均一性の良いしきい値及
びサブスレッショルドスイング係数を実現できる。よっ
て、本トランジスタを複数個用いた集積回路での、スイ
ッチング速度及びサブスレッショルドリーク電流のばら
つきを低減することができ、より安定な大規模の集積回
路を構成できる。
【００７０】２）チャネルイオン注入用のリソグラフィ
に用いるレジストが、半導体基板１０上に直接接せずに
形成される。絶縁膜１５の上部及びバッファ層１２でレ
ジストに接した部分は、ゲート形成までの工程で剥離さ
れるので、レジストからの有機物汚染や金属汚染の影響
をトレンチ内部までレジストが入る従来例３よりも低減
することができる。また、従来例３と比べて、側面にイ
オン注入するリソグラフィ工程及びイオン注入工程を省
略することができる。
【００７１】３）従来例３に比較して、ゲート絶縁膜１
８と基板１０との界面で基板不純物の濃度増加を防ぐこ
とができるので、基板不純物の濃度増加に起因するゲー
ト絶縁膜界面の界面準位の増加を防ぐことができる。従
来例３では、側面にイオン注入する工程は絶縁膜１５の
堆積前であるのに対し、本実施形態ではチャネルイオン
注入工程が絶縁膜１５を堆積した後となるので、絶縁膜
１５の堆積，アニール熱工程の熱拡散広がりがなく、イ
オン注入のプロファイルをより急峻に形成することがで
きる。さらに、しきい値低下を防ぐイオンは素子領域の
エッジ部に限定され、チャネルイオン注入工程と同一
で、そのドーズ量はチャネルイオンとほぼ等しいため、
従来例３と異なり、トレンチ側面や底面に高濃度で注入
されることがない。このため、このイオン注入によるト
レンチ底面欠陥の発生がない。
【００７２】４）従来例１に比べ、工程の増加なく実施
することができる。
【００７３】５）ゲート絶縁膜１８の厚さが、エッジ部
で薄膜化してもしきい値低下を防ぐことができる。よっ
て、エッジ部でゲートを厚膜化させる必要がある従来例
２よりも、ゲートの厚さの均一性のプロセス余裕を広げ
ることができる。特に、エッジ部でゲートを厚膜化させ
る拘束条件がないので、均一性の良いゲート形成方法で
ゲートを形成することにより、より耐圧特性やゲート厚
さの揃ったトランジスタを形成することができる。
【００７４】６）ゲート電極１９の段差が大きくてもし
きい値低下を防ぐことができる。よって、ゲート絶縁膜
１８を形成する前までの絶縁膜１２を剥離する際のプロ
セス余裕を大きくすることができる。
【００７５】７）従来例２に比較して、本実施形態で
は、素子領域のエッジ部のテーパ上にトレンチ素子分離
絶縁膜１４が形成されない構造となっている。このた
め、エッジ部のテーパ上にも、チャネルイオンが注入さ
れ、よりエッジトランジスタのしきい値低下を防ぐこと
ができる。さらに、絶縁膜１５を形成する際に、例えば
スパッタリングの効果により角度が小さいテーパに欠陥
が導入される絶縁膜堆積方法でも、本実施形態では、エ
ッジ部のテーパに欠陥が入りにくくなる。よつて、例え
ばハイデンシティプラズマＣＶＤ法によるＳｉＯ2 堆積
の方法で絶縁膜１５を堆積しても、エッジ部に欠陥が導
入されることなく堆積することができる。
【００７６】８）チャネルイオン注入後にエッジテーパ
形成の熱工程が不要であるので、後述する第２の実施形
態と比べて、より熱工程による広がりが小さく急峻なチ
ャネルプロファイルが実現できる。
【００７７】（第２の実施形態）図９（ａ）（ｂ）に本
発明の第２の実施形態の構造例を示す。なお、図１から
図８までと同一の部分には、同一符号を付してその詳し
い説明は省略する。
【００７８】本実施形態では、第１の実施形態に比較し
て、エッジ部分のゲート絶縁膜がゲート絶縁膜１８のみ
で形成されている点、及びチャネル注入イオンのエッジ
部分の深さ分布がより平坦になっている点、及びエッジ
テーパの形成方法が異なっている。本実施形態でのエッ
ジテーパの形成は、バッファ層１２を剥離した後に丸め
酸化をすることによって行う。
【００７９】本実施形態の製造工程を図１０（ａ）〜
（ｆ）を用いて説明する。
【００８０】まず、前記図２（ａ）と同様に、シリコン
を含んだ半導体基板１０上に、例えばシリコンオキシナ
イトライド膜やシリコン酸化膜からなる５〜５０ｎｍの
厚さのバッファ層１２を介して、例えばシリコン窒化
膜，多結晶シリコン又はアモルファスシリコンからなる
エッチングストッパ膜１３を１０〜５００ｎｍの厚さに
全面堆積する。このエッチングストッパ膜１３は、エッ
チングストッパ膜１３の応力や、膜１３をエッチングし
て取り除いた場合の半導体基板１０に入るエッチングダ
メージを減らすために、例えば１０ｎｍ以上の厚さで形
成することが望ましい。
【００８１】続いて、リソグラフィとエッチングを行
い、基板１０に達するまで深さ０．１〜２μｍで溝（ト
レンチ）１１を形成する。この基板１０のテーパ角度
は、７０°〜９０°の範囲とし、８５°〜８９°の範囲
が素子分離のテーパ角による幅の広がりを抑え、良好な
素子分離特性を得るのに望ましい。また、他の素子から
電気的分離を良好に保つために、このトレンチは素子形
成領域を囲むように設けられることが望ましい。
【００８２】次いで、基板１０の表面欠陥を減少させる
ために、酸化雰囲気中でアニールすることによって、図
１０（ａ）に示すように、トレンチ１１内に厚さ５〜１
００ｎｍのシリコン酸化膜１４を形成する。この酸化膜
を形成する段階で、バッファ層１２に侵入した酸素やＨ
2 Ｏなどの酸化種によって、基板１０の酸化が側面から
進む。このために、バッファ層１２が平面部よりトレン
チ近傍のエッジ部で厚膜化する。
【００８３】本実施形態では、第１の実施形態と異な
り、この製造工程の段階でバーズビーク侵入によるテー
パ形成がなるべく起きないようにするのが望ましく、エ
ッジ部のテーパ領域が小さくなるようにするのが望まし
い。これには、シリコン酸化膜１４を形成するのに、酸
化膜中の酸化種の拡散速度がウェット酸化よりも遅いド
ライ酸化を用いたり、塩酸を添加した条件で酸化するの
が望ましい。基板１０のエッジ部分上面バーズビークに
よるテーパが僅かながら形成される。このとき、バーズ
ビーク酸化によってバッファ層１２の体積が膨張し、基
板平面部からエッジに近づくほど体積膨張が大きくなる
ために、バッファ層１２のエッジ部では、上に凸な形状
が形成される。
【００８４】次いで、図１０（ｂ）に示すように、トレ
ンチ１１を充填するのに十分な量の、０．１〜２μｍの
厚さのシリコン酸化膜からなる絶縁膜１５を堆積する。
この後、例えば８００〜１１００℃でＨ2 Ｏ又はＡｒ，
Ｎ2 雰囲気でアニールし、絶縁膜１５をより密にしても
よい。続いて、エッチバック又はＣＭＰをエッチングス
トッパ膜１３が露出するまで行う。
【００８５】次いで、図１０（ｃ）に示すように、エッ
チングストッパ膜１３をバッファ層１２及び絶縁膜１４
に対して選択比を有するエッチング、膜１３がシリコン
からなる場合にはＣＦ4 とＯ2 からなるガスプラズマ
や、膜１３がＳｉＮの場合には８０〜２００℃に熟した
燐酸で取り去る。
【００８６】次いで、イオン注入における絶縁膜の厚さ
の最適化を行うために、バッファ層１２を剥離し、シリ
コン酸化膜からなる５〜６０ｎｍの厚さのバッファ絶縁
膜１２’を酸化・窒化して形成してもよい。この場合、
絶縁膜１２’の形成の際に、基板１０のトレンチ側壁に
残したエッジ部の丸めが起こらないようにする。
【００８７】次いで、レジストを塗布しリソグラフィを
行い、ボロン又はインジウムからなるチャネルイオンを
ボロンの場合３〜５０ｋｅＶ、インジウムの場合３０〜
３００ｋｅＶで１×１０11ｃｍ-2から１×１０14ｃｍ-2
までの間のドーズで必要な領域に注入する。この際、従
来例１と異なり、チャネルイオンの注入深さは、絶縁膜
１２’と基板１０との界面よりも十分深く形成されるよ
うにする。この注入深さは、１０ｎｍ〜１００ｎｍで極
大値を有するようにし、典型的には３０ｎｍ以上とす
る。さらに、絶縁膜１２’と基板１０との界面での不純
物密度は移動度向上のために１０18ｃｍ-3以下となるよ
うにし、ピーク深さはチャネル空乏層の端よりも深くな
るようにする。また、極大値における不純物濃度は１０
17〜１０20ｃｍ-3となることが、チャネル空乏層の広が
りを抑えるのに望ましい。
【００８８】なお、このチャネルイオン注入工程で、ボ
ロンを１００〜１０００ｋｅＶで１×１０11ｃｍ-2〜１
×１０14ｃｍ-2注入して、ウェルを同時形成してもよ
い。
【００８９】次いで、例えば弗化アンモニウム溶液又は
希弗酸によって、絶縁膜１２’を取り去る。この際、ゲ
ート平面部の絶縁膜１２’は完全に取り去るようにエッ
チングを行うことが望ましい。通常、絶縁膜１２’は半
導体熱酸化膜で形成され、絶縁膜１５は熱酸化膜より疎
な堆積酸化膜で形成されるので、エッチング速度は膜１
５の方が膜１２’よりも速くなる。そこで、図１０
（ｄ）の断面構造が形成され、基板１０の表面よりも絶
縁膜１５の高さが低くなる。
【００９０】次いで、酸化雰囲気で半導体表面を７００
〜１１００℃でＨ2 Ｏ又はＯ2 雰囲気で５〜１００ｎｍ
酸化し、熱酸化膜２５を形成する。この際、絶縁膜１４
を通じて側面から基板１０が酸化されるため、基板１０
のエッジ部では側面と上面から酸化が進み、図１０
（ｅ）のように基板１０のエッジ領域が丸まったテーパ
形状が形成される。この際、絶縁換１４の粘性が低くな
り基板１０に加わる応力が低くなるような酸化条件、例
えば高温で酸化することによって、より丸まった形状が
形成される。
【００９１】次いで、弗化アンモニウム溶液又は希弗酸
によって、酸化膜２５を剥離する。この際、絶縁膜１５
は熱酸化膜１４や熱酸化膜２５より疎な堆積酸化膜で形
成されるので、エッチング速度が、膜１５の方が膜１４
や膜２５よりも速くなる。そこで、図１０（ｆ）の断面
構造が形成される。この方法では、エッチングによるダ
メージが少なく表面を丸めることができる。
【００９２】ここで、絶縁膜２５を形成して剥離する工
程の代わりに、図１１（ａ）及び（ｂ）に示す以下の工
程で、半導体基板１０の表面を丸めてテーパを形成して
もよい。これにはまず、例えば図１０（ｂ）の形状を形
成し、さらにエッチングストッパ１３を除去した後、弗
化アンモニウム溶液又は希弗酸によってバッファ層１２
を取り去る工程で、ゲート平面部のバッファ層１２は完
全に取り去り、側面の絶縁膜１４も基板１０の側面が露
出するまでエッチングを行う。この露出領域の側面に沿
った長さは、５〜１００ｎｍとし、先に形成したイオン
注入領域のピーク位置よりも上になるようにし、図１１
（ａ）の形状を形成する。
【００９３】続いて、ＣＦ4 とＯ2 を用いたガスプラズ
マによって基板１０を５〜５０ｎｍエッチングし、図１
１（ｂ）のようにエッジ部の丸めを行う。この際、露出
した基板１０の側面及び上面からからエッチングされる
ため、図１１（ｂ）のように基板１０のエッジ領域が丸
まった形状が形成される。この製造方法では、酸化によ
って丸める方法よりも熱工程が少ないため、よりチャネ
ルプロファイルを急峻にすることができる。
【００９４】この図１１（ｂ）の丸め工程は、図１１
（ａ）の工程の後、図１１（ｂ）のエッチング工程の代
替として、希弗酸処理をしてＳｉ基板表面に自然酸化膜
が形成されないようにした後、例えば１０-5Ｐａ以下の
真空度条件か、水素ガス中で６００〜１１００℃でアニ
ールすることによって、表面丸めを行ってもよい。これ
らエッジテーパ部を形成する工程でのテーパ部の角度
は、５°よりも大きく６０°までの間とし、３０°から
４６°の間とするのが、テーパによるチャネル幅の減少
を防ぎつつ、しきい値減少の抑制効果を発揮するのに望
ましい。
【００９５】この後の工程は、図１１（ｂ）の丸め後形
状及び図１０（ｆ）の丸め後形状の後で共通であり、シ
リコン酸化膜，シリコン窒化膜，シリコンオキシナイト
ライド膜，タンタル酸化膜，又はチタン酸化膜からなる
ゲート絶縁膜１８を、半導体基板を１〜２００ｎｍ酸
化，窒化又は堆積して形成する。さらに、燐又はボロン
を１０19ｃｍ-3以上ドープした多結晶シリコン膜又はＴ
ｉＮやＴａＮ，Ｗ，Ａｌを１０〜３００ｎｍ堆積した後
にリソグラフィを行い、ゲート電極１９を形成すること
によって図９（ａ）の断面を得る。この後、図示しない
が、ゲート電極１９の両側にソース及びドレインを形成
してＭＩＳＦＥＴを完成する。
【００９６】図９（ｂ）は、図９（ａ）のエッジ部分ｃ
の拡大図である。ここで、本実施形態では、前記図４の
ように、ゲート絶縁膜１８と基板１０との界面のチャネ
ル不純物密度よりも、チャネル空乏層端でのチャネル不
純物密度が濃い構造となっている。さらに、このような
リトログレードチャネル構造では、空乏層深さが狭くな
るとしきい値が上昇する。このため、図９（ｂ）の場合
には、従来例と異なりａ＞ｂが成立し、エッジテーパ部
のトランジスタの方がＱB が大きくなる。これは、空乏
層端のチャネル不純物密度がゲート絶縁膜１８と基板１
０との界面のチャネル不純物密度よりも十分に大きい場
合、ゲート絶縁膜１８と基板１０との界面の電界Ｅ
s は、空乏層端の電荷によって終端されるためである。
【００９７】従って、基板バイアスを０Ｖとした場合し
きい値を与える条件での電界Ｅs は、ゲート絶縁膜１８
と基板１０との界面から空乏層端までの距離をｘとして
ほぼ、２φF ／ｘで与えられる。よって、空乏層幅が短
くなるにつれ表面電界が強くなり、ゲート絶縁膜１８を
挟んだゲート電極１９と基板１０界面との電圧差も大き
くなり、ゲート絶縁膜１８の厚さが等しい場合でも、空
乏層幅が小さいほどしきい値が上昇する。つまり、本実
施形態では、エッジ部分のテーパ形成によって、エッジ
部分の空乏層幅ｂが、平面部分の空乏層幅ａに比べ小さ
くなり、ａ＞ｂとなるため、エッジテーパ部のトランジ
スタでは、平面部のトランジスタよりも式（１）のＱB
は上昇する。
【００９８】そこで本実施形態では、従来例と異なり図
９（ｂ）のように、ゲート絶縁膜１８がテーパ部で薄膜
化している場合、つまりｄ＞ｅとなる場合でも、エッジ
テーパ部のトランジスタではＱB が平面部のトランジス
タよりも大きくなるためにＶthが上昇する。
【００９９】また、図１２（ａ）（ｂ）に本実施形態の
変形例を示す。図１２（ａ）は、図９（ａ）に対応する
断面図で、図１２（ｂ）は図９（ｃ）のｃ部拡大図であ
る。本実施形態の変形例では、ゲート絶縁膜１８とし
て、シリコン窒化膜，タンタル酸化膜，又はチタン酸化
膜を、１〜２００ｎｍ堆積して形成する。この場合、基
板１０のテーパ部と平面部にも図１２（ａ）のようにゲ
ート絶縁膜８が形成されるが、被覆率が良くない堆積膜
堆積法では、半導体主平面に対して角度を持って形成さ
れたテーパ部の絶縁体膜厚さｅが平面部のゲート絶縁体
膜厚さｄより薄くなる。しかし、本実施形態の構造で
は、エッジテーパ部の空乏層厚ｂが平面部の空乏層厚ａ
よりも小さくなり、エッジテーパ部のトランジスタでは
ＱB が平面部のトランジスタよりも大きくなるためにＶ
thが上昇する。
【０１００】ここで、本実施形態では、ａ＞ｂとなるこ
とが、エッジ部分しきい値を上昇させるために重要であ
り、不純物プロファイル１７が図１２（ａ）の拡大図の
ように、チャネルイオン注入したイオンのプロファイル
が平坦、又は下に凸となってもａ＞ｂとなればよいこと
は上述の説明及び図１２（ｂ）より明らかである。
【０１０１】このように構成された本実施形態では、第
１の実施形態の１）〜７）の特徴に加え、以下の特徴が
ある。
【０１０２】８）エッジテーパを形成する工程でバーズ
ビーク酸化工程を用いていないので、酸化の堆積膨張に
よって得られるテーパ角よりも大きなテーパ角、例えば
４５°程度のテーパ角が容易に実現でき、より任意のテ
ーパ角度を実現できる。そこで、よりテーパ角形成に伴
うチャネル幅減少を抑えることができ、エッジテーパ部
のテーパ角と、イオン注入プロファイル７の平面及びエ
ッジ部分の形状とを独立に制御することができる。
【０１０３】（第３の実施形態）図１３（ａ）（ｂ）に
本発明の第３の実施形態の構造例を示す。なお、図１か
ら図１２までと同一の部分には、同一符号を付してその
詳しい説明は省略する。本実施形態では、第２の実施形
態に比較して、エッジテーパ部の形成方法として半導体
選択成長を用いている点が異なっている。
【０１０４】本実施形態の製造工程を図１４（ａ）〜
（ｃ）を用いて説明する。図１４（ａ）の形状を形成す
るまでは、第２の実施形態とチャネルイオン注入層１７
のチャネルイオン注入条件を除いて同じなので省略す
る。
【０１０５】本実施形態でのチャネルイオン注入は、ボ
ロン又はインジウムからなるチャネルイオンを、ボロン
の場合３〜３０ｋｅＶ、インジウムの場合３０〜２００
ｋｅＶで１×１０11ｃｍ-2から１×１０14ｃｍ-2までの
間のドーズで必要な領域に注入する。この際、第１，第
２の実施形態と異なり、チャネルイオンの注入深さは、
バッファ絶縁膜１２’と半導体基板１０との界面に形成
されても、後の半導体選択成長によってリトログレード
構造を形成するので構わない。この注入深さは、０ｎｍ
〜９０ｎｍで極大値を有するようにする。また、イオン
注入極大値における不純物濃度は１０17〜１０20ｃｍ-3
となることが、チャネル空乏層の広がりを抑えるのに望
ましい。
【０１０６】次いで、弗化アンモニウム溶液又は希弗酸
によって、絶縁膜１２’を取り去る。この際、ゲート平
面部の絶縁膜１２’は完全に取り去り、基板１０の側面
が絶縁膜１４で覆われるようにエッチングを行うこと
が、後のテーパ形状形成のためには望ましい。通常、絶
縁膜１２’は半導体熱酸化膜で形成され、絶縁膜５は熱
酸化膜より疎な堆積酸化膜で形成されるので、エッチン
グ速度が、膜１５の方が膜１２よりも速くなる。そこ
で、図１４（ｂ）の断面構造が形成され、基板１０の表
面よりも膜１５の高さが低くなる。
【０１０７】次いで、ＳｉＨ4 ，ＳｉＨ2 Ｃｌ2 ，Ｓｉ
ＨＣｌ3 ，ＳｉＣｌ4 ，ＧｅＨ4 等のガスを用いて、４
００〜１０００℃の範囲で基板１０の露出した表面に、
ＳｉやＳｉＧｅからなる半導体領域２４を選択成長させ
る。この際、半導体領域２４の不純物密度は、移動度向
上のために１０18ｃｍ-3以下となるようにする。また、
半導体領域２４の成膜厚さは、１０〜２００ｎｍとなる
ようにし、典型的には３０ｎｍ以上とし、ＭＩＳＦＥＴ
のしきい値が０Ｖから０．７Ｖの間の適当な設計値とな
るようにする。
【０１０８】ここで、基板１０と半導体膜２４との界面
を、基板１０の主平面と一致させて［００１］面とし、
基板１０の主平面方向にｘ及びｙ軸を取るとして、＜１
１０＞方向に沿うようにトレンチ側面を形成することに
より、適当な選択成長条件では、半導体膜２４のエッジ
に沿う側面に｛ｌ１３｝ファセット面が形成される。
［００１］面と｛１１３｝面の角度は２５°であり、フ
ァセットを利用してテーパ角を安定に形成することがで
きる。
【０１０９】このように構成された本実施形態では、第
１の実施形態の１）〜３）、５）〜７）の特徴に加え、
以下の特徴がある。
【０１１０】９）半導体領域２４を成長する熱工程を７
００℃以下に抑えることにより、イオン注入法で不可避
な注入広がりよりも、ゲート絶縁膜１８と半導体層２４
との界面の不純物濃度を下げ、さらにイオン領域１７の
ピーク不純物濃度を上げることができる。よって、より
不純物散乱による移動度劣化の影響が小さなトランジス
タを実現することができる。
【０１１１】10）エッジテーパ部を形成する工程で、結
晶面方位に依存したテーパを半導体領域２４の上面に形
成することができる。この面の角度は、結晶面方位で固
定されているので、パターン依存性や被確率の影響、成
長膜厚の影響を受けることなく安定してテーパ形状を形
成できる。
【０１１２】なお、本発明は上述した各実施形態に限定
されるものではない。絶縁膜の形成法としては、熱酸化
による酸化膜形成法に限らず、３０ｋｅＶ程度の低加速
エネルギーで酸素を注入した酸化膜を形成してもよい
し、絶縁膜を堆積する方法で形成してもよいし、シリコ
ン窒化膜を堆積する方法、これらを組み合わせてもよ
い。特にバッフア絶縁膜については、シリコンオキシナ
イトライド膜を用いても構わない。
【０１１３】また、素子分離絶縁膜や他の絶縁膜の形成
法自体は、シリコンをシリコン酸化膜やシリコン窒化膜
に変換するこれら以外の方法、例えば酸素イオンを堆積
したシリコンに注入する方法や、堆積したシリコンを酸
化する方法を用いても構わない。さらに、これらの絶縁
膜、特にゲート絶縁膜には、チタン酸ストロンチウムや
チタン酸バリウム，チタン酸ジルコニウム鉛などの強誘
電体膜、常誘電体膜の単層膜又はそれらの複合膜を用い
ることもできる。
【０１１４】実施形態としては、半導体基板としてｐ型
Ｓｉ基板を用いたが、代わりにｎ型Ｓｉ基板やＳＯＩ基
板のＳＯＩシリコン層，ＧａＡｓ基板，ＩｎＰ基板を用
いてもよい。特に、ＳＯＩ基板上に形成された部分空乏
化ＭＩＳＦＥＴについては、テーパ形成によって、バル
ク基板上に形成されたＭＩＳＦＥＴと同様にエッジ寄生
トランジスタ効果が抑えられる。
【０１１５】また、ｎ型ＭＩＳＦＥＴではなくｐ型ＭＩ
ＳＦＥＴに適用してもよく、その場合、上述の実施形態
のｎ型をｐ型、ｐ型をｎ型と読み替え、さらにドーピン
グ不純物種のＳｂをＩｎと読み替え、Ａｓ，ＰをＢと読
み替え、イオン注入の場合にはＡｓ，Ｐ，ＳｂをＩｎ，
Ｂ，ＢＦ2 のいずれかと読み替えればよい。さらに、半
導体基板にはＳｉＧｅ混晶、ＳｉＧｅＣ混晶を用いるこ
とができる。
【０１１６】また、ゲート電極としては、単結晶シリコ
ン，多結晶シリコン，ポーラスシリコン，アモルファス
シリコン，ＳｉＧｅ混晶，ＳｉＧｅＣ混晶，ＧａＡｓ，
Ｗ，Ｔａ，Ｔｉ，Ｈｆ，Ｃｏ，Ｐｔ，Ｐｄの金属或いは
そのシリサイドを用いることもできる。また、これらの
積層構造にしてもよい。これらは、ソース・ドレイン層
を形成した後に、ゲート領域に埋め込み形成してもよ
い。
【０１１７】その他、本発明の要旨を逸脱しない範囲
で、様々に変形して実施することができる。
【０１１８】
【発明の効果】以上詳述したように本発明によれば、チ
ャネル領域におけるドーパント不純物濃度のピークを基
板斜面部よりも深い位置に形成し、ゲート絶縁膜と基板
との界面から見たドーパント不純物濃度ピークの深さ
を、基板平面部の方が基板斜面部よりも深くなるように
しているので、素子分離用絶縁膜が半導体額域よりもエ
ッチングされ低くなってしまい、ゲート絶縁膜がエッジ
部分で薄膜化しても寄生トランジスタが形成されにくく
なり、従ってトランジスタしきい値の再現性の向上をは
かることができる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる半導体装置を示す素子
構造断面図。
【図２】第１の実施形態の半導体装置の製造工程を示す
断面図。
【図３】第１の実施形態の変形例を示す工程断面図。
【図４】不純物密度の分布を示す図。
【図５】実施形態及び従来例のエッジ部構成を模式的に
示す断面図。
【図６】段差高さとしきい値との関係を示す図。
【図７】エッジテーパ部の長さとキャリア増加量との関
係を示す図。
【図８】第１の実施形態における平面配置とゲート電極
と垂直な断面を示す図。
【図９】第２の実施形態に係わる半導体装置の素子構造
を示す断面図。
【図１０】第２の実施形態の半導体装置の製造工程を示
す断面図。
【図１１】第２の実施形態の変形例を示す工程断面図。
【図１２】第２の実施形態の変形例を示す素子構造断面
図。
【図１３】第３の実施形態に係わる半導体装置の素子構
造を示す断面図。
【図１４】第３の実施形態の半導体装置の製造工程を示
す断面図。
【図１５】第１の従来例を示す素子構造断面図。
【図１６】第２の従来例を示す素子構造断面図。
【図１７】第２の従来例における平面部の不純物プロフ
ァイルを示す図。
【図１８】第３の従来例を示す素子構造断面図。
【符号の説明】
１０…半導体基板 １１…素子分離用溝（トレンチ） １２，１２’…バッファ絶縁膜 １３…エッチングストッパ膜 １４…側壁絶縁膜 １５…埋め込み絶縁膜 １７…イオン注入層 １８…ゲート絶縁膜 １９…ゲート電極 ２０…チャネル空乏層端 ２３…ソース・ドレイン領域 ２４…半導体領域 ２５…熱酸化膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板と、 この基板の表面部に形成された第２導電型のチャネル領
    域と、 前記基板の表面部に形成され、チャネル長方向において
    前記チャネル領域を挟んで対向する第１導電型の一対の
    ソース・ドレイン領域と、 前記チャネル領域の上方に配設され、ゲート絶縁膜を介
    して前記チャネル領域に対向するゲート電極と、 前記チャネル長方向と直交するチャネル幅方向におい
    て、前記チャネル領域に隣接する素子分離領域を規定す
    るように前記基板の表面部に形成され、絶縁性のトレン
    チ側壁で覆われたトレンチと、 を具備し、 前記チャネル領域は、前記トレンチ側壁の上端部よりも
    高い位置に上面を持つメイン部と、該メイン部からチャ
    ネル幅方向における前記トレンチ側壁の上端部へ向けて
    下向きに傾斜する上面を持つサイド部とを有し、 前記チャネル領域は、前記メイン部における不純物濃度
    のピークがトレンチ側壁の上端よりも低い位置にある第
    ２導電性型のドーパント不純物を含み、前記メイン部の
    上面からピークまでの第１の距離は、前記サイド部の上
    面からピークまでの第２の距離よりも長いことを特徴と
    する半導体装置。
  2. 【請求項２】半導体基板と、 この基板の表面部に形成された第２導電型のチャネル領
    域と、 前記基板の表面部に形成され、チャネル長方向において
    前記チャネル領域を挟んで対向する第１導電型の一対の
    ソース・ドレイン領域と、 前記チャネル領域の上方に配設され、ゲート絶縁膜を介
    して前記チャネル領域と対向するゲート電極と、 前記チャネル長方向と直交するチャネル幅方向におい
    て、前記チャネル領域に隣接する素子分離領域を規定す
    るように前記基板の表面部に形成され、絶縁性のトレン
    チ側壁で覆われたトレンチと、 を具備し、 前記チャネル領域は、前記トレンチ側壁の上端部よりも
    高い位置に上面を持つメイン部と、該メイン部からチャ
    ネル幅方向における前記トレンチ側壁の上端部へ向けて
    下向きに傾斜する上面を有するサイド部とを有し、 前記チャネル領域は、第２導電型のドーパント不純物を
    含有し、その密度のピークの前記メイン部内にある部分
    は前記トレンチ側壁の上端部よりも下に位置するよう配
    設され、前記サイド部のピークはメイン部のピークより
    も高い位置にあることを特徴とする半導体装置。
  3. 【請求項３】半導体基板と、 この基板の表面部に形成された第２導電型のチャネル領
    域と、 前記基板の表面部に形成され、チャネル長方向において
    前記チャネル領域を挟んで対向する第１導電型の一対の
    ソース・ドレイン領域と、 前記チャネル領域の上方に配設され、ゲート絶縁膜を介
    して前記チャネル領域に対向するゲート電極と、 前記チャネル長方向と直交するチャネル幅方向におい
    て、前記チャネル領域に隣接する素子分離領域を規定す
    るように前記基板の表面部に形成され、絶縁性のトレン
    チ側壁で覆われたトレンチと、 を具備し、 前記チャネル領域は、前記トレンチ側壁の上端部よりも
    高い位置に上面を持つメイン部と、該メイン部からチャ
    ネル幅方向における前記トレンチ側壁の上端部へ向けて
    下向きに傾斜する上面を有するサイド部とを有し、 前記チャネル領域は、第２導電型のドーパント不純物を
    含有し、その密度のピークの前記メイン部内にある部分
    は前記トレンチ側壁の上端部よりも下に位置するよう配
    設されてなることを特徴とする半導体装置。
  4. 【請求項４】第１の距離は、３０ｎｍ以上であることを
    特徴とする請求項１記載の半導体装置。
  5. 【請求項５】前記ドーパント不純物の密度は、ピークに
    おいて１０17〜１０20cm-3であることを特徴とする請求
    項１〜３の何れかに記載の半導体装置。
  6. 【請求項６】前記サイド部における前記ピークの位置
    は、前記メイン部における前記ピークの位置よりも上に
    あることを特徴とする請求項１記載の半導体装置。
  7. 【請求項７】前記サイド部において、ピークは前記トレ
    ンチ側壁に向かって上向きに漸進的に傾斜することを特
    徴とする請求項１〜３の何れかに記載の半導体装置。
  8. 【請求項８】前記トレンチ側壁と前記メイン部の上面が
    なす角度は７０°から９０°の間であり、前記メイン部
    の上面とサイド部の上面がなす角度は５°から６０°の
    間であることを特徴とする請求項１〜３の何れかに記載
    の半導体装置。
  9. 【請求項９】前記ゲート絶縁膜は堆積絶縁膜で形成され
    ていることを特徴とする請求項１〜３の何れかに記載の
    半導体装置。
  10. 【請求項１０】前記ゲート電極は、トレンチ内に延在す
    る下方延在部を有し、該下方延在部が前記トレンチ側壁
    に接触する下端部は前記ピークの位置よりも上にあるこ
    とを特徴とする請求項１〜３の何れかに記載の半導体装
    置。
  11. 【請求項１１】前記トレンチ側壁の前記上端部から前記
    サイド部の前記上面にわたって、前記ゲート絶縁膜とは
    別に形成されたバッファ絶縁膜が配設されていることを
    特徴とする請求項１〜３の何れかに記載の半導体装置。
  12. 【請求項１２】前記バッファ絶縁膜がトレンチ側壁の上
    端部において、サイド部上よりも大きい厚さを有するこ
    とを特徴とする請求項１１記載の半導体装置。
  13. 【請求項１３】前記ゲート絶縁膜は、前記サイド部上に
    おいて、前記メイン部上におけるよりも小さい厚さの部
    分を有することを特徴とする請求項１〜３の何れかに記
    載の半導体装置。
  14. 【請求項１４】半導体基板上に第１の絶縁膜を形成する
    工程と、第１の絶縁膜上にエッチングストッパ膜を形成
    する工程と、前記エッチングストッパ膜及び第１の絶縁
    膜を開口し、前記基板にトレンチを形成する工程と、前
    記基板の前記トレンチの周辺にテーパを形成する工程
    と、前記トレンチ内に第２の絶縁膜を埋め込み形成する
    工程と、前記エッチングストッパ膜を除去する工程と、
    第１の絶縁膜を介して前記基板の表面に不純物をイオン
    注入する工程と、第１の絶縁膜を除去した後、露出した
    前記基板の表面にゲート絶縁膜を介してゲート電極を形
    成する工程とを含むことを特徴とする半導体装置の製造
    方法。
JP34704598A 1998-12-07 1998-12-07 半導体装置及びその製造方法 Expired - Fee Related JP3415459B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP34704598A JP3415459B2 (ja) 1998-12-07 1998-12-07 半導体装置及びその製造方法
US09/455,159 US6268629B1 (en) 1998-12-07 1999-12-06 Field effect transistor with reduced narrow channel effect
US09/878,339 US6548866B2 (en) 1998-12-07 2001-06-12 Field effect transistor with reduced narrow channel effect

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP34704598A JP3415459B2 (ja) 1998-12-07 1998-12-07 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2000174263A JP2000174263A (ja) 2000-06-23
JP3415459B2 true JP3415459B2 (ja) 2003-06-09

Family

ID=18387557

Family Applications (1)

Application Number Title Priority Date Filing Date
JP34704598A Expired - Fee Related JP3415459B2 (ja) 1998-12-07 1998-12-07 半導体装置及びその製造方法

Country Status (2)

Country Link
US (2) US6268629B1 (ja)
JP (1) JP3415459B2 (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3415459B2 (ja) * 1998-12-07 2003-06-09 株式会社東芝 半導体装置及びその製造方法
US6953977B2 (en) * 2000-02-08 2005-10-11 Boston Microsystems, Inc. Micromechanical piezoelectric device
US6627965B1 (en) * 2000-02-08 2003-09-30 Boston Microsystems, Inc. Micromechanical device with an epitaxial layer
JP4832629B2 (ja) * 2000-10-04 2011-12-07 ルネサスエレクトロニクス株式会社 半導体装置
EP1220312A1 (en) * 2000-12-29 2002-07-03 STMicroelectronics S.r.l. Integration process on a SOI substrate of a semiconductor device comprising at least a dielectrically isolated well
JP4592193B2 (ja) * 2001-02-06 2010-12-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6667224B1 (en) * 2001-08-13 2003-12-23 Cypress Semiconductor Corp. Method to eliminate inverse narrow width effect in small geometry MOS transistors
US6518105B1 (en) 2001-12-10 2003-02-11 Taiwan Semiconductor Manufacturing Company High performance PD SOI tunneling-biased MOSFET
JP4218350B2 (ja) * 2002-02-01 2009-02-04 パナソニック株式会社 強誘電体薄膜素子およびその製造方法、これを用いた薄膜コンデンサ並びに圧電アクチュエータ
US6900500B2 (en) 2002-08-21 2005-05-31 Micron Technology, Inc. Buried transistors for silicon on insulator technology
JP2004152851A (ja) * 2002-10-29 2004-05-27 Oki Electric Ind Co Ltd 半導体装置の製造方法
KR100487567B1 (ko) * 2003-07-24 2005-05-03 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
JP3748867B2 (ja) * 2003-09-29 2006-02-22 沖電気工業株式会社 半導体装置の製造方法
JP2005236037A (ja) * 2004-02-19 2005-09-02 Toshiba Corp 半導体装置およびその製造方法
JP2005282797A (ja) * 2004-03-30 2005-10-13 Jatco Ltd 自動変速機の制御装置
US7187000B2 (en) * 2005-03-16 2007-03-06 Taiwan Semiconductor Manufacturing Company, Inc. High performance tunneling-biased MOSFET and a process for its manufacture
JP2008198628A (ja) * 2005-05-11 2008-08-28 Sharp Corp 半導体装置及びその製造方法並びに液晶表示装置
JP2008016777A (ja) * 2006-07-10 2008-01-24 Toshiba Corp 半導体装置およびその製造方法
JP2008053412A (ja) * 2006-08-24 2008-03-06 Sharp Corp 半導体装置および半導体装置の製造方法および携帯電子機器
US9953885B2 (en) * 2009-10-27 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. STI shape near fin bottom of Si fin in bulk FinFET
US8748977B2 (en) * 2011-03-23 2014-06-10 Panasonic Corporation Semiconductor device and method for producing same
US8785291B2 (en) 2011-10-20 2014-07-22 International Business Machines Corporation Post-gate shallow trench isolation structure formation
US8466496B2 (en) 2011-11-17 2013-06-18 International Business Machines Corporation Selective partial gate stack for improved device isolation
JP5840505B2 (ja) * 2012-01-12 2016-01-06 株式会社東芝 半導体装置の製造方法
KR102008744B1 (ko) 2012-12-13 2019-08-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN111799329A (zh) * 2019-04-08 2020-10-20 三星电子株式会社 半导体器件

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3305929B2 (ja) 1995-09-14 2002-07-24 株式会社東芝 半導体装置及びその製造方法
JPH09237829A (ja) 1996-03-01 1997-09-09 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100238244B1 (ko) * 1996-12-17 2000-01-15 윤종용 트랜치 소자분리방법
JPH10261588A (ja) * 1997-03-19 1998-09-29 Mitsubishi Electric Corp 半導体装置
US6093951A (en) * 1997-06-30 2000-07-25 Sun Microsystems, Inc. MOS devices with retrograde pocket regions
KR100344818B1 (ko) * 1997-09-24 2002-11-18 주식회사 하이닉스반도체 반도체소자및그의제조방법
TW377489B (en) * 1998-06-02 1999-12-21 United Microelectronics Corp Manufacturing process of shallow trench isolation area
JP3415459B2 (ja) * 1998-12-07 2003-06-09 株式会社東芝 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP2000174263A (ja) 2000-06-23
US6268629B1 (en) 2001-07-31
US6548866B2 (en) 2003-04-15
US20020027245A1 (en) 2002-03-07

Similar Documents

Publication Publication Date Title
JP3415459B2 (ja) 半導体装置及びその製造方法
JP3544833B2 (ja) 半導体装置及びその製造方法
US6255152B1 (en) Method of fabricating CMOS using Si-B layer to form source/drain extension junction
US5482871A (en) Method for forming a mesa-isolated SOI transistor having a split-process polysilicon gate
EP1269530B1 (en) Method of making a trench gate dmos transistor
US6410938B1 (en) Semiconductor-on-insulator device with nitrided buried oxide and method of fabricating
US20020031890A1 (en) Semiconductor device of STI structure and method of fabricating MOS transistors having consistent threshold voltages
KR20000065719A (ko) 반도체 소자 및 그 제조방법
KR100289474B1 (ko) Dmos 트랜지스터를 제조하기 위한 방법
US6235560B1 (en) Silicon-germanium transistor and associated methods
JP2001024200A (ja) 半導体装置及び半導体装置の製造方法
KR100798158B1 (ko) 반도체 디바이스 제조 방법
JPH0982956A (ja) 半導体装置及びその製造方法
US6326272B1 (en) Method for forming self-aligned elevated transistor
US6254676B1 (en) Method for manufacturing metal oxide semiconductor transistor having raised source/drain
US9825030B2 (en) High quality deep trench oxide
JP4514023B2 (ja) ソース／ドレイン拡張部からドーパントが外方拡散しないようにするための、シリコン酸化物ライナーのイオン注入
US20110193142A1 (en) Structure and Method for Post Oxidation Silicon Trench Bottom Shaping
US6693018B2 (en) Method for fabricating DRAM cell transistor having trench isolation structure
US5854121A (en) Semiconductor fabrication employing barrier atoms incorporated at the edges of a trench isolation structure
US6566680B1 (en) Semiconductor-on-insulator (SOI) tunneling junction transistor
KR0152909B1 (ko) 반도체장치의 격리구조의 제조방법
JP3166911B2 (ja) 半導体装置の製造方法
JP2002057118A (ja) 半導体装置とその製造方法
JP5266738B2 (ja) トレンチゲート型半導体装置の製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080404

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090404

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100404

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100404

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110404

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees