JPH0982956A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 トレンチ分離を用いたＭＩＳＦＥＴにおい
て、ゲート絶縁膜前処理のため素子分離絶縁膜が半導体
領域よりもエッチングされ低くなってしまうのを防ぎ、
半導体領域の角部分のしきい値が低下した寄生トランジ
スタの影響を低減する。 【解決手段】 半導体基板の素子分離領域にトレンチを
形成し、このトレンチで分離された素子領域にＭＩＳＦ
ＥＴを設けた半導体装置において、トレンチの側面及び
底部にバッファ絶縁膜４を介して形成されたエッチング
ストッパ絶縁膜２と、トレンチ内に埋め込み形成された
素子分離用絶縁膜３とを具備し、絶縁膜２は半導体基板
１の上面より高い位置まで形成され、絶縁膜４の厚さは
ＭＩＳＦＥＴのゲート絶縁膜の厚さ以下に設定されてい
る。
て、ゲート絶縁膜前処理のため素子分離絶縁膜が半導体
領域よりもエッチングされ低くなってしまうのを防ぎ、
半導体領域の角部分のしきい値が低下した寄生トランジ
スタの影響を低減する。 【解決手段】 半導体基板の素子分離領域にトレンチを
形成し、このトレンチで分離された素子領域にＭＩＳＦ
ＥＴを設けた半導体装置において、トレンチの側面及び
底部にバッファ絶縁膜４を介して形成されたエッチング
ストッパ絶縁膜２と、トレンチ内に埋め込み形成された
素子分離用絶縁膜３とを具備し、絶縁膜２は半導体基板
１の上面より高い位置まで形成され、絶縁膜４の厚さは
ＭＩＳＦＥＴのゲート絶縁膜の厚さ以下に設定されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、トレンチ分離され
た素子領域にＭＩＳ（金属／絶縁膜／半導体）構造のＦ
ＥＴ（電界効果トランジスタ）を設けた半導体装置及び
その製造方法に関する。
た素子領域にＭＩＳ（金属／絶縁膜／半導体）構造のＦ
ＥＴ（電界効果トランジスタ）を設けた半導体装置及び
その製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化をはか
るため、従来のＬＯＣＯＳ分離に代わり、より狭い絶縁
体分離幅で高い電気的分離能力を有するトレンチ分離が
採用されている。ここで、単層の素子分離用絶縁膜を埋
め込んだだけの従来のトレンチ分離構造においては、Ｍ
ＩＳＦＥＴを形成すると次のような問題点があった。
るため、従来のＬＯＣＯＳ分離に代わり、より狭い絶縁
体分離幅で高い電気的分離能力を有するトレンチ分離が
採用されている。ここで、単層の素子分離用絶縁膜を埋
め込んだだけの従来のトレンチ分離構造においては、Ｍ
ＩＳＦＥＴを形成すると次のような問題点があった。
【０００３】図１７のトレンチ分離を用いた従来の平面
型ＭＩＳＦＥＴを用いてこの問題点を説明する。（ａ）
は平面図で、（ｂ）は（ａ）の矢視Ａ−Ａ’断面図、
（ｃ）は（ａ）の矢視Ｂ−Ｂ’断面図である。図１７
で、１は半導体基板、３は埋め込み素子分離用絶縁膜、
８はゲート電極、９はソース・ドレイン領域、１２はゲ
ート絶縁膜を示す。
型ＭＩＳＦＥＴを用いてこの問題点を説明する。（ａ）
は平面図で、（ｂ）は（ａ）の矢視Ａ−Ａ’断面図、
（ｃ）は（ａ）の矢視Ｂ−Ｂ’断面図である。図１７
で、１は半導体基板、３は埋め込み素子分離用絶縁膜、
８はゲート電極、９はソース・ドレイン領域、１２はゲ
ート絶縁膜を示す。
【０００４】従来、素子分離用絶縁膜３を作成した後に
ゲート絶縁膜１２を形成し、さらにゲート電極８を形成
する。ここで、素子分離用絶縁膜３を埋め込んだ後、半
導体基板１の表面を露出するために絶縁膜のエッチバッ
ク処理を行う必要があるが、このエッチバック処理の際
に素子分離用絶縁膜３がエッチングされ、図１７（ｂ）
のように半導体基板１の露出表面よりも素子分離用絶縁
膜３が低くなってしまう。そして、ｂ部分では半導体領
域の角部分が露出し、角の部分のゲート電界が集中する
ため、ａ部分よりもトランジスタを形成した時のしきい
値が低下し、寄生トランジスタが形成されてしまう。
ゲート絶縁膜１２を形成し、さらにゲート電極８を形成
する。ここで、素子分離用絶縁膜３を埋め込んだ後、半
導体基板１の表面を露出するために絶縁膜のエッチバッ
ク処理を行う必要があるが、このエッチバック処理の際
に素子分離用絶縁膜３がエッチングされ、図１７（ｂ）
のように半導体基板１の露出表面よりも素子分離用絶縁
膜３が低くなってしまう。そして、ｂ部分では半導体領
域の角部分が露出し、角の部分のゲート電界が集中する
ため、ａ部分よりもトランジスタを形成した時のしきい
値が低下し、寄生トランジスタが形成されてしまう。
【０００５】この寄生トランジスタの平面部トランジス
タに対するコンダクタンス比は、ゲート幅が小さくなる
と大きくなり異なるしきい値を与えるため、幾つかのゲ
ート幅のトランジスタを形成する集積回路では、寄生ト
ランジスタは回路設計上大きな問題となる。また、この
寄生トランジスタは、一般にゲート絶縁膜形成の前処理
に伴うエッチング量やトレンチ分離形状によって、半導
体領域と素子分離領域との形状が変化する。このため、
電気特性が変化しデバイスの再現性を悪化させる原因と
なる。
タに対するコンダクタンス比は、ゲート幅が小さくなる
と大きくなり異なるしきい値を与えるため、幾つかのゲ
ート幅のトランジスタを形成する集積回路では、寄生ト
ランジスタは回路設計上大きな問題となる。また、この
寄生トランジスタは、一般にゲート絶縁膜形成の前処理
に伴うエッチング量やトレンチ分離形状によって、半導
体領域と素子分離領域との形状が変化する。このため、
電気特性が変化しデバイスの再現性を悪化させる原因と
なる。
【０００６】
【発明が解決しようとする課題】このように従来、素子
分離用絶縁膜を単層で形成するトレンチ分離構造では、
ＭＩＳＦＥＴ形成時のゲート絶縁膜前処理のため、素子
分離用絶縁膜が半導体領域よりもエッチングされ低くな
ってしまい、半導体領域の角部分が露出して、しきい値
が低下した寄生トランジスタが形成されるという問題が
あった。
分離用絶縁膜を単層で形成するトレンチ分離構造では、
ＭＩＳＦＥＴ形成時のゲート絶縁膜前処理のため、素子
分離用絶縁膜が半導体領域よりもエッチングされ低くな
ってしまい、半導体領域の角部分が露出して、しきい値
が低下した寄生トランジスタが形成されるという問題が
あった。
【０００７】本発明は、上記問題を解決すべくなされた
もので、その目的とするところは、ゲート絶縁膜形成前
処理に伴う半導体領域の角部分の露出を未然に防止する
ことができ、寄生エッジトランジスタの影響を低減し、
再現性の向上をはかり得る半導体装置及びその製造方法
を提供することにある。
もので、その目的とするところは、ゲート絶縁膜形成前
処理に伴う半導体領域の角部分の露出を未然に防止する
ことができ、寄生エッジトランジスタの影響を低減し、
再現性の向上をはかり得る半導体装置及びその製造方法
を提供することにある。
【０００８】
（概要）本発明の骨子は、半導体領域の近傍の素子分離
用絶縁膜を、ゲート絶縁膜形成前処理によってエッチン
グされにくい別の絶縁膜に代替することにある。さらに
本発明は、半導体領域に必ずしもエッチング防止用の絶
縁膜を接触させなくとも、ゲート絶縁膜形成時の絶縁膜
増分によって半導体基板エッジが露出しないようにし、
半導体領域とエッチング防止膜との間に界面特性が優れ
た膜を形成できることを特徴とする。
用絶縁膜を、ゲート絶縁膜形成前処理によってエッチン
グされにくい別の絶縁膜に代替することにある。さらに
本発明は、半導体領域に必ずしもエッチング防止用の絶
縁膜を接触させなくとも、ゲート絶縁膜形成時の絶縁膜
増分によって半導体基板エッジが露出しないようにし、
半導体領域とエッチング防止膜との間に界面特性が優れ
た膜を形成できることを特徴とする。
【０００９】即ち本発明は、半導体基板の素子分離領域
にトレンチを形成し、該トレンチで分離された素子領域
にＭＩＳＦＥＴを設けた半導体装置において、前記トレ
ンチの少なくとも側面に形成された第１の絶縁膜と、前
記トレンチ内に埋め込み形成された第２の絶縁膜とを具
備し、第１の絶縁膜は前記半導体基板の上面と等しい又
は前記半導体基板の上面より高い位置まで形成され、第
１の絶縁膜と前記半導体基板との距離は前記ＭＩＳＦＥ
Ｔのゲート絶縁膜の厚さ以下に設定されてなることを特
徴とする。
にトレンチを形成し、該トレンチで分離された素子領域
にＭＩＳＦＥＴを設けた半導体装置において、前記トレ
ンチの少なくとも側面に形成された第１の絶縁膜と、前
記トレンチ内に埋め込み形成された第２の絶縁膜とを具
備し、第１の絶縁膜は前記半導体基板の上面と等しい又
は前記半導体基板の上面より高い位置まで形成され、第
１の絶縁膜と前記半導体基板との距離は前記ＭＩＳＦＥ
Ｔのゲート絶縁膜の厚さ以下に設定されてなることを特
徴とする。
【００１０】また本発明は、上記構成の半導体装置の製
造方法において、半導体基板の素子分離領域にトレンチ
を形成する工程と、前記トレンチが形成された基板の表
面に沿って、前記ＭＩＳＦＥＴのゲート絶縁膜よりも膜
厚の薄いバッファ絶縁膜を介してエッチング停止用絶縁
膜を形成する工程と、全面に素子分離用絶縁膜を堆積す
る工程と、前記基板表面が露出するまで各絶縁膜をエッ
チバックして前記トレンチ内に前記素子分離用絶縁膜を
埋め込むと共に、前記トレンチの少なくとも側面に前記
エッチング停止用絶縁膜を基板上面と同じ又は基板上面
より高い位置まで残す工程と、前記ＭＩＳＦＥＴのゲー
ト絶縁膜を形成すると同時に、前記エッチング停止用絶
縁膜と基板との間に再度バッファ絶縁膜を形成する工程
と、前記ＭＩＳＦＥＴのゲート電極を形成する工程とを
含むことを特徴とする。 （作用）本発明の構造では、エッチング防止用の第１の
絶縁膜と半導体基板との間の第３の絶縁膜がゲート絶縁
膜形成前処理によってエッチングされても、ＭＩＳＦＥ
Ｔのゲート絶縁膜形成時に新たな絶縁膜によって埋め戻
される。また、半導体基板のエッジは絶縁膜より高くな
ることなく、従ってゲート電極形成時にはエッジによる
寄生トランジスタの影響を低減できる。さらに、ゲート
絶縁膜形成前処理で第１の絶縁膜と半導体基板との間の
第３の絶縁膜のエッチング深さが変化しても、ＭＩＳＦ
ＥＴのゲート絶縁膜形成時に新たな絶縁膜によって埋め
戻されるため、前処理量が変化してもＭＩＳＦＥＴと素
子分離用絶縁膜間の形状が安定に形成できる。
造方法において、半導体基板の素子分離領域にトレンチ
を形成する工程と、前記トレンチが形成された基板の表
面に沿って、前記ＭＩＳＦＥＴのゲート絶縁膜よりも膜
厚の薄いバッファ絶縁膜を介してエッチング停止用絶縁
膜を形成する工程と、全面に素子分離用絶縁膜を堆積す
る工程と、前記基板表面が露出するまで各絶縁膜をエッ
チバックして前記トレンチ内に前記素子分離用絶縁膜を
埋め込むと共に、前記トレンチの少なくとも側面に前記
エッチング停止用絶縁膜を基板上面と同じ又は基板上面
より高い位置まで残す工程と、前記ＭＩＳＦＥＴのゲー
ト絶縁膜を形成すると同時に、前記エッチング停止用絶
縁膜と基板との間に再度バッファ絶縁膜を形成する工程
と、前記ＭＩＳＦＥＴのゲート電極を形成する工程とを
含むことを特徴とする。 （作用）本発明の構造では、エッチング防止用の第１の
絶縁膜と半導体基板との間の第３の絶縁膜がゲート絶縁
膜形成前処理によってエッチングされても、ＭＩＳＦＥ
Ｔのゲート絶縁膜形成時に新たな絶縁膜によって埋め戻
される。また、半導体基板のエッジは絶縁膜より高くな
ることなく、従ってゲート電極形成時にはエッジによる
寄生トランジスタの影響を低減できる。さらに、ゲート
絶縁膜形成前処理で第１の絶縁膜と半導体基板との間の
第３の絶縁膜のエッチング深さが変化しても、ＭＩＳＦ
ＥＴのゲート絶縁膜形成時に新たな絶縁膜によって埋め
戻されるため、前処理量が変化してもＭＩＳＦＥＴと素
子分離用絶縁膜間の形状が安定に形成できる。
【００１１】また、寄生トランジスタの影響が小さいた
め、ゲート幅が異なるトランジスタ間でも均一性の良い
しきい値及びサブスレッショルドスウィング係数を実現
できる。さらに、ゲートリソグラフィ時に絶縁膜エッチ
ングによる段差が小さいため、半導体表面とトレンチ部
分との段差も低減され、焦点深度が浅くても均一で良好
なゲート形状が形成できる。また、ゲート形成のエッチ
ング時にもゲート電極下地がより均一な高さで形成され
ているため、ゲート電極残渣が残りにくくなり、被覆率
が悪いゲート電極材でも均一な高さゲート形成できる。
このため、均一性の良い面抵抗を有するゲートが形成で
きる。
め、ゲート幅が異なるトランジスタ間でも均一性の良い
しきい値及びサブスレッショルドスウィング係数を実現
できる。さらに、ゲートリソグラフィ時に絶縁膜エッチ
ングによる段差が小さいため、半導体表面とトレンチ部
分との段差も低減され、焦点深度が浅くても均一で良好
なゲート形状が形成できる。また、ゲート形成のエッチ
ング時にもゲート電極下地がより均一な高さで形成され
ているため、ゲート電極残渣が残りにくくなり、被覆率
が悪いゲート電極材でも均一な高さゲート形成できる。
このため、均一性の良い面抵抗を有するゲートが形成で
きる。
【００１２】また、本発明の製造方法を用いると、ゲー
ト絶縁膜形成前処理エッチング量やトレンチ分離の形状
によらず、ゲート絶縁膜を形成する工程で半導体基板と
第１の絶縁膜との間に絶縁膜を形成でき、これによりエ
ッジ寄生トランジスタの影響を防ぐことができる。
ト絶縁膜形成前処理エッチング量やトレンチ分離の形状
によらず、ゲート絶縁膜を形成する工程で半導体基板と
第１の絶縁膜との間に絶縁膜を形成でき、これによりエ
ッジ寄生トランジスタの影響を防ぐことができる。
【００１３】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明する。 （実施形態１）図１は本発明の第１の実施形態に係わる
半導体装置の素子構造を説明するためのもので、（ａ）
は平面図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図であ
る。本実施形態では、２つのＭＩＳＦＥＴを形成してい
るが、これらは図の配置で形成する必要は必ずしもな
く、単独に実施することができる。
の実施形態を説明する。 （実施形態１）図１は本発明の第１の実施形態に係わる
半導体装置の素子構造を説明するためのもので、（ａ）
は平面図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図であ
る。本実施形態では、２つのＭＩＳＦＥＴを形成してい
るが、これらは図の配置で形成する必要は必ずしもな
く、単独に実施することができる。
【００１４】半導体基板１の素子分離領域にトレンチが
形成され、このトレンチ内にはバッファ絶縁膜（第３の
絶縁膜）４及びエッチング防止用絶縁膜（第１の絶縁
膜）２を介して素子分離用絶縁膜（第２の絶縁膜）３が
埋込み形成されている。トレンチで囲まれた素子領域の
表面にはゲート絶縁膜１２が形成され、さらにゲート絶
縁膜１２及びトレンチ内の各絶縁膜上にはゲート電極８
が形成されている。そして、ゲート電極８の両側にソー
ス・ドレイン領域９が形成されてＭＩＳＦＥＴが構成さ
れている。
形成され、このトレンチ内にはバッファ絶縁膜（第３の
絶縁膜）４及びエッチング防止用絶縁膜（第１の絶縁
膜）２を介して素子分離用絶縁膜（第２の絶縁膜）３が
埋込み形成されている。トレンチで囲まれた素子領域の
表面にはゲート絶縁膜１２が形成され、さらにゲート絶
縁膜１２及びトレンチ内の各絶縁膜上にはゲート電極８
が形成されている。そして、ゲート電極８の両側にソー
ス・ドレイン領域９が形成されてＭＩＳＦＥＴが構成さ
れている。
【００１５】ここで、図１（ｂ）での半導体基板１の角
は、絶縁膜４又は絶縁膜２によって保護され、ゲート電
極８がゲート絶縁膜１２を介して半導体基板１の側面に
接して配置されることがないように形成されている。
は、絶縁膜４又は絶縁膜２によって保護され、ゲート電
極８がゲート絶縁膜１２を介して半導体基板１の側面に
接して配置されることがないように形成されている。
【００１６】次に、図２及び図３を用いて、本実施形態
の半導体装置の製造工程を説明する。これらの図は図１
（ｂ）の断面に対応する製造工程図である。まず、図２
（ａ）に示すように、例えばボロン濃度１０17ｃｍ-3の
ｐ型Ｓｉ基板１に、パターニングとエッチングによって
素子分離用絶縁膜を形成する領域にトレンチを形成す
る。トレンチの深さは、例えば０．１〜１．０μｍとす
る。トレンチ形成後、パンチスルーストッパとして、例
えばボロンを１０12〜１０14ｃｍ-2イオン注入してもよ
い。
の半導体装置の製造工程を説明する。これらの図は図１
（ｂ）の断面に対応する製造工程図である。まず、図２
（ａ）に示すように、例えばボロン濃度１０17ｃｍ-3の
ｐ型Ｓｉ基板１に、パターニングとエッチングによって
素子分離用絶縁膜を形成する領域にトレンチを形成す
る。トレンチの深さは、例えば０．１〜１．０μｍとす
る。トレンチ形成後、パンチスルーストッパとして、例
えばボロンを１０12〜１０14ｃｍ-2イオン注入してもよ
い。
【００１７】次いで、図２（ｂ）に示すように、半導体
基板１の表面を例えば５ｎｍ酸化してバッファ絶縁膜４
を形成した後、エッチングストッパとなる絶縁膜２、例
えばシリコン窒化膜を堆積する。この絶縁膜２の膜厚
は、例えば１０〜２００ｎｍとの間とする。さらに、図
２（ｃ）に示すように、素子分離用絶縁膜３を堆積して
その表面を平坦化する。絶縁膜３としては、例えば０．
３〜１μｍの厚さのＰＳＧ膜を用いる。絶縁膜３として
は、例えば７００℃〜１０００℃程度のアニールを追加
して膜をメルトさせ膜厚を均一にしてもよい。
基板１の表面を例えば５ｎｍ酸化してバッファ絶縁膜４
を形成した後、エッチングストッパとなる絶縁膜２、例
えばシリコン窒化膜を堆積する。この絶縁膜２の膜厚
は、例えば１０〜２００ｎｍとの間とする。さらに、図
２（ｃ）に示すように、素子分離用絶縁膜３を堆積して
その表面を平坦化する。絶縁膜３としては、例えば０．
３〜１μｍの厚さのＰＳＧ膜を用いる。絶縁膜３として
は、例えば７００℃〜１０００℃程度のアニールを追加
して膜をメルトさせ膜厚を均一にしてもよい。
【００１８】次いで、図３（ａ）に示すように、絶縁膜
３を表面から全面エッチングし半導体基板１が表面に露
出するようにする。このとき、絶縁膜３に比べ絶縁膜４
又は２のエッチングの速度が遅いようにし、ポリッシン
グによって全面平滑化すれば、半導体基板１に絶縁膜３
を埋め込み形成するのは比較的容易にできる。勿論、全
面エッチングには、反応性イオンエッチングを用いても
良い。またこの際、全面エッチングで絶縁膜２が半導体
基板１の凸部表面に残るようにエッチングした後、絶縁
膜２を選択的にエッチングして取り除いてもよい。
３を表面から全面エッチングし半導体基板１が表面に露
出するようにする。このとき、絶縁膜３に比べ絶縁膜４
又は２のエッチングの速度が遅いようにし、ポリッシン
グによって全面平滑化すれば、半導体基板１に絶縁膜３
を埋め込み形成するのは比較的容易にできる。勿論、全
面エッチングには、反応性イオンエッチングを用いても
良い。またこの際、全面エッチングで絶縁膜２が半導体
基板１の凸部表面に残るようにエッチングした後、絶縁
膜２を選択的にエッチングして取り除いてもよい。
【００１９】次いで、ゲート絶縁膜１２を形成する前の
半導体基板１の洗浄処理をする。このとき、図３（ｂ）
に示すように、絶縁膜４がエッチングされ、半導体基板
１の上面よりも下になってもよい。この際、絶縁膜２と
しては洗浄処理によってエッチングされにくい膜を用
い、表面が半導体基板１の表面よりも下に形成されない
ようにする。
半導体基板１の洗浄処理をする。このとき、図３（ｂ）
に示すように、絶縁膜４がエッチングされ、半導体基板
１の上面よりも下になってもよい。この際、絶縁膜２と
しては洗浄処理によってエッチングされにくい膜を用
い、表面が半導体基板１の表面よりも下に形成されない
ようにする。
【００２０】次いで、ゲート絶縁膜１２形成前処理エッ
チングを行い、図３（ｃ）に示すように、ゲート絶縁膜
１２の形成を行う。ゲート膜１２の形成には、例えば基
板１のＳｉの表面の酸化を用い、その厚さは５〜５０ｎ
ｍとする。このとき、絶縁膜２と半導体基板１との距離
をゲート絶縁膜厚さ以下に保つことにより、絶縁膜４に
形成されたエッチングによる膜減りをゲート絶縁膜１２
で埋め戻すことができる。
チングを行い、図３（ｃ）に示すように、ゲート絶縁膜
１２の形成を行う。ゲート膜１２の形成には、例えば基
板１のＳｉの表面の酸化を用い、その厚さは５〜５０ｎ
ｍとする。このとき、絶縁膜２と半導体基板１との距離
をゲート絶縁膜厚さ以下に保つことにより、絶縁膜４に
形成されたエッチングによる膜減りをゲート絶縁膜１２
で埋め戻すことができる。
【００２１】次いで、例えばポリシリコンからなるゲー
ト電極８を全面堆積し、このゲート電極８に例えばＰＯ
Ｃｌ3 拡散をして低抵抗化する。引き続き、ゲート加工
をリソグラフィとエッチングを行う。この後、ゲート側
壁を、例えば酸素雰囲気で５〜５０ｎｍ酸化してもよ
い。
ト電極８を全面堆積し、このゲート電極８に例えばＰＯ
Ｃｌ3 拡散をして低抵抗化する。引き続き、ゲート加工
をリソグラフィとエッチングを行う。この後、ゲート側
壁を、例えば酸素雰囲気で５〜５０ｎｍ酸化してもよ
い。
【００２２】その後、例えば燐又はヒ素を１０13ｃｍ-2
〜１０16ｃｍ-2イオン注入することにより、ｎ型のソー
ス・ドレイン領域９を形成することによって、前記図１
に示す構造が得られる。
〜１０16ｃｍ-2イオン注入することにより、ｎ型のソー
ス・ドレイン領域９を形成することによって、前記図１
に示す構造が得られる。
【００２３】このように構成された本実施形態では、以
下の３つの特長がある。 (1) エッチングストッパとしての絶縁膜２を全面形成
後、全面エッチングして半導体領域以外のトレンチ部に
のみ選択的にエッチングストッパ２を形成する。よっ
て、エッチングストッパ膜２をパターニングする必要が
なく、工程が簡単で合わせズレの問題もない。 (2) 酸素，水素，又は水蒸気などの酸化還元剤に対して
阻止能力がある膜をエッチングストッパ膜２に用いるこ
とにより、半導体基板１の側面及びトレンチ内部を覆う
ように膜２が形成されているため、ゲート絶縁膜形成以
後の酸化還元剤による半導体基板１の形状変化を防ぐこ
とができる。 (3) 半導体基板１が支持基板となっているため、絶縁体
上に形成された半導体領域のように正孔蓄積によるしき
い値シフトやしきい値悪化という基板フローティング効
果が生じず、基板バイアス印加を行うことができる。 （実施形態２）図４は、本発明の第２の実施形態に係わ
る半導体装置を示す素子構造断面図である。本実施形態
では、２つのＭＩＳＦＥＴを形成しているが、これらは
図の配置で形成する必要は必ずしもなく、単独に実施す
ることができる。なお、図１と同一部分には同一符号を
付して、その詳しい説明は省略する。
下の３つの特長がある。 (1) エッチングストッパとしての絶縁膜２を全面形成
後、全面エッチングして半導体領域以外のトレンチ部に
のみ選択的にエッチングストッパ２を形成する。よっ
て、エッチングストッパ膜２をパターニングする必要が
なく、工程が簡単で合わせズレの問題もない。 (2) 酸素，水素，又は水蒸気などの酸化還元剤に対して
阻止能力がある膜をエッチングストッパ膜２に用いるこ
とにより、半導体基板１の側面及びトレンチ内部を覆う
ように膜２が形成されているため、ゲート絶縁膜形成以
後の酸化還元剤による半導体基板１の形状変化を防ぐこ
とができる。 (3) 半導体基板１が支持基板となっているため、絶縁体
上に形成された半導体領域のように正孔蓄積によるしき
い値シフトやしきい値悪化という基板フローティング効
果が生じず、基板バイアス印加を行うことができる。 （実施形態２）図４は、本発明の第２の実施形態に係わ
る半導体装置を示す素子構造断面図である。本実施形態
では、２つのＭＩＳＦＥＴを形成しているが、これらは
図の配置で形成する必要は必ずしもなく、単独に実施す
ることができる。なお、図１と同一部分には同一符号を
付して、その詳しい説明は省略する。
【００２４】本実施形態は、第１の実施形態と基本的に
は同一であるが、エッチングストッパ膜２の形状及び形
成法が第１の実施形態と異なっている。本構造では、図
４で示すように、エッチングストッパ膜２を半導体基板
１の側壁にのみ残るようにする。これは、全面にエッチ
ングストッパ膜２を形成後、表面からほぼ垂直に膜２を
反応性イオンエッチングすることにより、トレンチ段差
が大きい側壁部分にのみエッチングストッパ膜２を残す
ことで実現できる。
は同一であるが、エッチングストッパ膜２の形状及び形
成法が第１の実施形態と異なっている。本構造では、図
４で示すように、エッチングストッパ膜２を半導体基板
１の側壁にのみ残るようにする。これは、全面にエッチ
ングストッパ膜２を形成後、表面からほぼ垂直に膜２を
反応性イオンエッチングすることにより、トレンチ段差
が大きい側壁部分にのみエッチングストッパ膜２を残す
ことで実現できる。
【００２５】この後、素子分離用絶縁膜３を堆積し、絶
縁膜３の全面エッチング、ゲート絶縁膜１２形成前処理
エッチングを行い、ゲート絶縁膜１２形成、ゲート電極
形成以降の工程を行う。これら工程は、第１の実施形態
と同様なので省略する。
縁膜３の全面エッチング、ゲート絶縁膜１２形成前処理
エッチングを行い、ゲート絶縁膜１２形成、ゲート電極
形成以降の工程を行う。これら工程は、第１の実施形態
と同様なので省略する。
【００２６】本実施形態のように、側壁のみにエッチン
グストッパ膜２を形成した構造では、第１の実施形態の
(1)(3)の特長が維持される。さらに、図４の本構造で
は、エッチングストッパ膜２が半導体基板１の側壁にの
み残るようにしているので、全面に膜２が形成された第
１の実施形態の場合よりも応力を小さくできる。また、
エッチングストッパ膜２と半導体基板１又は、エッチン
グストッパ膜２と絶縁膜３との温度変化による熱膨張係
数の差による歪も小さくできる。 （実施形態３）図５は、本発明の第３の実施形態に係わ
る半導体装置を示す素子構造断面図である。本実施形態
では、２つのＭＩＳＦＥＴを形成しているが、これらは
図の配置で形成する必要は必ずしもなく、単独に実施す
ることができる。なお、図１２と同一部分には同一符号
を付して、その詳しい説明は省略する。
グストッパ膜２を形成した構造では、第１の実施形態の
(1)(3)の特長が維持される。さらに、図４の本構造で
は、エッチングストッパ膜２が半導体基板１の側壁にの
み残るようにしているので、全面に膜２が形成された第
１の実施形態の場合よりも応力を小さくできる。また、
エッチングストッパ膜２と半導体基板１又は、エッチン
グストッパ膜２と絶縁膜３との温度変化による熱膨張係
数の差による歪も小さくできる。 （実施形態３）図５は、本発明の第３の実施形態に係わ
る半導体装置を示す素子構造断面図である。本実施形態
では、２つのＭＩＳＦＥＴを形成しているが、これらは
図の配置で形成する必要は必ずしもなく、単独に実施す
ることができる。なお、図１２と同一部分には同一符号
を付して、その詳しい説明は省略する。
【００２７】本実施形態は、第２の実施形態と基本的に
は同一であるが、エッチングストッパ膜２の形状及び形
成法が第２の実施形態と異なっている。本構造では、エ
ッチングストッパ膜２を例えば多結晶シリコンで形成
し、膜２をゲート形成時に酸化又は窒化し絶縁膜化する
ことによって、絶縁膜１４を形成する。絶縁膜３は、膜
２及び絶縁膜４を介して半導体基板１に埋め込まれてい
る。さらに、膜２の上部には絶縁膜１４が形成されてお
り素子分離用絶縁膜として機能している。
は同一であるが、エッチングストッパ膜２の形状及び形
成法が第２の実施形態と異なっている。本構造では、エ
ッチングストッパ膜２を例えば多結晶シリコンで形成
し、膜２をゲート形成時に酸化又は窒化し絶縁膜化する
ことによって、絶縁膜１４を形成する。絶縁膜３は、膜
２及び絶縁膜４を介して半導体基板１に埋め込まれてい
る。さらに、膜２の上部には絶縁膜１４が形成されてお
り素子分離用絶縁膜として機能している。
【００２８】ここで、図５での半導体基板１の角は、絶
縁膜１４又は絶縁膜４によって保護され、ゲート電極８
がゲート絶縁膜１２を介して半導体基板１の側面に接し
て配置されることがないように形成されている。
縁膜１４又は絶縁膜４によって保護され、ゲート電極８
がゲート絶縁膜１２を介して半導体基板１の側面に接し
て配置されることがないように形成されている。
【００２９】本構造では、トレンチを形成した半導体基
板１の表面を、例えば１０ｎｍ酸化し、絶縁膜４を形成
した後、エッチングストッパとなる絶縁膜２、例えば多
結晶シリコン膜を１０〜２００ｎｍ堆積する。さらに、
表面からほぼ垂直に膜２を反応性イオンエッチングする
ことにより、トレンチ段差が大きい側壁部分にのみエッ
チングストッパ膜２を残す。次いで、全面に絶縁膜３を
堆積する。絶縁膜３としては、例えば、０．３〜１μｍ
の厚さのＰＳＧ膜を用いる。絶縁膜３としては、例え
ば、７００℃〜１０００℃程度のＮ2 アニールを追加し
て膜をメルトさせ膜厚を均一にしてもよい。
板１の表面を、例えば１０ｎｍ酸化し、絶縁膜４を形成
した後、エッチングストッパとなる絶縁膜２、例えば多
結晶シリコン膜を１０〜２００ｎｍ堆積する。さらに、
表面からほぼ垂直に膜２を反応性イオンエッチングする
ことにより、トレンチ段差が大きい側壁部分にのみエッ
チングストッパ膜２を残す。次いで、全面に絶縁膜３を
堆積する。絶縁膜３としては、例えば、０．３〜１μｍ
の厚さのＰＳＧ膜を用いる。絶縁膜３としては、例え
ば、７００℃〜１０００℃程度のＮ2 アニールを追加し
て膜をメルトさせ膜厚を均一にしてもよい。
【００３０】次いで、図６（ａ）のように、絶縁膜３を
表面から全面エッチングし、絶縁膜４又は半導体基板１
が表面に露出するようにする。このとき、絶縁膜３に比
べ絶縁膜４又は半導体基板１のエッチングの速度が遅い
ようにし、ポリッシングによって全面平滑化すれば、半
導体基板１に絶縁膜３を埋め込み形成するのは比較的容
易にできる。勿論、全面エッチングには、反応性イオン
エッチングを用いても良い。
表面から全面エッチングし、絶縁膜４又は半導体基板１
が表面に露出するようにする。このとき、絶縁膜３に比
べ絶縁膜４又は半導体基板１のエッチングの速度が遅い
ようにし、ポリッシングによって全面平滑化すれば、半
導体基板１に絶縁膜３を埋め込み形成するのは比較的容
易にできる。勿論、全面エッチングには、反応性イオン
エッチングを用いても良い。
【００３１】次いで、ゲート絶縁膜１２を形成する前の
半導体基板１の洗浄処理をする。この時、図６（ｂ）の
ように、絶縁膜４がエッチングされ、半導体基板１より
も下になってもよい。この際、膜２は洗浄処理によって
エッチングされにくい膜を用い、表面が半導体基板１よ
りも下に形成されないようにする。
半導体基板１の洗浄処理をする。この時、図６（ｂ）の
ように、絶縁膜４がエッチングされ、半導体基板１より
も下になってもよい。この際、膜２は洗浄処理によって
エッチングされにくい膜を用い、表面が半導体基板１よ
りも下に形成されないようにする。
【００３２】次いで、図６（ｃ）のように、ゲート絶縁
膜１２の形成を行う。例えば、ゲート膜として、基板１
の半導体表面の酸化又は窒化を用い、厚さは５〜５０ｎ
ｍの間とする。このとき、膜２の上部も酸化又は窒化さ
れ絶縁膜１４となる。ここで、絶縁膜２と半導体基板１
との距離を、ゲート絶縁膜厚さと膜３の絶縁膜化による
増分の和以下に保つことにより、絶縁膜４に形成された
膜減りを、ゲート絶縁膜１２及び絶縁膜１４で埋め戻す
ことができる。
膜１２の形成を行う。例えば、ゲート膜として、基板１
の半導体表面の酸化又は窒化を用い、厚さは５〜５０ｎ
ｍの間とする。このとき、膜２の上部も酸化又は窒化さ
れ絶縁膜１４となる。ここで、絶縁膜２と半導体基板１
との距離を、ゲート絶縁膜厚さと膜３の絶縁膜化による
増分の和以下に保つことにより、絶縁膜４に形成された
膜減りを、ゲート絶縁膜１２及び絶縁膜１４で埋め戻す
ことができる。
【００３３】この後、ゲート電極８形成以降の工程を行
う。これら工程は、第１の実施形態と同様なので省略す
る。本実施形態では、以下の３つの特長がある。 (1) エッチングストッパ膜２は、半導体領域以外のトレ
ンチ部にのみ選択的に形成される。よって、エッチング
ストッパ膜２をパターニングする必要がなく、工程が簡
単で原理的に合わせズレの問題もない。 (2) 半導体基板１が支持基板となっているため、絶縁体
上に形成された半導体領域のような、絶縁体上に形成さ
れた半導体領域のように正孔蓄積によるしきい値シフト
やしきい値悪化という基板フローティング効果が生じ
ず、基板バイアス印加を行うことができる。 (3) 絶縁膜１４は膜２の酸化又は窒化によって得ている
ため、膜２の酸化又は窒化による膜厚増加分とゲート絶
縁膜１２の和だけ、膜２と半導体基板１との間隔が離れ
ても、膜４の膜減り分を埋めることができる。このた
め、膜４の厚さをより大きく確保することができる。そ
こで、膜４よりも絶縁耐圧の劣る膜３を用いても、膜４
を厚くすることによって耐圧を維持できる。さらに、膜
３又は膜２が帯電しても、膜４を厚くすることによっ
て、半導体基板１に与える影響を小さくできる。 (4) 膜２が半導体基板１の側面だけに形成されているた
め、第２の実施形態の膜応力や熱膨張係数の差による歪
も第１の実施形態の場合と比較して低減できる。 （実施形態４）図７は、本発明の第４の実施形態に係わ
る半導体装置を示す素子構造断面図である。本実施形態
では、２つのＭＩＳＦＥＴを形成しているが、これら
は、図の配置で形成する必要は必ずしもなく、単独に実
施することができる。なお、図１と同一部分には同一符
号を付して、その詳しい説明は省略する。
う。これら工程は、第１の実施形態と同様なので省略す
る。本実施形態では、以下の３つの特長がある。 (1) エッチングストッパ膜２は、半導体領域以外のトレ
ンチ部にのみ選択的に形成される。よって、エッチング
ストッパ膜２をパターニングする必要がなく、工程が簡
単で原理的に合わせズレの問題もない。 (2) 半導体基板１が支持基板となっているため、絶縁体
上に形成された半導体領域のような、絶縁体上に形成さ
れた半導体領域のように正孔蓄積によるしきい値シフト
やしきい値悪化という基板フローティング効果が生じ
ず、基板バイアス印加を行うことができる。 (3) 絶縁膜１４は膜２の酸化又は窒化によって得ている
ため、膜２の酸化又は窒化による膜厚増加分とゲート絶
縁膜１２の和だけ、膜２と半導体基板１との間隔が離れ
ても、膜４の膜減り分を埋めることができる。このた
め、膜４の厚さをより大きく確保することができる。そ
こで、膜４よりも絶縁耐圧の劣る膜３を用いても、膜４
を厚くすることによって耐圧を維持できる。さらに、膜
３又は膜２が帯電しても、膜４を厚くすることによっ
て、半導体基板１に与える影響を小さくできる。 (4) 膜２が半導体基板１の側面だけに形成されているた
め、第２の実施形態の膜応力や熱膨張係数の差による歪
も第１の実施形態の場合と比較して低減できる。 （実施形態４）図７は、本発明の第４の実施形態に係わ
る半導体装置を示す素子構造断面図である。本実施形態
では、２つのＭＩＳＦＥＴを形成しているが、これら
は、図の配置で形成する必要は必ずしもなく、単独に実
施することができる。なお、図１と同一部分には同一符
号を付して、その詳しい説明は省略する。
【００３４】本実施形態は、第１の実施形態とは異な
り、半導体領域１が支持基板と分離されている。トラン
ジスタ領域は、ｐ型半導体領域１上に作成され、基板１
の上部には、ゲート絶縁膜１２を介してゲート電極８が
形成されている。ゲート電極８の両側には、第１の実施
形態と同様にｎ型領域９が形成され、平面型ＭＯＳトラ
ンジスタのソース及びドレインとなっている（図１
（ａ）を参照）。
り、半導体領域１が支持基板と分離されている。トラン
ジスタ領域は、ｐ型半導体領域１上に作成され、基板１
の上部には、ゲート絶縁膜１２を介してゲート電極８が
形成されている。ゲート電極８の両側には、第１の実施
形態と同様にｎ型領域９が形成され、平面型ＭＯＳトラ
ンジスタのソース及びドレインとなっている（図１
（ａ）を参照）。
【００３５】半導体領域１は、絶縁膜４及び絶縁膜２を
介して絶縁膜３に埋め込まれており、絶縁膜３は素子分
離用絶縁膜として機能している。また、半導体領域１は
絶縁膜３を介して支持基板１１上に形成されている。こ
こで、図７での半導体領域１の角は、絶縁膜４及び絶縁
膜２によって保護され、ゲート電極８がゲート絶縁膜１
２を介して半導体領域１の側面に接して配置されること
がないように形成されている。
介して絶縁膜３に埋め込まれており、絶縁膜３は素子分
離用絶縁膜として機能している。また、半導体領域１は
絶縁膜３を介して支持基板１１上に形成されている。こ
こで、図７での半導体領域１の角は、絶縁膜４及び絶縁
膜２によって保護され、ゲート電極８がゲート絶縁膜１
２を介して半導体領域１の側面に接して配置されること
がないように形成されている。
【００３６】本構造では、トレンチを形成した半導体基
板１の表面を、例えば５ｎｍ酸化して絶縁膜４を形成し
た後、エッチングストッパとなる絶縁膜２、例えばシリ
コン窒化膜を１０〜２００ｎｍ堆積するまでは第１の実
施形態と同じである。
板１の表面を、例えば５ｎｍ酸化して絶縁膜４を形成し
た後、エッチングストッパとなる絶縁膜２、例えばシリ
コン窒化膜を１０〜２００ｎｍ堆積するまでは第１の実
施形態と同じである。
【００３７】次いで、全面に絶縁膜３を堆積した後、図
８（ａ）に示すように、支持基板１１に絶縁膜３側が対
向するよう張り付ける。絶縁膜３としては、例えば０．
１〜２μｍの厚さのＰＳＧ膜を用いる。絶縁膜３を堆積
後に絶縁膜をリフローさせ平滑化するために、例えばＮ
2 雰囲気中アニールや水蒸気雰囲気中アニールを追加し
てもよい。さらに、張り付け後、張り付け強度を増すた
めに、例えばＮ2 雰囲気中のアニールや水蒸気雰囲気中
アニールを追加してもよい。
８（ａ）に示すように、支持基板１１に絶縁膜３側が対
向するよう張り付ける。絶縁膜３としては、例えば０．
１〜２μｍの厚さのＰＳＧ膜を用いる。絶縁膜３を堆積
後に絶縁膜をリフローさせ平滑化するために、例えばＮ
2 雰囲気中アニールや水蒸気雰囲気中アニールを追加し
てもよい。さらに、張り付け後、張り付け強度を増すた
めに、例えばＮ2 雰囲気中のアニールや水蒸気雰囲気中
アニールを追加してもよい。
【００３８】次いで、図８（ｂ）に示すように、半導体
領域１を表面から全面エッチングし、絶縁膜４又は２が
表面に露出するようにする。このとき、半導体領域１に
比べ絶縁膜４又は２のエッチングの速度が遅いように
し、ポリッシングによって全面平滑化すれば、半導体領
域１を絶縁膜３に埋め込み形成するのは比較的容易にで
きる。勿論、全面エッチングには、ポリッシングではな
くイオンエッチングを用いても良い。
領域１を表面から全面エッチングし、絶縁膜４又は２が
表面に露出するようにする。このとき、半導体領域１に
比べ絶縁膜４又は２のエッチングの速度が遅いように
し、ポリッシングによって全面平滑化すれば、半導体領
域１を絶縁膜３に埋め込み形成するのは比較的容易にで
きる。勿論、全面エッチングには、ポリッシングではな
くイオンエッチングを用いても良い。
【００３９】次いで、ゲート絶縁膜１２を形成する前の
半導体領域１の洗浄処理をする。このとき、図８（ｂ）
のように、絶縁膜４がエッチングされ、半導体領域１よ
りも下になってもよい。この際、絶縁膜２は洗浄処理に
よってエッチングされにくい膜を用い、絶縁膜２の上面
が半導体領域１よりも下に形成されないようにする。
半導体領域１の洗浄処理をする。このとき、図８（ｂ）
のように、絶縁膜４がエッチングされ、半導体領域１よ
りも下になってもよい。この際、絶縁膜２は洗浄処理に
よってエッチングされにくい膜を用い、絶縁膜２の上面
が半導体領域１よりも下に形成されないようにする。
【００４０】さらに、図８（ｃ）に示すように、ゲート
絶縁膜１２の形成を行う。例えばゲート膜として、基板
１のＳｉの表面の酸化を用い、厚さは５〜５０ｎｍとす
る。このとき、第２の絶縁膜２と半導体領域１との距離
をゲート絶縁膜厚さ以下に保つことにより、絶縁膜４に
形成されたエッチングによる膜減りをゲート絶縁膜で埋
め戻すことができる。
絶縁膜１２の形成を行う。例えばゲート膜として、基板
１のＳｉの表面の酸化を用い、厚さは５〜５０ｎｍとす
る。このとき、第２の絶縁膜２と半導体領域１との距離
をゲート絶縁膜厚さ以下に保つことにより、絶縁膜４に
形成されたエッチングによる膜減りをゲート絶縁膜で埋
め戻すことができる。
【００４１】引き続き、例えばポリシリコンからなるゲ
ート電極８を全面堆積し、このゲート電極に、例えばＰ
ＯＣｌ3 拡散をして低抵抗化する。引き続き、ゲート加
工をリソグラフィとエッチングを行う。この後、ゲート
側壁を、例えば酸素雰囲気で５〜５０ｎｍ酸化してもよ
い。
ート電極８を全面堆積し、このゲート電極に、例えばＰ
ＯＣｌ3 拡散をして低抵抗化する。引き続き、ゲート加
工をリソグラフィとエッチングを行う。この後、ゲート
側壁を、例えば酸素雰囲気で５〜５０ｎｍ酸化してもよ
い。
【００４２】さらに、例えば燐又はヒ素を１０13ｃｍ-2
〜１０16ｃｍ-2イオン注入することにより、ｎ型のソー
ス・ドレイン領域９を形成することによって、前記図７
に示す構造が得られる。
〜１０16ｃｍ-2イオン注入することにより、ｎ型のソー
ス・ドレイン領域９を形成することによって、前記図７
に示す構造が得られる。
【００４３】本実施形態の変形例としては、図９（ａ）
に示すように、トレンチを直角に形成せず、テーパ状に
形成してもよい。勿論、図９（ａ）と逆のテーパを形成
してもよい。さらに、別の変形例としては、図９（ｂ）
に示すように、絶縁膜４を形成せず、半導体領域１に直
接絶縁膜２を形成してもよい。
に示すように、トレンチを直角に形成せず、テーパ状に
形成してもよい。勿論、図９（ａ）と逆のテーパを形成
してもよい。さらに、別の変形例としては、図９（ｂ）
に示すように、絶縁膜４を形成せず、半導体領域１に直
接絶縁膜２を形成してもよい。
【００４４】また、図９（ｃ）に示すように、半導体領
域１が絶縁膜２よりも低くなっても、半導体領域１の角
がゲート電極８で囲まれない形状となり、エッジ寄生ト
ランジスタの影響を防ぐことができる。この形状は、図
８（ａ）のように、半導体領域１を表面から全面エッチ
ングし絶縁膜４又は２が表面に露出するようにした後、
さらに、半導体領域１のエッチングを進めることによっ
て形成される。
域１が絶縁膜２よりも低くなっても、半導体領域１の角
がゲート電極８で囲まれない形状となり、エッジ寄生ト
ランジスタの影響を防ぐことができる。この形状は、図
８（ａ）のように、半導体領域１を表面から全面エッチ
ングし絶縁膜４又は２が表面に露出するようにした後、
さらに、半導体領域１のエッチングを進めることによっ
て形成される。
【００４５】本実施形態では、以下の３つの特長があ
る。 (1) エッチングストッパ膜２を全面形成後、表裏反転し
てトランジスタを形成しているため、半導体領域１以外
のトレンチ部にのみ選択的にエッチングストッパ膜２が
形成される。よって、エッチングストッパ膜２をパター
ニングする必要がなく、工程が簡単で原理的に合わせズ
レの問題もない。 (2) 素子分離用絶縁膜３に被覆性が良い堆積膜を用いる
ことにより、素子分離用絶縁膜３が膜２に沿って均一性
良く形成され、上面から素子分離用絶縁膜が埋め込み形
成された場合に問題となる“す”が素子分離用絶縁膜３
と絶縁膜２との界面近傍に生じない。よって、ゲート絶
縁膜形成以後のエッチングや熱工程でも良好な形状を保
つことができる。 (3) 酸素，水素，又は水蒸気などの酸化還元剤に対して
阻止能力がある膜をエッチングストッパ膜２として用い
ることにより、半導体領域１の側面全体と絶縁膜３の上
面を覆うように膜２が形成されているため、ゲート絶縁
膜形成以後の酸化還元剤による半導体領域１及び素子分
離用絶縁膜３の形状変化を防ぐことができる。 （実施形態５）図１０は、本発明の第５の実施形態に係
わる半導体装置を示す素子構造の断面図である。実施形
態では、２つのＭＩＳＦＥＴを形成しているが、これら
は、図の配置で形成する必要は必ずしもなく、単独に実
施することができる。なお、図１と同一部分には、同一
符号をつけて詳しい説明は省略する。
る。 (1) エッチングストッパ膜２を全面形成後、表裏反転し
てトランジスタを形成しているため、半導体領域１以外
のトレンチ部にのみ選択的にエッチングストッパ膜２が
形成される。よって、エッチングストッパ膜２をパター
ニングする必要がなく、工程が簡単で原理的に合わせズ
レの問題もない。 (2) 素子分離用絶縁膜３に被覆性が良い堆積膜を用いる
ことにより、素子分離用絶縁膜３が膜２に沿って均一性
良く形成され、上面から素子分離用絶縁膜が埋め込み形
成された場合に問題となる“す”が素子分離用絶縁膜３
と絶縁膜２との界面近傍に生じない。よって、ゲート絶
縁膜形成以後のエッチングや熱工程でも良好な形状を保
つことができる。 (3) 酸素，水素，又は水蒸気などの酸化還元剤に対して
阻止能力がある膜をエッチングストッパ膜２として用い
ることにより、半導体領域１の側面全体と絶縁膜３の上
面を覆うように膜２が形成されているため、ゲート絶縁
膜形成以後の酸化還元剤による半導体領域１及び素子分
離用絶縁膜３の形状変化を防ぐことができる。 （実施形態５）図１０は、本発明の第５の実施形態に係
わる半導体装置を示す素子構造の断面図である。実施形
態では、２つのＭＩＳＦＥＴを形成しているが、これら
は、図の配置で形成する必要は必ずしもなく、単独に実
施することができる。なお、図１と同一部分には、同一
符号をつけて詳しい説明は省略する。
【００４６】本実施形態は、第４の実施形態と基本的に
は同一であるが、エッチングストッパ膜２の形状及び形
成法が第４の実施形態と異なっている。本構造では、ま
ず図１１（ａ）に示すように、エッチングストッパ膜２
を半導体領域１の側壁にのみ残るようにする。これは、
全面にエッチングストッパ膜２を形成後、表面からほぼ
垂直に膜２を反応性イオンエッチングすることにより、
トレンチ段差が大きい側壁部分にのみエッチングストッ
パ膜２を残すことができる。さらに、絶縁膜３を堆積し
た後、図１１（ｂ）に示すように、支持基板に絶縁膜３
側が対向するよう張り付けする。さらに、半導体領域１
の全面エッチング、ゲート絶縁膜１２形成前処理エッチ
ングを行い、ゲート絶縁膜１２形成を行う。これら工程
は、第４の実施形態と同様なので省略する。
は同一であるが、エッチングストッパ膜２の形状及び形
成法が第４の実施形態と異なっている。本構造では、ま
ず図１１（ａ）に示すように、エッチングストッパ膜２
を半導体領域１の側壁にのみ残るようにする。これは、
全面にエッチングストッパ膜２を形成後、表面からほぼ
垂直に膜２を反応性イオンエッチングすることにより、
トレンチ段差が大きい側壁部分にのみエッチングストッ
パ膜２を残すことができる。さらに、絶縁膜３を堆積し
た後、図１１（ｂ）に示すように、支持基板に絶縁膜３
側が対向するよう張り付けする。さらに、半導体領域１
の全面エッチング、ゲート絶縁膜１２形成前処理エッチ
ングを行い、ゲート絶縁膜１２形成を行う。これら工程
は、第４の実施形態と同様なので省略する。
【００４７】本実施形態では、エッチングストッパ膜２
が半導体領域１の側壁にのみ残るようにしているので、
全面に膜２が形成された第４の実施形態の場合よりも応
力を小さくできる。また、エッチングストッパ膜２と半
導体領域１又は、エッチングストッパ膜２と絶縁膜３と
の温度変化による熱膨張係数の差による歪も小さくでき
る。勿論、第４の実施形態の (1)及び(2) の特長は維持
される。
が半導体領域１の側壁にのみ残るようにしているので、
全面に膜２が形成された第４の実施形態の場合よりも応
力を小さくできる。また、エッチングストッパ膜２と半
導体領域１又は、エッチングストッパ膜２と絶縁膜３と
の温度変化による熱膨張係数の差による歪も小さくでき
る。勿論、第４の実施形態の (1)及び(2) の特長は維持
される。
【００４８】また、本実施形態の変形例としては、図１
２の断面図に示すように、側壁のみにエッチングストッ
パ膜２を残すのではなく、半導体領域１に挟まれた素子
分離領域に部分的に残す方法が挙げられる。図１２の構
造は、膜２を全面堆積後、絶縁膜３’を全面堆積し、絶
縁膜３’及び膜２を例えばエッチング又はポリッシング
によって、絶縁膜３’及び膜２が半導体領域１上に残ら
ないよう加工することで得られる。この後、絶縁膜３を
堆積後は、第４の実施形態の工程と同じなので省略す
る。
２の断面図に示すように、側壁のみにエッチングストッ
パ膜２を残すのではなく、半導体領域１に挟まれた素子
分離領域に部分的に残す方法が挙げられる。図１２の構
造は、膜２を全面堆積後、絶縁膜３’を全面堆積し、絶
縁膜３’及び膜２を例えばエッチング又はポリッシング
によって、絶縁膜３’及び膜２が半導体領域１上に残ら
ないよう加工することで得られる。この後、絶縁膜３を
堆積後は、第４の実施形態の工程と同じなので省略す
る。
【００４９】この図１２の構造でも、第４の実施形態の
(1)(2)(3)の特長が保たれる。また、半導体領域１の下
には膜２が形成されていないため、本実施形態の膜応力
や熱膨張係数の差による歪も第４の実施形態の場合と比
較して低減できる。 （実施形態６）図１３は、本発明の第６の実施形態に係
わる半導体装置を示す素子構造断面図である。本実施形
態では、２つのＭＩＳＦＥＴを形成しているが、これら
は図の配置で形成する必要は必ずしもなく、単独に実施
することができる。なお、図１と同一部分には同一符号
を付して、その詳しい説明は省略する。
(1)(2)(3)の特長が保たれる。また、半導体領域１の下
には膜２が形成されていないため、本実施形態の膜応力
や熱膨張係数の差による歪も第４の実施形態の場合と比
較して低減できる。 （実施形態６）図１３は、本発明の第６の実施形態に係
わる半導体装置を示す素子構造断面図である。本実施形
態では、２つのＭＩＳＦＥＴを形成しているが、これら
は図の配置で形成する必要は必ずしもなく、単独に実施
することができる。なお、図１と同一部分には同一符号
を付して、その詳しい説明は省略する。
【００５０】本実施形態は、第３の実施形態と基本的に
は同一であるが、半導体領域１が絶縁膜３及び絶縁膜
３’内に埋め込み形成されていることと形成法が第３の
実施形態と異なっている。本構造でも、図１３のよう
に、半導体領域１の角は絶縁膜１４又は絶縁膜４によっ
て保護され、ゲート電極８がゲート絶縁膜１２を介して
半導体１の側面に接して配置されることがないように形
成されている。
は同一であるが、半導体領域１が絶縁膜３及び絶縁膜
３’内に埋め込み形成されていることと形成法が第３の
実施形態と異なっている。本構造でも、図１３のよう
に、半導体領域１の角は絶縁膜１４又は絶縁膜４によっ
て保護され、ゲート電極８がゲート絶縁膜１２を介して
半導体１の側面に接して配置されることがないように形
成されている。
【００５１】本構造では、トレンチを形成した半導体領
域１表面を、例えば５ｎｍ酸化して絶縁膜４を形成した
後、エッチングストッパとなる絶縁膜２、例えば多結晶
シリコン膜を０．１μｍ堆積する。次いで、全面に絶縁
膜３’を堆積する。絶縁膜３’としては、例えば０．３
〜１μｍの厚さのＰＳＧ膜を用いる。絶縁膜３として
は、例えば７００℃〜１０００℃程度のアニールを追加
して膜をメルトさせ膜厚を均一にしてもよい。さらに、
膜２及び３’をエッチングによって半導体領域１上に形
成された膜２が素子分離領域毎に分離され、半導体領域
１が露出するまでエッチングする。このとき、半導体領
域１に比べ膜３’又は２のエッチングの速度が速いよう
にすれば、半導体領域１を絶縁膜３に埋め込み形成する
のは比較的容易にできる。この際、膜４もエッチングし
てもよい。
域１表面を、例えば５ｎｍ酸化して絶縁膜４を形成した
後、エッチングストッパとなる絶縁膜２、例えば多結晶
シリコン膜を０．１μｍ堆積する。次いで、全面に絶縁
膜３’を堆積する。絶縁膜３’としては、例えば０．３
〜１μｍの厚さのＰＳＧ膜を用いる。絶縁膜３として
は、例えば７００℃〜１０００℃程度のアニールを追加
して膜をメルトさせ膜厚を均一にしてもよい。さらに、
膜２及び３’をエッチングによって半導体領域１上に形
成された膜２が素子分離領域毎に分離され、半導体領域
１が露出するまでエッチングする。このとき、半導体領
域１に比べ膜３’又は２のエッチングの速度が速いよう
にすれば、半導体領域１を絶縁膜３に埋め込み形成する
のは比較的容易にできる。この際、膜４もエッチングし
てもよい。
【００５２】さらに、絶縁膜３を堆積した後、支持基板
１１に絶縁膜３側が対向するよう張り付ける。絶縁膜３
としては、例えば０．３〜１μｍの厚さのＰＳＧ膜を用
いる。張り付け後、張り付け強度を増すために、例えば
Ｎ2 雰囲気中アニールを追加してもよい。
１１に絶縁膜３側が対向するよう張り付ける。絶縁膜３
としては、例えば０．３〜１μｍの厚さのＰＳＧ膜を用
いる。張り付け後、張り付け強度を増すために、例えば
Ｎ2 雰囲気中アニールを追加してもよい。
【００５３】次いで、半導体領域１を表面から全面エッ
チングし、絶縁膜４又は２が表面に露出するようにす
る。このとき、半導体領域１に比べ絶縁膜４又は２のエ
ッチングの速度が遅いようにし、ポリッシングによって
全面平滑化すれば、図１３のように半導体領域１を絶縁
膜３に埋め込み形成するのは比較的容易にできる。勿
論、全面エッチングには、反応性イオンエッチングを用
いても良い。
チングし、絶縁膜４又は２が表面に露出するようにす
る。このとき、半導体領域１に比べ絶縁膜４又は２のエ
ッチングの速度が遅いようにし、ポリッシングによって
全面平滑化すれば、図１３のように半導体領域１を絶縁
膜３に埋め込み形成するのは比較的容易にできる。勿
論、全面エッチングには、反応性イオンエッチングを用
いても良い。
【００５４】次いで、ゲート絶縁膜１２を形成する前の
半導体領域１の洗浄処理をする。このとき、図１４
（ａ）のように、絶縁膜４がエッチングされ、半導体領
域１よりも下になってもよい。この際、膜２は洗浄処理
でエッチングされにくい膜を用い、表面が半導体領域１
よりも下に形成されないようにする。
半導体領域１の洗浄処理をする。このとき、図１４
（ａ）のように、絶縁膜４がエッチングされ、半導体領
域１よりも下になってもよい。この際、膜２は洗浄処理
でエッチングされにくい膜を用い、表面が半導体領域１
よりも下に形成されないようにする。
【００５５】さらに、図１４（ｂ）のように、ゲート絶
縁膜１２の形成を行う。例えば、ゲート膜として、基板
１の半導体表面の酸化又は窒化を用い、厚さは５〜５０
ｎｍとする。このとき、上部から膜２が酸化又は窒化さ
れ絶縁膜１４となるようにする。ここで、絶縁膜２と半
導体領域１との距離を、ゲート絶縁膜厚さと膜３の絶縁
膜化による増分の和以下に保つことにより、絶縁膜４に
形成された膜減りをゲート絶縁膜１２及び絶縁膜１４で
埋め戻すことができる。
縁膜１２の形成を行う。例えば、ゲート膜として、基板
１の半導体表面の酸化又は窒化を用い、厚さは５〜５０
ｎｍとする。このとき、上部から膜２が酸化又は窒化さ
れ絶縁膜１４となるようにする。ここで、絶縁膜２と半
導体領域１との距離を、ゲート絶縁膜厚さと膜３の絶縁
膜化による増分の和以下に保つことにより、絶縁膜４に
形成された膜減りをゲート絶縁膜１２及び絶縁膜１４で
埋め戻すことができる。
【００５６】この後、ゲート電極８の形成以降の工程を
行う。これら工程は、第１の実施形態と同様なので省略
する。本実施形態では、第３の実施形態の(1)(3)の特長
の他に以下の特長がある。即ち、素子分離用絶縁膜３’
に被覆性が良い堆積膜を用いることにより、図１３のよ
うに、素子分離用絶縁膜３が膜２に沿って均一性良く形
成され、上面から埋め込み形成された場合に問題となる
鬆が素子分離用絶縁膜３と絶縁膜２との界面近傍に生じ
ない。よって、ゲート絶縁膜形成以後のエッチングや熱
工程でも良好な形状を保つことができる。
行う。これら工程は、第１の実施形態と同様なので省略
する。本実施形態では、第３の実施形態の(1)(3)の特長
の他に以下の特長がある。即ち、素子分離用絶縁膜３’
に被覆性が良い堆積膜を用いることにより、図１３のよ
うに、素子分離用絶縁膜３が膜２に沿って均一性良く形
成され、上面から埋め込み形成された場合に問題となる
鬆が素子分離用絶縁膜３と絶縁膜２との界面近傍に生じ
ない。よって、ゲート絶縁膜形成以後のエッチングや熱
工程でも良好な形状を保つことができる。
【００５７】また、図１４（ｃ）のｚで示す、膜２のエ
ッチングの残り厚さを、絶縁膜１４へ変換可能、つまり
酸化若しくは酸化可能な深さよりも等しいか、小さくす
る図１４（ｃ）のような実施形態も挙げられる。この場
合、図１４（ｄ）のようにゲート絶縁膜１２を形成する
場合に、全て膜２が絶縁膜１４となり残らないため、絶
縁膜１４に電気伝導度が膜２よりも小さい膜を用いれ
ば、より素子分離特性を向上させることができる。 （実施形態７）図１５は、本発明の第７の実施形態に係
わる半導体装置を示す素子構造断面図である。本実施形
態では、２つのＭＩＳＦＥＴを形成しているが、これら
は図の配置で形成する必要は必ずしもなく、単独に実施
することができる。なお、図１と同一部分には同一符号
を付して、その詳しい説明は省略する。
ッチングの残り厚さを、絶縁膜１４へ変換可能、つまり
酸化若しくは酸化可能な深さよりも等しいか、小さくす
る図１４（ｃ）のような実施形態も挙げられる。この場
合、図１４（ｄ）のようにゲート絶縁膜１２を形成する
場合に、全て膜２が絶縁膜１４となり残らないため、絶
縁膜１４に電気伝導度が膜２よりも小さい膜を用いれ
ば、より素子分離特性を向上させることができる。 （実施形態７）図１５は、本発明の第７の実施形態に係
わる半導体装置を示す素子構造断面図である。本実施形
態では、２つのＭＩＳＦＥＴを形成しているが、これら
は図の配置で形成する必要は必ずしもなく、単独に実施
することができる。なお、図１と同一部分には同一符号
を付して、その詳しい説明は省略する。
【００５８】本実施形態は、第３の実施形態と基本的に
は同一であるが、半導体領域１が絶縁膜３及び絶縁膜
３’内に埋め込み形成されていることと形成法が第３の
実施形態と異なっている。
は同一であるが、半導体領域１が絶縁膜３及び絶縁膜
３’内に埋め込み形成されていることと形成法が第３の
実施形態と異なっている。
【００５９】本実施形態では、図１５のように、膜２を
半導体領域１の側面のみに形成し、素子分離用絶縁膜３
の上面に絶縁膜１４を形成しない。これは、膜２を堆積
後、表面からほぼ垂直に膜２を反応性イオンエッチング
することにより、トレンチ段差が大きい側壁部分にのみ
エッチングストッパ膜２を残す。この後、全面に絶縁膜
３を堆積する。絶縁膜３としては、例えば０．３〜１μ
ｍの厚さのＰＳＧ膜を用いる。この後、例えば７００℃
〜１０００℃程度のアニールを追加して膜をメルトさせ
膜厚を均一にしてもよい。この後、支持基板１１に絶縁
膜３側が対向するよう張り付け、その後の工程は第６の
実施形態で説明した工程と同じなので省略する。
半導体領域１の側面のみに形成し、素子分離用絶縁膜３
の上面に絶縁膜１４を形成しない。これは、膜２を堆積
後、表面からほぼ垂直に膜２を反応性イオンエッチング
することにより、トレンチ段差が大きい側壁部分にのみ
エッチングストッパ膜２を残す。この後、全面に絶縁膜
３を堆積する。絶縁膜３としては、例えば０．３〜１μ
ｍの厚さのＰＳＧ膜を用いる。この後、例えば７００℃
〜１０００℃程度のアニールを追加して膜をメルトさせ
膜厚を均一にしてもよい。この後、支持基板１１に絶縁
膜３側が対向するよう張り付け、その後の工程は第６の
実施形態で説明した工程と同じなので省略する。
【００６０】本実施形態では、第３の実施形態の(1)(3)
の特長の他に以下の特長がある。 (1) 本実施形態では、エッチングストッパ膜２が半導体
領域１の側壁にのみ残るようにしているので、全面に膜
２が形成された第３の実施形態及び第４の実施形態の場
合よりも応力を小さくできる。また、エッチングストッ
パ膜２と半導体領域１又は、エッチングストッパ膜２と
絶縁膜３との温度変化による熱膨張係数の差による歪も
小さくできる。 (2) 素子分離用絶縁膜３に被覆性が良い堆積膜を用いる
ことにより、上面から埋め込み形成された場合に問題と
なる“す”が素子分離用絶縁膜３とゲート電極８との界
面近傍に生じない。よって、ゲート絶縁膜形成以後のエ
ッチングや熱工程でも良好な形状を保つことができる。
の特長の他に以下の特長がある。 (1) 本実施形態では、エッチングストッパ膜２が半導体
領域１の側壁にのみ残るようにしているので、全面に膜
２が形成された第３の実施形態及び第４の実施形態の場
合よりも応力を小さくできる。また、エッチングストッ
パ膜２と半導体領域１又は、エッチングストッパ膜２と
絶縁膜３との温度変化による熱膨張係数の差による歪も
小さくできる。 (2) 素子分離用絶縁膜３に被覆性が良い堆積膜を用いる
ことにより、上面から埋め込み形成された場合に問題と
なる“す”が素子分離用絶縁膜３とゲート電極８との界
面近傍に生じない。よって、ゲート絶縁膜形成以後のエ
ッチングや熱工程でも良好な形状を保つことができる。
【００６１】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態では、半導体領域１に素
子分離用のトレンチをエッチングによって形成したが、
ＬＯＣＯＳ法で選択的に素子分離領域を酸化し、ＬＯＣ
ＯＳマスク材を剥離後、例えばフッ化アンモニウムなど
のエッチング液によってＬＯＣＯＳ酸化膜を選択的に取
り去り、トレンチを形成しても良い。勿論、トレンチ形
成半導体エッチングとＬＯＣＯＳ法を組み合わせても良
い。
されるものではない。実施形態では、半導体領域１に素
子分離用のトレンチをエッチングによって形成したが、
ＬＯＣＯＳ法で選択的に素子分離領域を酸化し、ＬＯＣ
ＯＳマスク材を剥離後、例えばフッ化アンモニウムなど
のエッチング液によってＬＯＣＯＳ酸化膜を選択的に取
り去り、トレンチを形成しても良い。勿論、トレンチ形
成半導体エッチングとＬＯＣＯＳ法を組み合わせても良
い。
【００６２】実施形態では、絶縁膜４の作成法として、
熱酸化による酸化膜形成法を示し、素子分離用絶縁膜
３、３’の形成法としてＰＳＧを堆積する方法を示した
が、例えば、３０ｋｅＶ程度の低加速エネルギーで酸素
又は窒素を注入し酸化膜を形成してもよいし、絶縁膜を
堆積する方法で形成してもよいし、これらを組み合わせ
てもよい。また、絶縁膜４の厚さとして５ｎｍを例とし
て示したが、ゲート絶縁膜１２の膜厚以下であればよ
く、例えば５〜５０ｎｍの厚さとする。
熱酸化による酸化膜形成法を示し、素子分離用絶縁膜
３、３’の形成法としてＰＳＧを堆積する方法を示した
が、例えば、３０ｋｅＶ程度の低加速エネルギーで酸素
又は窒素を注入し酸化膜を形成してもよいし、絶縁膜を
堆積する方法で形成してもよいし、これらを組み合わせ
てもよい。また、絶縁膜４の厚さとして５ｎｍを例とし
て示したが、ゲート絶縁膜１２の膜厚以下であればよ
く、例えば５〜５０ｎｍの厚さとする。
【００６３】また、素子分離用絶縁膜や絶縁膜形成法自
身は、シリコンをシリコン酸化膜やシリコン窒化膜に変
換するこれら以外の方法、例えば酸素イオンや窒素イオ
ンを堆積したシリコンに注入する方法や、堆積したシリ
コンを酸化する方法を用いてもかまわない。シリコン酸
化膜としては、ＰＳＧ，ＢＰＳＧなどのシリケイドガラ
ス、又はいわゆるＴＥＯＳなどの堆積酸化膜を用いるこ
ともできる。また、勿論、この絶縁膜にシリコン窒化
膜、又は例えばチタン酸バリウム，チタン酸鉛，ストロ
ンチウムビスマスタンタルオキサイドなどの強誘電体膜
や、チタン酸バリウムやタンタル酸化膜などの常誘電体
膜、ＧａＡｓ基板に対するＡｌＧａＡｓ混晶の単層膜又
はそれらの複合膜を用いることもできる。
身は、シリコンをシリコン酸化膜やシリコン窒化膜に変
換するこれら以外の方法、例えば酸素イオンや窒素イオ
ンを堆積したシリコンに注入する方法や、堆積したシリ
コンを酸化する方法を用いてもかまわない。シリコン酸
化膜としては、ＰＳＧ，ＢＰＳＧなどのシリケイドガラ
ス、又はいわゆるＴＥＯＳなどの堆積酸化膜を用いるこ
ともできる。また、勿論、この絶縁膜にシリコン窒化
膜、又は例えばチタン酸バリウム，チタン酸鉛，ストロ
ンチウムビスマスタンタルオキサイドなどの強誘電体膜
や、チタン酸バリウムやタンタル酸化膜などの常誘電体
膜、ＧａＡｓ基板に対するＡｌＧａＡｓ混晶の単層膜又
はそれらの複合膜を用いることもできる。
【００６４】また、ゲート絶縁膜１２としては、半導体
基板１を酸化又は窒化することにより酸化膜又は窒化膜
を形成する方法を示したが、堆積膜を用いてもよいし、
これらを組み合わせた複合膜でもよい。ここで、堆積膜
を用いた場合には、図１６（ａ）のようにゲート絶縁膜
形成前のエッチングでできた膜４の膜べりが、堆積膜で
埋め戻される。この際、表面被覆性が良い堆積膜では、
その膜厚の２倍以内の幅のトレンチを完全に埋め込むこ
とができる。このため、図１６（ｂ）で、半導体領域１
と膜２と間隔ｙをゲート堆積膜１２厚さｘの２倍以下に
保てば、半導体領域１の角が露出せず本発明の構造が形
成される。
基板１を酸化又は窒化することにより酸化膜又は窒化膜
を形成する方法を示したが、堆積膜を用いてもよいし、
これらを組み合わせた複合膜でもよい。ここで、堆積膜
を用いた場合には、図１６（ａ）のようにゲート絶縁膜
形成前のエッチングでできた膜４の膜べりが、堆積膜で
埋め戻される。この際、表面被覆性が良い堆積膜では、
その膜厚の２倍以内の幅のトレンチを完全に埋め込むこ
とができる。このため、図１６（ｂ）で、半導体領域１
と膜２と間隔ｙをゲート堆積膜１２厚さｘの２倍以下に
保てば、半導体領域１の角が露出せず本発明の構造が形
成される。
【００６５】実施形態では、半導体領域１としてｐ型単
結晶シリコン基板を想定したが、多結晶シリコン、ポー
ラスシリコン、アモルファスシリコン、ＳｉＧｅ混晶、
ＳｉＣ混晶、ＧａＡｓ、ＩｎＰを用いても良い。勿論ｎ
型半導体を用いてもよく、ｎ型ＭＩＳＦＥＴの替わりに
ｐ型ＭＩＳＦＥＴを形成してもよい。
結晶シリコン基板を想定したが、多結晶シリコン、ポー
ラスシリコン、アモルファスシリコン、ＳｉＧｅ混晶、
ＳｉＣ混晶、ＧａＡｓ、ＩｎＰを用いても良い。勿論ｎ
型半導体を用いてもよく、ｎ型ＭＩＳＦＥＴの替わりに
ｐ型ＭＩＳＦＥＴを形成してもよい。
【００６６】ソース・ドレイン領域９としては、燐やヒ
素によるｎ型領域形成を示したが、ドーパントとしてア
ンチモンを用いても良いし、イオン注入ではなく、例え
ばＢＰＳＧ，ＰＳＧなどを用いた固相拡散や気相拡散に
よって形成してもよい。また、ボロンによってｐ型領域
をｎ型基板に形成してもよい。さらに、半導体領域１と
してＧａＡｓを用いる場合には、ソースドレインのドー
パントとして、ｎ型領域形成には、Ｇｅ，Ｓｉ，Ｓｎ、
ｐ型領域形成にはＺｎ，Ｂｅを固相拡散やイオン打ち込
みによって形成してもよい。
素によるｎ型領域形成を示したが、ドーパントとしてア
ンチモンを用いても良いし、イオン注入ではなく、例え
ばＢＰＳＧ，ＰＳＧなどを用いた固相拡散や気相拡散に
よって形成してもよい。また、ボロンによってｐ型領域
をｎ型基板に形成してもよい。さらに、半導体領域１と
してＧａＡｓを用いる場合には、ソースドレインのドー
パントとして、ｎ型領域形成には、Ｇｅ，Ｓｉ，Ｓｎ、
ｐ型領域形成にはＺｎ，Ｂｅを固相拡散やイオン打ち込
みによって形成してもよい。
【００６７】支持基板１１としては、シリコン基板，Ｇ
ａＡｓ基板，ＩｎＰ基板，シリコン酸化膜基板，酸化ア
ルミ基板，ダイヤモンド基板，ＳｉＣ基板，又はこれら
の複合膜で形成された基板を用いても良い。
ａＡｓ基板，ＩｎＰ基板，シリコン酸化膜基板，酸化ア
ルミ基板，ダイヤモンド基板，ＳｉＣ基板，又はこれら
の複合膜で形成された基板を用いても良い。
【００６８】また、実施形態１，２，４，５のエッチン
グストッパ膜２としては、堆積シリコン窒化膜を例とし
て示したが、例えばシリコンを堆積し、熱窒化若しくは
窒素イオン注入によってシリコン窒化膜に変換してもよ
い。また、シリコン窒化膜ではなく、例えばチタン酸バ
リウム，チタン酸鉛，ストロンチウムビスマスタンタル
オキサイドなどの強誘電体膜や、チタン酸バリウムやタ
ンタル酸化膜などの常誘電体膜の単層膜又はそれらの複
合膜を用いることもできる。
グストッパ膜２としては、堆積シリコン窒化膜を例とし
て示したが、例えばシリコンを堆積し、熱窒化若しくは
窒素イオン注入によってシリコン窒化膜に変換してもよ
い。また、シリコン窒化膜ではなく、例えばチタン酸バ
リウム，チタン酸鉛，ストロンチウムビスマスタンタル
オキサイドなどの強誘電体膜や、チタン酸バリウムやタ
ンタル酸化膜などの常誘電体膜の単層膜又はそれらの複
合膜を用いることもできる。
【００６９】実施形態３，６，７のエッチングストッパ
膜２としては、多結晶シリコン膜を例として示したが、
単結晶シリコン，ポーラスシリコン，アモルファスシリ
コン，ＳｉＧｅ混晶，ＳｉＣ混晶，Ｗ，Ｔａ，Ｔｉ，又
はＡｌのように酸化や窒化によって絶縁体化する膜を用
いてもよいし、これらの複合膜を用いてもよい。
膜２としては、多結晶シリコン膜を例として示したが、
単結晶シリコン，ポーラスシリコン，アモルファスシリ
コン，ＳｉＧｅ混晶，ＳｉＣ混晶，Ｗ，Ｔａ，Ｔｉ，又
はＡｌのように酸化や窒化によって絶縁体化する膜を用
いてもよいし、これらの複合膜を用いてもよい。
【００７０】ゲート電極８の材料としては、ＰＯＣｌ3
を拡散した多結晶シリコンを示したが、ヒ素をイオン注
入したシリコン膜を用いても良いし、燐やヒ素をＰＳ
Ｇ，ＡｓＳＧにより固相拡散してもよいし、膜形成時に
同時に燐又はヒ素又はボロンをドープした、いわゆるド
ープドシリコン膜を用いても良い。また、多結晶シリコ
ン以外に、例えば単結晶シリコン，ポーラスシリコン，
アモルファスシリコン，Ｗ，Ｔａ、Ｔｉ，Ｈｆ，Ｃｏ，
Ｐｔ，Ｐｄ，Ａｌ，Ｃｕ等の金属或いはそのシリサイド
を用いることもできる。また、これらの積層構造にして
もよい。
を拡散した多結晶シリコンを示したが、ヒ素をイオン注
入したシリコン膜を用いても良いし、燐やヒ素をＰＳ
Ｇ，ＡｓＳＧにより固相拡散してもよいし、膜形成時に
同時に燐又はヒ素又はボロンをドープした、いわゆるド
ープドシリコン膜を用いても良い。また、多結晶シリコ
ン以外に、例えば単結晶シリコン，ポーラスシリコン，
アモルファスシリコン，Ｗ，Ｔａ、Ｔｉ，Ｈｆ，Ｃｏ，
Ｐｔ，Ｐｄ，Ａｌ，Ｃｕ等の金属或いはそのシリサイド
を用いることもできる。また、これらの積層構造にして
もよい。
【００７１】さらにまた、絶縁基板上に半導体膜を形成
した基板（ＳＯＩ基板等；実施形態４〜７に相当）にお
いて、メサ型素子分離に対して本発明を適用することも
可能である。即ち、素子を形成する半導体膜を島状に絶
縁基板上にエッチング等により残置し、前記半導体膜の
側壁にＳｉＮ膜等の絶縁膜を形成し、この絶縁膜と島状
の半導体層との間の距離を前記半導体膜に形成するＭＩ
ＳＦＥＴのゲート絶縁膜の厚さ以下とすることができ、
これにより前記実施形態と同様の効果を得ることが可能
である。その他、本発明の要旨を逸脱しない範囲で、様
々に変形して実施することができる。
した基板（ＳＯＩ基板等；実施形態４〜７に相当）にお
いて、メサ型素子分離に対して本発明を適用することも
可能である。即ち、素子を形成する半導体膜を島状に絶
縁基板上にエッチング等により残置し、前記半導体膜の
側壁にＳｉＮ膜等の絶縁膜を形成し、この絶縁膜と島状
の半導体層との間の距離を前記半導体膜に形成するＭＩ
ＳＦＥＴのゲート絶縁膜の厚さ以下とすることができ、
これにより前記実施形態と同様の効果を得ることが可能
である。その他、本発明の要旨を逸脱しない範囲で、様
々に変形して実施することができる。
【００７２】
【発明の効果】以上詳述したように本発明によれば、ト
レンチ分離において半導体領域の近傍の素子分離用絶縁
膜を、ゲート絶縁膜形成前処理によってエッチングされ
にくい別の絶縁膜に代替することにより、ゲート絶縁膜
形成前処理に伴う半導体領域の角部分の露出を未然に防
止することができ、寄生エッジトランジスタの影響を低
減し、再現性の向上をはかり得る半導体装置及びその製
造方法を実現することが可能となる。
レンチ分離において半導体領域の近傍の素子分離用絶縁
膜を、ゲート絶縁膜形成前処理によってエッチングされ
にくい別の絶縁膜に代替することにより、ゲート絶縁膜
形成前処理に伴う半導体領域の角部分の露出を未然に防
止することができ、寄生エッジトランジスタの影響を低
減し、再現性の向上をはかり得る半導体装置及びその製
造方法を実現することが可能となる。
【図１】第１の実施形態に係わる半導体装置の素子構造
を示す平面図と断面図。
を示す平面図と断面図。
【図２】第１の実施形態の半導体装置の製造工程の前半
を示す断面図。
を示す断面図。
【図３】第１の実施形態の半導体装置の製造工程の後半
を示す断面図。
を示す断面図。
【図４】第２の実施形態に係わる半導体装置を示す素子
構造断面図。
構造断面図。
【図５】第３の実施形態に係わる半導体装置を示す素子
構造断面図。
構造断面図。
【図６】第３の実施形態の半導体装置の製造工程を示す
断面図。
断面図。
【図７】第４の実施形態に係わる半導体装置を示す素子
構造断面図。
構造断面図。
【図８】第４の実施形態の半導体装置の製造工程を示す
断面図。
断面図。
【図９】第４の実施形態の変形例を示す断面図。
【図１０】第５の実施形態に係わる半導体装置を示す素
子構造断面図。
子構造断面図。
【図１１】第５の実施形態の半導体装置の製造工程を示
す断面図。
す断面図。
【図１２】第５の実施形態の変形例を示す断面図。
【図１３】第６の実施形態に係わる半導体装置を示す素
子構造断面図。
子構造断面図。
【図１４】第６の実施形態の半導体装置の製造工程を示
す断面図。
す断面図。
【図１５】第７の実施形態に係わる半導体装置を示す素
子構造断面図。
子構造断面図。
【図１６】本発明の変形例を示す断面図。
【図１７】従来の半導体装置の素子構造を示す平面図と
断面図。
断面図。
１…半導体基板・半導体領域 ２…エッチングストッパ膜（第１の絶縁膜） ３，３’…埋め込み素子分離用絶縁膜（第２の絶縁膜） ４…バッファ絶縁膜（第３の絶縁膜） ８…ゲート電極 ９…ソース・ドレイン領域 １１…支持基板 １２…ゲート絶縁膜 １４…エッジトランジスタ形成阻止絶縁膜
Claims (5)
- 【請求項１】半導体基板の素子分離領域にトレンチを形
成し、該トレンチで分離された素子領域にＭＩＳＦＥＴ
を設けた半導体装置において、 前記トレンチの少なくとも側面に形成された第１の絶縁
膜と、前記トレンチ内に埋め込み形成された第２の絶縁
膜とを具備し、 第１の絶縁膜は前記半導体基板の上面と等しい又は前記
半導体基板の上面より高い位置まで形成され、第１の絶
縁膜と前記半導体基板との距離は前記ＭＩＳＦＥＴのゲ
ート絶縁膜の厚さ以下に設定されてなることを特徴とす
る半導体装置。 - 【請求項２】第１の絶縁膜はエッチングストッパとして
機能するシリコン窒化膜からなり、第２の絶縁膜は素子
分離のためのシリコン酸化膜からなることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】第１の絶縁膜とトレンチ側面との間に第３
の絶縁膜が形成され、この第３の絶縁膜の厚さを前記Ｍ
ＩＳＦＥＴのゲート絶縁膜の厚さ以下に設定してなるこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項４】支持基板上に選択的に形成された半導体層
にＭＩＳＦＥＴを設けた半導体装置において、 前記半導体層の少なくとも側面に該層の上面と等しい又
は該層の上面より高い位置まで絶縁膜が形成され、かつ
この絶縁膜と前記半導体層との距離は前記ＭＩＳＦＥＴ
のゲート絶縁膜の厚さ以下に設定されてなることを特徴
とする半導体装置。 - 【請求項５】半導体基板の素子分離領域にトレンチを有
し、該トレンチで分離された素子領域にＭＩＳＦＥＴを
設けた半導体装置の製造方法において、 半導体基板の素子分離領域にトレンチを形成する工程
と、 前記トレンチが形成された基板の表面に沿って、前記Ｍ
ＩＳＦＥＴのゲート絶縁膜よりも膜厚の薄いバッファ絶
縁膜を介してエッチング防止用絶縁膜を形成する工程
と、 全面に素子分離用絶縁膜を堆積する工程と、 前記基板表面が露出するまで各絶縁膜をエッチバックし
て前記トレンチ内に前記素子分離用絶縁膜を埋め込むと
共に、前記トレンチの少なくとも側面に前記エッチング
防止用絶縁膜を基板上面と同じ又は基板上面より高い位
置まで残す工程と、 前記ＭＩＳＦＥＴのゲート絶縁膜を形成すると同時に、
前記エッチング防止用絶縁膜と基板との間に再度バッフ
ァ絶縁膜を形成する工程と、 前記ＭＩＳＦＥＴのゲート電極を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23734195A JP3305929B2 (ja) | 1995-09-14 | 1995-09-14 | 半導体装置及びその製造方法 |
| US08/712,650 US5969393A (en) | 1995-09-14 | 1996-09-11 | Semiconductor device and method of manufacture of the same |
| DE19637189A DE19637189A1 (de) | 1995-09-14 | 1996-09-12 | Halbleitervorrichtung und Verfahren zu deren Herstellung |
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