DE19637189A1 - Halbleitervorrichtung und Verfahren zu deren Herstellung - Google Patents

Halbleitervorrichtung und Verfahren zu deren Herstellung

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Description

Die Erfindung bezieht sich auf eine Halbleitervorrichtung, welche mit einem FET (Feldeffekttransistor) des MIS (Metal Insulator Semiconductor = Metallisolatorhalbleiter) Typs in einem grabenisolierten Gebiet (trench-isolated region) ausgestattet ist, und auf ein Herstellungsverfahren hierfür.
In den letzten Jahren wurde zur Vergrößerung der Packungsdichte von integrierten Halbleiterschaltungen die konventionelle LOCoS-Isolierung (Local Oxidation of Silicon = lokale Oxidierung von Silizium) durch die Grabenisolierung (trench isolation) ersetzt, welche eine hohe elektrische Isolierfähigkeit mit Isolierschichten geringerer Breite schafft. Bei der gewöhnlichen Grabenisolierstruktur wird eine einzige Bauelement-Isolierschicht einfach an gegebenen Orten in einem Halbleitersubstrat eingebettet. Die Verwendung dieser Grabenisolierstruktur zur Bildung eines MISFET führt zu den unten beschriebenen Problemen.
Es wird auf die Fig. 1A, 1B und 1C Bezug genommen, um die Schwierigkeiten mit einem konventionellen MISFET des flachen Typs zu beschreiten, welcher eine Grabenisolierung verwendet. Fig. 1A ist eine Planansicht eines MISFET, und die Fig. 1B und 1C sind Schnittansichten des MISFET, jeweils entlang der Linien 1B-1B und 1C-1C der Fig. 1A. In diesen Figuren bezeichnet die Bezugsziffer 1 ein Halbleitersubstrat, 3 eine vergrabene Bauelementisolierschicht, 8 eine Gate-Elektrode, 9 ein Source-Drain-Gebiet und 12 eine Gate-Isolierschicht.
Konventionell wird die Gate-Isolierschicht 12 nach der Bildung der Bauelement-Isolierschicht 2 gebildet und die Gate-Elektrode 8 danach über der Gate-Isolierschicht gebildet. Um die Oberfläche des Halbleitersubstrats 1 nach dem Einbetten der Bauelement-Isolierschicht 3 freizulegen, ist es erforderlich, die Isolierschicht zurückzuätzen. In diesem Fall kann die Isolierschicht 3 überätzt werden, was dazu führt, daß die Oberfläche der Isolierschicht niedriger wird als die freiliegende Oberfläche des Halbleitersubstrats 1, wie in Fig. 1B gezeigt. Folglich ist in einem bei b angedeuteten Abschnitt der Rand des Halbleitersubstrats 1 freigelegt. Ein elektrisches Gatefeld wird sich in diesem freiliegenden Abschnitt konzentrieren, wenn ein Transistor gebildet und betrieben wird. Somit wird die Schwellspannung (threshold voltage) in dem Abschnitt b niedriger als in dem flachen Abschnitt a, was zur Bildung eines parasitären Transistors führt.
Das Leitfähigkeitsverhältnis zwischen dem parasitären Transistor und dem Transistor in dem flachen Abschnitt wird mit abnehmender Gate-Breite groß, und jeder dieser Transistoren wird eine verschiedene Schwellspannung haben. Aus diesem Grund wird die Erzeugung von parasitären Transistoren in einer integrierten Schaltung, in welcher eine große Anzahl von Transistoren mit unterschiedlicher Gate- Breite gebildet werden, zu schwerwiegenden Problemen beim Schaltungsentwurf führen.
Im allgemeinen variiert die Form des Halbleitergebietes und des Baueelement-Isoliergebiets in der Umgebung des parasitären Transistors, abhängig von der Stärke des Ätzens, welche bei der Vorverarbeitung zur Bildung der Gate- Isolierschicht und der Grabenform eingesetzt wurde. Aus diesem Grund variiert die elektrische Charakteristik der Transistoren, wodurch sich die Reproduzierbarkeit der Transistorcharakteristik verschlechtert.
Wie oben beschrieben, besteht das Problem der konventionellen Grabenisolierstruktur, bei welcher die Bauelemente- Isolierschicht aus einer einzigen Schicht hergestellt wird darin, daß parasitäre Transistoren mit erniedrigter Schwellspannung gebildet werden, da die Vorverarbeitung zur Bildung der Gate-Isolierschicht in den MISFETs die Bauelement-Isolierschicht überätzt, mit dem Ergebnis, daß die Isolierschicht niedriger wird als das Halbleitergebiet und die Kanten des Halbleitergebiets freiliegen.
Es ist eine Aufgabe der Erfindung, eine Halbleitervorrichtung zu schaffen, welche verhindert, daß die Ränder eines Halbleitergebiets bei der Vorverarbeitung zur Bildung einer Gate-Isolierschicht freigelegt werden, um dadurch den Effekt eines parasitären Randtransistors zu vermindern und die Reproduzierbarkeit der Charakteristik sicherzustellen, und es ist eine Aufgabe, ein Herstellungsverfahren für die Halbleitervorrichtung zu schaffen.
Gemäß eines ersten Aspekts der Erfindung wird eine Halbleitervorrichtung geschaffen, welche umfaßt:
ein Halbleitersubstrat mit einer Hauptoberfläche; ein Halbleitergebiet, welches in der Hauptoberfläche definiert ist und sich zwischen mindestens zwei in der Hauptoberfläche gebildeten Gräben befindet; eine erste Isolierschicht, welche zumindest auf Seitenwänden jeder der Gräben gebildet ist, wobei die erste Isolierschicht aus mindestens einer Schicht besteht; und eine zweite Isolierschicht, welche in einem vorbestimmten Bereich einer Oberfläche des Halbleitergebiets gebildet ist, wobei die zweite Isolierschicht die erste Isolierschicht berührt, und die Dicke eines Abschnitts der ersten Isolierschicht, welcher sich am Oberteil der Seitenwände jeder der Gräben befindet, größer ist als eine Dicke der zweiten Isolierschicht.
Die erste Isolierschicht enthält vorzugsweise eine Schicht aus Siliziumnitrid.
Die Halbleitervorrichtung umfaßt ferner vorzugsweise eine dritte Isolierschicht, welche in jedem der Gräben eingebettet ist, wobei die erste Isolierschicht dazwischenliegt.
Die Halbleitervorrichtung kann modifiziert werden, um zu umfassen: ein Halbleitersubstrat mit einer Hauptoberfläche; bin Halbleitergebiet, welches in der Hauptoberfläche definiert ist und sich zwischen mindestens zwei in der Hauptoberfläche gebildeten Gräben befindet; eine erste Isolierschicht, welche sich zumindest auf Seitenwänden jeder der Gräben befindet; eine zweite Isolierschicht, welche sich in einem vorbestimmten Bereich einer Oberfläche des Halbleitergebietes befindet, wobei die zweite Isolierschicht die erste Isolierschicht berührt; und eine dritte Isolierschicht, welche in jedem der Gräben eingebettet ist, wobei die erste Isolierschicht dazwischen liegt, und die erste Isolierschicht eine Höhe hat, welche zumindest die Hauptoberfläche des Halbleitersubstrats erreicht, und ein Abstand zwischen der ersten Isolierschicht und den Seitenwänden so eingestellt ist, daß er kleiner oder gleich einer Dicke der zweiten Isolierschicht ist.
Vorzugsweise umfaßt die erste Isolierschicht eine Siliziumnitridschicht, welche als Ätzstopper dient, und die dritte Isolierschicht umfaßt eine Siliziumoxidschicht, welche für die Bauelementisolierung angepaßt ist.
Es wird bevorzugt, daß die Halbleitervorrichtung ferner eine vierte Isolierschicht umfaßt, welche zwischen der ersten Isolierschicht und den Seitenwänden gebildet wird, und eine Dicke der vierten Isolierschicht kleiner oder gleich der Dicke der zweiten Isolierschicht ist.
Es wird bevorzugt, daß die Halbleitervorrichtung ferner eine leitfähige Schicht umfaßt, welche gebildet ist, um über der ersten, der zweiten und dritten Isolierschicht zu liegen.
Die Halbleitervorrichtung ist ein MISFET, welcher die leitfähige Schicht als eine Gate-Elektrodenschicht enthält, und die zweite Isolierschicht als eine Gate-Isolierschicht.
Gemäß eines zweiten Aspektes der Erfindung wird ein Verfahren zur Herstellung einer Halbleitervorrichtung geschaffen, welches die Schritte umfaßt: Bilden einer Vielzahl von Gräben in einer ersten Oberfläche eines Halbleitersubstrats; Bilden einer Pufferisolierschicht und einer Ätzstoppschicht nacheinander über der ersten Oberfläche des mit den Gräben gebildeten Halbleitersubstrats; Abscheiden einer Bauelement- Isolierschicht über der ersten Oberfläche des Halbleitersubstrats; Zurückätzen der Bauelement- Isolierschicht, der Pufferisolierschicht und der Ätzstoppschicht, bis die erste Oberfläche des Substrats freigelegt ist, um dadurch die Bauelement-Isolierschicht in den Gräben zu vergraben und die Ätzstoppschicht zumindest auf Seitenwänden der Gräben zu lassen, so daß die Ätzstoppschicht eine Höhe hat, welche zumindest eine Höhe der ersten Oberfläche des Substrats erreicht; und Bilden einer Gate- Isolierschicht auf einem vorbestimmten Bereich der ersten Oberfläche des Substrats, welcher zwischen mindestens zwei der Gräben angeordnet ist, um so mit der ersten Pufferisolierschicht in Kontakt zu kommen.
Die Ätzstoppschicht umfaßt vorzugsweise eine Siliziumnitridschicht.
Das Herstellungsverfahren umfaßt vorzugsweise weiterhin einen Schritt zur Bildung einer Gate-Elektrode auf einer Gate- Isolierschicht.
Gemäß eines dritten Aspektes der Erfindung wird eine Halbleitervorrichtung geschaffen, welche umfaßt: eine Basisschicht mit einem Graben, welcher sich in deren Hauptoberfläche befindet; eine erste Isolierschicht, welche zumindest auf den Seitenwänden des Grabens gebildet ist; ein Halbleitergebiet, welches in dem Graben eingebettet ist, wobei die erste Isolierschicht dazwischenliegt; und eine zweite Isolierschicht, welche in einem vorbestimmten Bereich einer Oberfläche des Halbleitergebiets gebildet ist, wobei die zweite Isolierschicht die erste Isolierschicht berührt, die erste Isolierschicht eine Höhe hat, welche zumindest die Hauptoberfläche der Basisschicht erreicht, und ein Abstand zwischen der ersten Isolierschicht und den Seitenwänden so eingestellt wird, daß er kleiner oder gleich einer Dicke der zweiten Isolierschicht ist.
Die erste Isolierschicht umfaßt vorzugsweise eine Siliziumnitridschicht, welche als eine Ätzstopperschicht dient.
Es wird bevorzugt, daß die Halbleitervorrichtung ferner eine dritte Isolierschicht umfaßt, welche zwischen der ersten Isolierschicht und den Seitenwänden gebildet ist, wobei eine Dicke der dritten Isolierschicht kleiner oder gleich der Dicke der zweiten Isolierschicht ist.
Es wird bevorzugt, daß die Halbleitervorrichtung ferner eine leitfähige Schicht umfaßt, welche gebildet ist, um über der ersten, zweiten und dritten Isolierschicht zu liegen.
Die Halbleitervorrichtung ist ein MISFET, welcher die leitfähige Schicht als eine Gate-Elektrode umfaßt, und die zweite Isolierschicht als eine Gate-Isolierschicht.
Gemäß eines vierten Aspektes der Erfindung wird ein Verfahren zur Herstellung einer Halbleitervorrichtung geschaffen, welches die Schritte umfaßt: Bilden einer Vielzahl von Gräben in einer ersten Oberfläche eines Halbleitersubstrats; Bilden einer Pufferisolierschicht und einer Ätzstoppschicht nacheinander über der ersten Oberfläche des mit den Gräben ausgebildeten Halbleitersubstrats; Abscheiden einer Bauelement-Isolierschicht über der ersten Oberfläche des Halbleitersubstrats; Abflachen einer Oberfläche der Bauelement-Isolierschicht und Befestigen eines Tragesubstrats auf der Bauelement-Isolierschicht; Ätzen einer zweiten Oberfläche des Halbleitersubstrats, welche der ersten Oberfläche gegenüberliegt, in welcher das Bauelement- Isoliergebiet definiert ist, bis zumindest die Ätzstoppschicht freiliegt, wodurch ein Bauelementbildungs- Halbleitergebiet definiert wird, welches von der Bauelement­ isolierschicht umgeben wird; und Bilden einer Gate- Isolierschicht auf einem vorbestimmten Bereich einer freiliegenden Oberfläche des Bauelementbildungs- Halbleitergebiets, so daß ein Teil der Gate-Isolierschicht die Pufferisolierschicht berührt.
Die Ätzstoppschicht umfaßt vorzugsweise eine Siliziumnitridschicht.
Es wird bevorzugt, daß das Herstellungsverfahren weiterhin einen Schritt zur Bildung einer Gate-Elektrode auf der Gate- Isolierschicht umfaßt.
Mit der erfindungsgemäßen Struktur wird der geätzte Abschnitt mit einer neuen Isolierschicht wieder gefüllt, welcher gebildet wird, wenn die MISFET-Gate-Isolierschicht gebildet wird, sogar, wenn die vierte Isolierschicht zwischen der ersten, ätzverhindernden Isolierschicht und dem Halbleitersubstrat durch die Vorverarbeitung zur Bildung der Gate-Isolierschicht geätzt wird. Die Ränder des Halbleitersubstrats werden nicht über der Isolierschicht stehen. Daher kann der Effekt des parasitären Randtransistors, welcher durch die Bildung der Gate-Elektrode verursacht wird, vermindert werden.
Darüber hinaus, sogar wenn die Ätztiefe der vierten Isolierschicht während der Vorverarbeitung zur Bildung der Gate-Isolierschicht variiert, kann die Form zwischen dem MISFET und der Bauelement-Isolierschicht stabil gebildet werden, da der tiefgeätzte Abschnitt der vierten Isolierschicht mit einer neuen Isolierschicht wieder gefüllt wird, wenn die Gate-Isolierschicht des MISFET gebildet wird.
Da der Effekt des parasitären Transistors klein ist, werden Schwellspannungscharakteristiken und die Charakteristik des Subthreshold-Swing-Koeffizienten gleichmäßig, sogar zwischen Transistoren mit unterschiedlicher Gate-Breite. Darüber hinaus, da die Stufengröße, welche durch die Isolierschicht- Ätzung zum Zeitpunkt der Gate-Litografie erzeugt wird, klein ist, wird die Stufe zwischen der Halbleitersubstratoberfläche und dem Graben ebenfalls reduziert, was die Bildung einer guten und gleichmäßigen Gateform ermöglicht, sogar wenn die Fokussiertiefe niedrig ist. Ferner, da die Gate- Elektrodenbasis mit gleichmäßiger Höhe gebildet wird, wird das Verbleiben der Übrigbleibsel der in der Folge gebildeten Gate-Elektrode schwierig, wodurch ein Kurzschluß verhindert wird, welcher durch elektrische Verbindung zwischen Gate- Elektroden aufgrund der Übrigbleibsel verursacht wird. Dies erlaubt die Verwendung eines Gate-Elektrodenmaterials, welches schlecht in seiner Bedeckung ist, für die Bildung einer Gate-Elektrode mit gleichmäßiger Höhe. Aus diesem Grund kann ein Gate mit gleichmäßigem planaren Widerstand gebildet werden.
Die Verwendung der Herstellungsverfahren der Erfindung erlauben die Bildung einer Isolierschicht zwischen dem Halbleitersubstrat und der ersten Isolierschicht bei dem Schritt der Bildung der Gate-Isolierschicht, unabhängig von der Ätzstärke durch die Vorverarbeitung bei der Bildung der Gate-Isolierschicht und der Form der Gräben, wodurch der Einfluß der parasitären Randtransistoren auf die Leistungsfähigkeit von MISFETs verhindert wird.
Zusätzliche Aufgaben und Vorteile der Erfindung werden in der folgenden Beschreibung dargelegt, und werden teilweise aus der Beschreibung offensichtlich sein, oder können durch die Verwirklichung der Erfindung in Erfahrung gebracht werden. Die Aufgaben und Vorteile der Erfindung können durch die Instrumentalitäten und Kombinationen, auf welche in den angehängten Ansprüchen besonders hingewiesen wird, verwirklicht und erhalten werden.
Die begleitenden Zeichnungen, welche in die Beschreibung einbezogen sind, und ein Teil von dieser bilden, veranschaulichen gegenwärtig bevorzugte Ausführungen der Erfindung und dienen zusammen mit der oben gegebenen allgemeinen Beschreibung und der unten gegebenen ausführlichen Beschreibung der bevorzugten Ausführungen dazu, die Prinzipien der Erfindung zu erklären.
Fig. 1A ist eine Planansicht einer konventionellen Halbleitervorrichtung;
Fig. 1B ist eine Schnittansicht entlang der Linie 1B-1B der Fig. 1A;
Fig. 1C ist eine Schnittansicht entlang der Linie 1C-1C der Fig. 1A;
Fig. 2A ist eine Planansicht einer Halbleitervorrichtung gemäß einer ersten Ausführung der Erfindung;
Fig. 2B ist eine Schnittansicht entlang der Linie 2B-2B der Fig. 2A;
Fig. 3A-3F sind Schnittansichten, welche die Halbleitervorrichtung der ersten Ausführung in der Reihenfolge der Herstellungsschritte veranschaulichen;
Fig. 4A zeigt eine Halbleitervorrichtung, bei welcher die Pufferisolierschicht relativ dick ist zum Vergleich mit der erfindungsgemäßen Halbleitervorrichtung;
Fig. 4B zeigt die Halbleitervorrichtung der Erfindung, welche dadurch gekennzeichnet ist, daß die Pufferisolierschicht dünn ist;
Fig. 5 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer zweiten Ausführung der Erfindung;
Fig. 6 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer dritten Ausführung der Erfindung;
Fig. 7A, 7B und 7C sind Schnittansichten, welche die Halbleitervorrichtung der dritten Ausführung in der Reihenfolge der Herstellungsschritte veranschaulichen;
Fig. 8 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer vierten Ausführung der Erfindung;
Fig. 9A, 9B und 9C sind Schnittansichten, welche die Halbleitervorrichtung der vierten Ausführung in der Reihenfolge der Herstellungsschritte veranschaulichen;
Fig. 10A, 10B und 10C sind Schnittansichten von Modifikationen der Halbleitervorrichtung der vierten Ausführung;
Fig. 11 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer fünften Ausführung der vorliegenden Erfindung;
Fig. 12A und 12B sind Schnittansichten, welche die Halbleitervorrichtung der fünften Ausführung in der Reihenfolge der Herstellungsschritte veranschaulichen;
Fig. 13 ist eine Schnittansicht einer Modifikation der Halbleitervorrichtung der fünften Ausführung;
Fig. 14 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer sechsten Ausführung der Erfindung;
Fig. 15A und 15B sind Schnittansichten, welche die Halbleitervorrichtung der sechsten Ausführung in der Reihenfolge der Herstellungsschritte veranschaulichen;
Fig. 16A und 16B sind Schnittansichten, welche eine Modifikation der Halbleitervorrichtung der sechsten Ausführung in der Reihenfolge der Herstellungsschritte veranschaulichen;
Fig. 17 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer siebten Ausführung der Erfindung, und
Fig. 18A und 18B veranschaulichen in einer Schnittansicht eine Modifikation der Erfindung in dem Herstellungsschritt vor der Bildung der Gate- Isolierschicht und in dem Herstellungsschritt nach deren Bildung.
Erste Ausführung
Die Fig. 2A und 2B veranschaulichen die Struktur einer Halbleitervorrichtung gemäß einer ersten Ausführung der Erfindung. Genauer gesagt ist Fig. 2A eine Planansicht einer Halbleitervorrichtung und Fig. 2B eine Schnittansicht entlang der Linie 2B-2B der Fig. 2A. Obwohl in diesen Figuren zwei MISFETs gezeigt sind, ist dies nur ein Beispiel. In Halbleitervorrichtungen dieser Erfindung werden ein oder mehr in FETs gebildet, einschließlich der folgenden Ausführung. Ein graben wird in einem Bauelement-Isoliergebiet eines Halbleitersubstrats 101 gebildet. Dieser Graben ist eingelassen bzw. eingebettet mit einer Bauelement- Isolierschicht (dritte Isolierschicht) 103, mit einer Pufferisolierschicht (vierte Isolierschicht) 104, und einer dazwischenliegenden Ätzverhinderungs-Isolierschicht (erste Isolierschicht) 102. Eine Gate-Isolierschicht (zweite Isolierschicht) 112 ist auf der Oberfläche eines Bauelementgebietes ausgebildet, welches von den Gräben umgeben ist. Ferner ist eine Gate-Elektrode 108 über der Gate-Isolierschicht 112 und jeder der Isolierschichten in dem Graben ausgebildet. Source/Drain-Gebiete 109 sind auf den gegenüberliegenden Seiten der Gate-Elektrode 108 ausgebildet, um dadurch einen MISFET zu bilden.
In Fig. 2 sind die Ränder des Bauelementgebietes des Halbleitersubstrats 101, welche dem Graben ausgesetzt sind, mit der Isolierschicht 104 oder der Isolierschicht 102 bedeckt, so daß die Gate-Elektrode 108 sich nicht mit nur der dazwischen eingebrachten Gate-Isolierschicht 112 auf den Seitenwänden des Grabens befinden wird.
Als nächstes wird auf die Fig. 3A bis 3F Bezug genommen, um die Herstellungsschritte der in den Fig. 2A und 2B gezeigten Halbleitervorrichtung zu beschreiben. Fig. 3A bis 3F sind Schnittansichten, welche der Fig. 2B entsprechen.
Als erstes wird ein Graben gebildet, wie in Fig. 3A gezeigt, mittels fotolithografischer Techniken und Ätztechniken, in jenem Gebiet eines p-Typ-Siliziumsubstrats 101 mit beispielsweise einer Borkonzentration von 10¹⁷cm-3, in welchem eine Bauelement-Isolierschicht ausgebildet werden soll. Die Tiefe des Grabens liegt beispielsweise in dem Bereich von 0,1 bis 1,0 µm. Nach der Bildung des Grabens kann Bor in den Boden des Grabens ionenimplantiert werden, mit einer Dosis von 10¹² bis 10¹⁴ cm-2, um einen Punch-Through zu verhindern.
Wie in Fig. 3B gezeigt, wird als nächstes die Oberfläche des Halbleitersubstrats 101 oxidiert, um die Pufferisolierschicht 104 mit einer Dicke von 5 nm zu bilden, und dann wird eine Siliziumnitridschicht über der Pufferisolierschicht als Isolierschicht 102 abgeschieden, welche als Ätzstopper dient. Die Dicke der Isolierschicht 102 liegt in einem Bereich von 10 bis 200 nm. Im übrigen kann der Ätzstopper 102 auch durch eine Siliziumoxidschicht gebildet sein. Ferner, wie in Fig. 3C gezeigt, wird die Bauelement-Isolierschicht 103 über der Siliziumnitridschicht abgeschieden, und ihre Oberfläche wird dann abgeflacht. Als Isolierschicht 103 wird eine PSG-Schicht einer Dicke von 0,3 bis 1 µm verwendet. An der Isolierschicht 103 kann ein Tempern (Annealing) bei Temperaturen von 700 bis 1000°C durchgeführt werden, welche hoch genug sind, um sie zu schmelzen, so daß ihre Dicke gleichmäßig wird.
Wie in Fig. 3D gezeigt, wird ein nächstes die Isolierschicht 103 von der gesamten Oberfläche weggeätzt, so daß die Oberfläche des Halbleitersubstrats 101 freigelegt wird. Wenn an diesem Punkt die Ätzbedingungen so eingestellt sind, daß die Ätzrate der Isolierschicht 103 niedriger ist als jene der Isolierschicht 104 oder 102, und nach dem Ätzen poliert wird, um die gesamte Oberfläche abzuflachen, dann wird es relativ einfach, die Isolierschicht 103 in dem Halbleitersubstrat 101 zu vergraben. Natürlich kann reaktives Ionenätzen für die gesamte Oberflächenätzung verwendet werden. In diesem Fall kann, nachdem die Gesamtoberflächenätzung durchgeführt wurde, so daß die Isolierschicht 102 auf der Oberfläche des Halbleitersubstrats bleiben wird, selektives Ätzen durchgeführt werden, um die Isolierschicht 102 zu entfernen.
Als nächstes wird das Halbleitersubstrat 101 vor der Bildung einer Gate-Isolierschicht 112 einem Reinigungsprozeß unterzogen. Bei diesem Schritt kann die Isolierschicht 104 einer Ätzung unterzogen werden, so daß ihre obere Oberfläche unterhalb der oberen Oberfläche des Substrats zu liegen kommt, wie in Fig. 3E gezeigt. Für die Isolierschicht 102 wird jedoch ein Material verwendet, welches von dem Reinigungsprozeß schwer geätzt werden kann. Das bedeutet, daß die Spitze der Isolierschicht 102 fluchtrecht bleibt oder höher liegt als die Oberfläche des Halbleitersubstrats.
Als nächstes wird eine Vorverarbeitungsätzung zur Bildung der Gate-Isolierschicht 112 ausgeführt. Die Gate-Isolierschicht wird dann gebildet wie in Fig. 3F gezeigt. Die Schicht wird mittels Oxidation der Substratoberfläche mit einer Dicke von 5 bis 50 nm gebildet. Bei diesem Punkt kann die Lücke zwischen der Isolierschicht 102 und dem Halbleitersubstrat 101, welche durch Ätzung der Isolierschicht 104 beim Reinigungsschritt erzeugt wurde, mit der Gate-Isolierschicht 112 wieder aufgefüllt werden, durch Halten des Abstands zwischen der Isolierschicht 102 und dem Halbleitersubstrat (d. h. der Breite der Lücke) 101 unterhalb der Dicke der Gate- Isolierschicht 112.
Obwohl dies nicht abgebildet ist, wird in den folgenden Schritten eine Polysiliziumschicht, welche als Gate-Elektrode 108 dient, über die gesamte Oberfläche abgeschieden, und dann einer Diffusion von beispielsweise POCl₃ ausgesetzt, um ihren Widerstand zu erniedrigen. Die Polysiliziumschicht wird dann durch lithografische Techniken und Ätztechniken mit einem Muster versehen (patterned), um die Gate-Elektrode 108 zu bilden. Danach können die Seitenwände der Gate-Elektrode auf eine Dicke von 5 bis 50 nm oxidiert werden, beispielsweise in einer Sauerstoffumgebung.
Danach wird Phosphor oder Arsen in das Halbleitersubstrat mit einer Dosis von 10¹³ bis 10¹⁶ cm-2 Ionen implantiert, um die n-Typ Source- und Draingebiete 109 zu bilden, wodurch die in Fig. 2B gezeigte Struktur erhalten wird.
Die so aufgebaute Halbleitervorrichtung stellt die folgenden vier Merkmale bereit.
  • (1) Die Isolierschicht 102, welche als Ätzstopper dient, ist über der gesamten Oberfläche gebildet, und die Bauelement- Isolierschicht wird dann gebildet, um den Graben zu vergraben. Danach wird die gesamte Oberflächenätzung durchgeführt, um die Oberfläche des Substrats 101 freizulegen, wodurch der Ätzstopper nur in dem Graben gelassen wird. Somit wird die Notwendigkeit, die Ätzstoppschicht 102 mit einem Muster zu versehen (pattern) eliminiert, was die Herstellungsschritte vereinfacht und zu keinem Fehlausrichtungsproblem (misalignment) führt.
  • (2) Eine Schicht, welche eine Blockierfähigkeit gegen einen Oxidations-Reduktions-Wirkstoff, wie Sauerstoff, Wasserstoff oder Dampf, hat, wird als Ätzstoppschicht 102 verwendet und wird gebildet, um das Innere des Grabens zu bedecken, wodurch Änderungen in Form des Halbleitersubstrats 101 aufgrund des Oxidations-Reduktions-Wirkstoffes nach der Bildung der Ätzstoppschicht 102 vermieden werden.
  • (3) Das Halbleitersubstrat 101 dient als tragendes Substrat. Daher entsteht kein Substratschwebeeffekt (substrate float effect) welcher aufgrund von Löcherakkumulation eine Schwellwertverschiebung oder -verschlechterung verursacht, wie in einem auf einer Isolierschicht gebildeten Halbleitergebiet, wodurch das Anlegen einer Spannung an das Substrat ermöglicht wird.
  • (4) Die Pufferisolierschicht 104 wird dünner hergestellt als die Gate-Isolierschicht 112. Daher, sogar wenn die Pufferisolierschicht zurückgeätzt wird, wird dies zum Zeitpunkt der Bildung der Gate-Isolierschicht ausgeglichen, was verhindert, daß die Randabschnitte des Substrats freigelegt werden. Zusätzlich wird oben am Graben die Dicke der Isolierschichten, einschließlich der Ätzstoppschicht 102 größer als die der Gate-Isolierschicht 112, was die Konzentration des elektrischen Feldes an den Randabschnitten des Substrats weiter vermindert. Dieser Vorteil wird im folgenden ausführlich besprochen.
Man nehme an, daß die Pufferisolierschicht 104′ dick ausgebildet ist, wie in Fig. 4A gezeigt. Wenn die Gate- Isolierschicht 112 auf dem Substrat 101 gebildet wird, wird jener Abschnitt der Oberfläche der Isolierschicht 104′ erzeugt, welcher nicht mit der Gate-Isolierschicht in der Umgebung der Grenze zwischen dem Graben und dem Substrat bedeckt ist, wie in dem durch c dargestellten Kreis angedeutet. Wenn die Gate-Elektrode 108 gebildet wird, steht der Randabschnitt des Substrats daher der Gate-Elektrode 112 gegenüber, wobei nur die Gate-Isolierschicht 112 dazwischen liegt. Daher wird in jenem Abschnitt ein starkes elektrisches Feld erzeugt, wenn der Transistor betrieben wird. Da bei der vorliegenden Erfindung die Dicke der Pufferisolierschicht 104 kleiner gemacht wird als jene der Gate-Isolierschicht 112, sogar wenn der Randabschnitt des Substrats abgerundet ist, und folglich die Lücke zwischen dem Substrat und dem Graben verbreitert wird, wird die Lücke mit Oxid gefüllt, wenn die Isolierschicht 112 gebildet wird. Daher wird es möglich, zu verhindern, daß die Gate-Elektrode 108 direkt mit der Pufferisolierschicht 104 in Berührung kommt, wie durch den in Fig. 4B mit d bezeichneten Kreis angedeutet. Aus diesem Grund wird die Konzentration des elektrischen Feldes an dem Randabschnitt des Substrats vermindert.
2. Ausführung
Fig. 5 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer zweiten Ausführung der Erfindung. In dieser Figur werden gleiche Bezugsziffern verwendet zur Bezeichnung von Teilen, welche jenen in den Fig. 2A und 2B entsprechen, und deren Beschreibung wird weggelassen. Dies gilt auch für weitere Ausführungen, welche später beschrieben werden.
Die zweite Ausführung bleibt im Grundsatz unverändert gegenüber der ersten Ausführung, unterscheidet sich jedoch von der ersten Ausführung in der Form der Ätzstoppschicht 102 und dem Verfahren zu deren Bildung. In der vorliegenden Ausführung, wie in Fig. 5 gezeigt, wird die Ätzstoppschicht 102 nicht am Boden des Grabens gebildet, sondern verbleibt nur auf den Seitenwänden des Grabens. Diese Struktur kann implementiert werden durch Ätzen der Ätzstoppschicht 102 mittels RIE in einer Richtung senkrecht zur Substratoberfläche.
Danach wird die Bauelement-Isolierschicht 103 abgeschieden, und dann wird die Gesamtoberflächenätzung jener Isolierschicht und das Vorverarbeitungsätzen zur Bildung der Gate-Isolierschicht 112 nacheinander durchgeführt. Danach wird die Gate-Isolierschicht 112 gebildet und dann die Gate- Elektrode 108. Die Schritte nach der Bildung der Gate- Elektrode sind die gleichen wie bei der ersten Ausführung und folglich wird deren Beschreibung weggelassen.
Sogar mit der Struktur der zweiten Ausführung, bei welcher die Ätzstoppschicht 102 nur auf den Seitenwänden des Grabens gebildet wird, bleiben die Merkmale (1), (3) und (4), welche in Zusammenhang mit der ersten Ausführung beschrieben wurden, aufrechterhalten. Darüber hinaus kann die auf das Substrat 101 ausgeübte Belastung kleiner gemacht werden als in der ersten Ausführung, bei welcher die Schicht 102 auch am Boden des Grabens ausgebildet ist. Ferner kann die thermische Verzerrung, welche an der Differenz der thermischen Ausdehnungskoeffizienten zwischen der Ätzstoppschicht 102 und dem Halbleitersubstrat 101 oder zwischen der Ätzstoppschicht und der Isolierschicht 103 liegt, vermindert werden.
3. Ausführung
Fig. 6 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer dritten Ausführung der Erfindung.
Die dritte Ausführung bleibt grundsätzlich unverändert gegenüber der zweiten Ausführung, unterscheidet sich jedoch von der zweiten Ausführung in Form der Ätzstoppschicht 102 und dem Verfahren zu deren Bildung. In der vorliegenden Ausführung besteht die Ätzstoppschicht 102′ beispielsweise aus polykristallinem Silizium, wird gebildet und einer Oxidation oder Nitrierung ausgesetzt, wenn die Gate-Elektrode gebildet wird, so daß die Isolierschicht 114 gebildet wird. Die Isolierschicht 103 ist in dem Halbleitersubstrat 101 eingebettet, wobei die Schicht 102′ und die Isolierschicht 104 dazwischenliegen. Auf der Schicht 102′ wird die Isolierschicht 114 gebildet, um als eine Bauelement- Isolierschicht zu dienen.
In Fig. 6 sind die Ränder des Substrats, welche an dem Graben liegen, durch die Isolierschicht 114 oder 104 geschützt, was verhindert, daß die Gate-Elektrode 108 bezüglich der Seitenwände des Grabens so angeordnet wird, daß nur die Gate- Isolierschicht 112 dazwischenliegt.
In der vorliegenden Ausführung-wird die Oberfläche des mit dem Graben ausgebildeten Halbleitersubstrats 101 oxidiert, um die Isolierschicht 104 mit einer Dicke von beispielsweise 10 nm zu bilden, und die Ätzstoppschicht 102′, welche beispielsweise aus Polysilizium besteht, wird dann auf die Oberfläche des Substrats mit einer Dicke von 10 bis 200 nm abgeschieden. Die Schicht 102′ wird dann einer Vertikalätzung mittels RIE ausgesetzt, so daß die Schicht 102′ nur auf den Seitenwänden des Grabens verbleibt. Als nächstes wird die Isolierschicht 103 über die gesamte Oberfläche abgeschieden. Als Isolierschicht 103 wird eine PSG-Schicht mit einer Dicke von beispielsweise 0,3 bis 1 µm verwendet. Ein N₂-Tempern (Annealing) bei Temperaturen von 700 bis 1000°C, welche hoch genug sind, um die Schicht 103 zu schmelzen, kann hinzugefügt werden, um ihre Dicke gleichmäßig zu machen.
Als nächstes, wie in Fig. 7A gezeigt, wird die Isolierschicht 103 von der gesamten Oberfläche des Substrats weggeätzt, um die Isolierschicht 104 oder das Halbleitersubstrat 101 freizulegen. In diesem Fall, wenn die Ätzbedingungen so eingestellt sind, daß die Ätzrate der Isolierschicht 104 oder des Halbleitersubstrats 101 niedrig ist im Vergleich mit jener der Isolierschicht 103, und die resultierende Gesamtoberfläche durch Polieren abgeflacht wird, dann kann die Isolierschicht 103 relativ leicht in das Halbleitersubstrat 101 eingebettet werden. Selbstverständlich kann statt dessen die RIE-Methode zur Ätzung der Isolierschicht 103 verwendet werden.
Als nächstes wird das Substrat 101 vor der Bildung der Gate- Isolierschicht 112 einer Reinigung unterzogen. An diesem Punkt kann die Isolierschicht 104 durch die Reinigung geätzt werden, so daß sie unterhalb der Oberfläche des Substrats zu liegen kommt, wie in Fig. 7B gezeigt. Die Schicht 102′ besteht jedoch aus einem Material, welches durch die Reinigung schwer zu ätzen ist, so daß ihre Spitze (ihr oberer Teil) nicht unterhalb der Substratoberfläche zu liegen kommt.
Als nächstes, wie in Fig. 7C gezeigt, wird die Gate- Isolierschicht 112 gebildet. Die Gate-Isolierschicht besteht beispielsweise aus einer Oxidschicht oder Nitridschicht, und ihre Dicke liegt in dem Bereich von 5 bis 50 nm. Zur Zeit der Bildung der Gate-Isolierschicht 112 wird die Spitze der Schicht 102′ ebenfalls in eine Isolierschicht 114 oxidiert oder nitriert. Dadurch, daß der Abstand zwischen der Ätzstoppschicht 102′ und dem Halbleitersubstrat 101 kleiner gehalten wird als die Summe der Dicke der Gate-Isolierschicht und einer Erhöhung der Dicke der Schicht 102′ aufgrund ihrer Umwandlung in die Isolierschicht 114, kann der Verlust des oberen Abschnitts der Isolierschicht 104 aufgrund der Ätzung durch Reinigung durch die Gate-Isolierschicht 112 und die Isolierschicht 114 ausgeglichen werden.
Danach werden die folgenden Schritte durchgeführt, einschließlich der Bildung der Gate-Elektrode 108. Diese Schritte sind identisch mit den entsprechenden Schritten in der ersten Ausführung.
Die vorliegende Ausführung stellt die folgenden fünf Merkmale zur Verfügung.
  • (1) Die Ätzstoppschicht 102 wird nur in den Gräben außer den Halbleitergebieten gebildet. Somit wird die Notwendigkeit, die Ätzstoppschicht 102 mit einem Muster zu versehen (Pattern) eliminiert, was die Herstellungsschritte vereinfacht und prinzipiell zu keinem Fehlanpassungsproblem (misalignment) führt.
  • (2) Das Halbleitersubstrat 101 dient als tragendes Substrat. Daher entsteht kein Substrat-Schwebeeffekt (Substrate-Float- Effect), welcher aufgrund von Löcherakkumulation zu einer Verschiebung oder Verschlechterung des Schwellwertes führt, wie in einem auf einer Isolierschicht gebildeten Halbleitergebiet, was das Anlegen einer Spannung an das Substrat ermöglicht.
  • (3) Die Isolierschicht 114 wird durch Oxidierung oder Nitrierung der Schicht 102′ gebildet. Sogar wenn der Abstand zwischen der Schicht 102′ und dem Substrat 101 gleich der Summe der Dicken der Gate-Isolierschicht 112 und einer Erhöhung der Dicke der Schicht 102′ aufgrund der Oxidierung oder Nitrierung eingestellt wird, kann der Verlust des oberen Abschnitts der Schicht 104 ausgeglichen werden. Dies bedeutet, daß die Schicht 104 dicker gemacht werden kann. Somit, sogar wenn eine Schicht 103 verwendet wird, welche einen größeren Leckstrom oder eine geringere Durchbruchsspannung hat als die Schicht 104, können die dielektrischen Charakteristiken aufrecht erhalten werden, indem die Schicht 104 dicker gemacht wird. Ferner, sogar wenn die Schicht 103 oder 102 geladen wird, kann eine Auswirkung auf das Halbleitersubstrat verhindert werden, indem die Schicht 104 dicker gemacht wird.
  • (4) Die Schicht 102′ wird nur auf den Seitenwänden des Grabens in dem Halbleitersubstrat gebildet. Somit können die auf das Substrat ausgeübte Spannung und die thermische Verzerrung aufgrund der Differenz der thermischen Ausdehnungskoeffizienten, was im Zusammenhang mit der zweiten Ausführung beschrieben wurde, ebenfalls im Vergleich zur ersten Ausführung vermindert werden.
  • (5) Das Merkmal der ersten Ausführung, wonach die Dicke der Isolierschicht am oberen Teil des Grabens größer wird als die Dicke der Gate-Isolierschicht 112, bleibt ebenfalls erhalten.
4. Ausführung
Fig. 8 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer vierten Ausführung der Erfindung.
In der vierten Ausführung werden im Gegensatz zur ersten Ausführung die Halbleitergebiete 101 von einem tragenden Substrat getrennt.
Ein Transistor wird auf einem p-Typ Halbleitergebiet 101 gebildet, und eine Gate-Elektrode 108 wird mit einer dazwischenliegenden Gate-Isolierschicht 112 auf dem Halbleitergebiet 101 gebildet. Wie bei der ersten Ausführung werden n-Typ Gebiete 109 auf den gegenüberliegenden Seiten der Gate-Elektrode gebildet, um als Source und Drain eines planaren MOS-Transistors zu dienen (siehe Fig. 2A).
Das Halbleitergebiet 101 ist in eine Isolierschicht (Basisschicht) 103 mit dazwischenliegenden Isolierschichten 104 und 102 eingebettet. Die Isolierschicht 103 arbeitet als eine Bauelement-Isolierschicht. Das Halbleitergebiet 101 ist über dem tragenden Substrat 111 mit der dazwischenliegenden Isolierschicht 103 gebildet. In diesem Fall sind die Ränder des Halbleitergebietes 101 in Fig. 7 durch die Isolierschichten 104 und 102 geschützt, was verhindert, daß die Gate-Elektrode 108 bezüglich der Seitenwände mit nur der Gate-Isolierschicht 112 dazwischen angeordnet wird.
Die Bildung der Struktur der vorliegenden Ausführung beginnt mit dem gleichen Schritt wie bei der ersten Ausführung. Das bedeutet, daß, wie im Zusammenhang mit den Fig. 3A bis 3C beschrieben, die Oberfläche des mit Gräben ausgebildeten Halbleitersubstrats 101 erst oxidiert wird, um die Isolierschicht 104 einer Dicke von 5 nm zu bilden, und dann die Isolierschicht 102, welche als Ätzstopper dient, beispielsweise eine Siliziumnitridschicht, mit einer Dicke von 10 bis 200 nm abgeschieden wird, und die Isolierschicht 103 über der gesamten Oberfläche abgeschieden wird.
Die resultierende Struktur wird an dem Substrat 111 angebracht bzw. aufgeklebt, mit der Isolierschicht 103 nach unten, wie in Fig. 9A gezeigt. Als Isolierschicht 103 wird eine PSG-Schicht mit einer Dicke von beispielsweise 1 bis 2 µm verwendet. Nach der Abscheidung der Isolierschicht 103, kann die Struktur einer Temperung (Annealing) in einer N₂- Umgebung oder einer Dampfumgebung ausgesetzt werden, um die Oberfläche der Isolierschicht abzuflachen. Nach dem Anbringen bzw. Aufkleben kann die Struktur einer Temperung (Annealing) in einer N₂-Umgebung oder einer Dampfumgebung ausgesetzt werden, um so die Anhaftung zu vergrößern.
Als nächstes, wie in Fig. 9B gezeigt, wird das Halbleitergebiet 101 von seiner Oberfläche her weggeätzt, um die Isolierschicht 104 oder 102 freizulegen. In diesem Fall werden die Ätzbedingungen so eingestellt, daß die Ätzrate der Isolierschicht 104 oder 102 niedriger ist als jene des Halbleitersubstrats 101, und die gesamte Oberfläche wird nach dem Ätzen durch Polieren abgeflacht, was somit ermöglicht, daß das Halbleitergebiet 101 in der Isolierschicht 103 eingebettet wird. Selbstverständlich kann in diesem Fall Ionenätzen anstelle von Polieren verwendet werden.
Als nächstes wird das Halbleitergebiet 101 vor der Bildung der Gate-Isolierschicht 112 einer Reinigung unterzogen. An diesem Punkt kann die Isolierschicht 104 geätzt werden, so daß sie unterhalb der Oberfläche des Halbleitergebiets 101 zu liegen kommt, wie in Fig. 9B gezeigt. Die Isolierschicht 102 besteht jedoch aus einem Material, welches durch Reinigen schwer zu ätzen ist, so daß sie nicht unterhalb der Oberfläche des Halbleitergebiets zu liegen kommen wird.
Die Gate-Isolierschicht (SiO₂) 112 wird auf der Oberfläche des Halbleitergebietes 101 durch Oxidation gebildet, wie in Fig. 9C gezeigt. Die Dicke jener Schicht liegt im Bereich von 5 bis 50 nm. In diesem Fall kann der Verlust des oberen Teils der Isolierschicht 104, welcher durch Ätzen zum Zeitpunkt der Polierung verursacht wird, dadurch ausgeglichen werden, daß der Abstand zwischen der zweiten Isolierschicht 102 und dem Halbleitergebiet 101 unterhalb der Dicke der Gate- Isolierschicht gehalten wird.
Danach wird Polysilizium über der gesamten Oberfläche der Struktur abgeschieden. Dotierstoffe, wie beispielsweise POCl₃ werden dann in der Polysiliziumschicht implantiert, um ihren Widerstand zu senken. Die Polysiliziumschicht wird durch lithografische Techniken und Ätztechniken mit einem Muster ersehen (gepatterned), um die Gate-Elektrode 108 zu bilden. Danach können die Seitenwände der Gate-Elektrode in einer Sauerstoffumgebung oxidiert werden, um eine Oxidschicht mit einer Dicke von 5 bis 50 nm zu bilden.
Ferner wird Phosphor oder Arsen mit einer Dosis von 10¹³ bis 10¹⁶ cm-2 ionenimplantiert, um die n-Typ Source- und Drain- Gebiete 109 zu bilden, wodurch die in Fig. 8 gezeigte Struktur erhalten wird.
Die vorliegende Ausführung kann so modifiziert werden, daß der Graben nicht vertikal, sondern sich verjüngend ausgebildet wird, wie in Fig. 10A gezeigt. Selbstverständlich kann der Graben auch umgekehrt verjüngt gebildet sein. Als weitere Modifikation kann die Isolierschicht 102 direkt auf dem Halbleitergebiet 101 ausgebildet sein, ohne Bildung der Isolierschicht 104.
Wie in Fig. 10C gezeigt, kann die Oberfläche des Halbleitergebietes 101 sich unterhalb der Isolierschicht 102 befinden. In diesem Fall kann der Effekt von parasitären Randtransistoren vermindert werden, da die Ränder des Halbleitergebietes nicht von der Gate-Elektrode 108 umgeben sind. Diese Struktur wird dadurch erhalten, daß das Halbleitergebiet weiter geätzt wird, nachdem es von der gesamten Oberfläche abgeätzt wurde, um die Isolierschicht 104 oder 102 freizulegen.
Die vorliegende Ausführung hat die folgenden vier Merkmale.
  • (1) Nach der Bildung der Ätzstopperschicht 102 wird das Substrat zur Bildung von Transistoren umgekehrt. Somit wird die Ätzstoppschicht auf der Oberfläche der Isolierschicht 103 einschließlich dem Inneren des Grabens gebildet. Dies eliminiert die Notwendigkeit, die Schicht 102 mit einem Muster zu versehen (zu pattern), was die Herstellungsschritte vereinfacht und prinzipiell zu keinem Fehlanpassungsproblem (misalignment) führt.
  • (2) Durch Verwenden einer abgeschiedenen Schicht, welche eine gute Bedeckungseigenschaft (Bedeckung, Coverage) hat, für die Bauelement-Isolierschicht 103, kann die Schicht 103 mit guter Gleichmäßigkeit über der Isolierschicht 102 gebildet werden. Somit entsteht in der Umgebung der Grenzfläche zwischen der Bauelement-Isolierschicht 103 und der Isolierschicht 102 keine Fuge, welche zu einem Problem wird, wenn die Schicht 103 von der oberen Oberfläche vergraben gebildet wird. Somit kann die gute Form der Bauelement-Isolierschicht 103 aufrecht erhalten werden, sogar bei Ätz- und Erhitzungsschritten nach der Bildung der Gate-Isolierschicht.
  • (3) Ein Material, welches eine Blockierfähigkeit gegenüber einem Oxidations-Reduktions-Mittel, wie Sauerstoff, Wasserstoff oder Dampf hat, wird als Ätzstoppschicht 102 verwendet, und die Schicht 102 wird über den gesamten Seiten des Halbleitergebiets 101 und der gesamten Oberfläche der Isolierschicht 103 gebildet. Daher ist es möglich, Veränderungen der Form des Halbleitergebietes 101 und der Bauelement-Isolierschicht 103 aufgrund des Oxidations- Reduktions-Mittels nach der Bildung der Gate-Isolierschicht zu verhindern.
  • (4) Das Halbleitergebiet 101 ist vollständig in der Isolierschicht 102 vergraben, was wie bei den vorherigen Ausführungen dazu beiträgt, die Konzentration des elektrischen Feldes an den Rändern des Halbleitergebietes zu vermindern.
5. Ausführung
Fig. 11 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer fünften Ausführung der Erfindung.
Diese Ausführung bleibt im Grundsatz unverändert gegenüber der vierten Ausführung, unterscheidet sich jedoch von der vierten Ausführung in der Form der Ätzstopperschicht 102 und dem Verfahren zu deren Bildung. In der vorliegenden Ausführung verbleibt die Ätzstopperschicht 102 nur auf den Seitenwänden des Grabens in dem Halbleitergebiet 101, wie in Fig. 12A gezeigt. Dies wird dadurch erreicht, daß erst die Ätzstoppschicht über der gesamten Oberfläche gebildet wird, und dann jene Schicht vertikal bezüglich der Oberfläche mittels RIE geätzt wird. Darüberhinaus wird die Isolierschicht (Basisschicht) 103 abgeschieden, und die resultierende Struktur wird dann auf das tragende Substrat Ill aufgesetzt bzw. aufgeklebt, mit der Isolierschicht 103 nach unten, wie in Fig. 12B gezeigt. Ferner wird das Ätzen des Halbleitersubstrats 101 und das Vorverarbeitungsätzen zur Bildung der Gate-Isolierschicht 112 nacheinander ausgeführt. Diese Schritte sind identisch mit den entsprechenden Schritten in der vierten Ausführung.
In der vorliegenden Ausführung verbleibt die Ätzstoppschicht 102 nur auf den Seitenwänden des Halbleitergebiets 101, wodurch weniger Spannung erzielt wird als in der vierten Ausführung. Zusätzlich kann auch die thermische Verzerrung aufgrund der Differenz der thermischen Ausdehnungskoeffizienten zwischen der Ätzstopperschicht und dem Halbleitergebiet oder zwischen der Ätzstopperschicht und der Isolierschicht 103 vermindert werden. Selbstverständlich bleiben die Merkmale (1), (2) und (4) der vierten Ausführung erhalten.
Als eine Modifikation der fünften Ausführung kann die Ätzstopperschicht 102 nicht nur auf den Seitenwänden gelassen werden, sondern auch auf dem Bauelement-Isoliergebiet zwischen den Halbleitergebieten 101, wie in Fig. 13 gezeigt. Die Struktur der Fig. 13 wird dadurch erhalten, daß erst die Isolierschicht 102 über die Gesamte Oberfläche abgeschieden wird, wie in Fig. 3B gezeigt, dann die Isolierschicht 103′ über die gesamte Oberfläche abgeschieden wird, und schließlich die Isolierschicht 103′ und 102 geätzt oder poliert werden, so daß sie nicht auf dem Halbleitergebiet 101 verbleiben. Danach wird die Isolierschicht 103 abgeschieden. Die folgenden Schritte sind identisch mit den entsprechenden Schritten der vierten Ausführung.
Mit der Struktur der Fig. 13 bleiben die Merkmale (1), (2) und (4) der vierten Ausführung erhalten. In der so aufgebauten Struktur, da die Isolierschicht 102 nicht unterhalb des Halbleitergebietes 101 gebildet ist, kann die Schichtspannung und die thermische Verzerrung aufgrund der Differenz der thermischen Ausdehnungskoeffizienten vermindert werden im Vergleich zur vierten Ausführung.
6. Ausführung
Fig. 14 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer sechsten Ausführung der Erfindung.
Diese Ausführung bleibt im Grundsatz unverändert gegenüber der dritten Ausführung, unterscheidet sich jedoch von der dritten Ausführung darin, daß das Halbleitergebiet 101 in den Isolierschichten (Basisschichten) 103 und 103′ vergraben ist, und in dem Herstellungsverfahren. Auch in dieser Ausführung, wie in Fig. 14 gezeigt, werden die Ränder des Halbleitergebietes durch die Isolierschicht 114 oder 104 geschützt, was verhindert, daß die Gate-Elektrode 108 über den Seitenwänden des Halbleitergebietes mit nur der Gate- Isolierschicht 112 dazwischen angeordnet wird.
In der vorliegenden Ausführung wird die Oberfläche des mit Gräben gebildeten Halbleitersubstrats 101 oxidiert, wie in Fig. 3A gezeigt, um die Isolierschicht 104 mit einer Dicke von 5 nm zu bilden, und als Ätzstopperschicht 102 wird eine Polysiliziumschicht dann mit einer Dicke von 0,1 µm abgeschieden. Dann wird die Isolierschicht 103′ über der gesamten Oberfläche abgeschieden. Als Isolierschicht 103′ wird eine PSG-Schicht mit einer Dicke von 0,3 bis 1 µm verwendet. Die Isolierschicht 103′ kann einer Temperung (Annealing) bei 700 bis 1000°C ausgesetzt werden, um dadurch ihre Dicke gleichmäßig zu machen.
Die Isolierschichten 102 und 103′ werden geätzt, bis die Oberfläche des Halbleitergebiets 101 freigelegt ist. Durch diesen Ätzvorgang verbleibt die Isolierschicht 102 in jedem Bauelement-Isoliergebiet. In diesem Fall werden die Ätzbedingungen so eingestellt, daß die Ätzrate der Isolierschicht 103′ oder 102 höher ist als die des Halbleitersubstrats 101, wodurch ermöglicht wird, daß das Halbleitergebiet relativ einfach in der Isolierschicht 103 vergraben wird. An diesem Punkt kann die Isolierschicht 104 geätzt werden.
Nachdem die Isolierschicht 103 über der gesamten Oberfläche abgeschieden ist, wird die resultierende Struktur auf das tragende Substrat 111 gesetzt bzw. geklebt, wobei die Isolierschicht 103 dem Substrat gegenübersteht. Als Isolierschicht 103 wird eine PSG-Schicht mit einer Dicke von 0,3 bis 1 µm verwendet. Nach dem Anbringen kann die Struktur einer Temperung in einer N₂-Umgebung ausgesetzt werden, um so die Anhaftungsstärke zu erhöhen.
Als nächstes wird das Halbleitersubstrat 101 einer Gesamtoberflächenätzung von seiner Oberfläche (die dem tragenden Substrat 111 gegenüberliegende Seite) her ausgesetzt, um die Isolierschicht 104 oder 102 freizulegen.
In diesem Fall werden die Ätzbedingungen so eingestellt, daß die Ätzrate der Isolierschicht 104 oder 102 niedriger ist als jene des Halbleitersubstrats 101, und die gesamte Oberfläche wird nach dem Ätzen durch Polieren abgeflacht, wodurch ermöglicht wird, daß das Halbleitergebiet 101 in der Isolierschicht 103 eingebettet wird. Selbstverständlich kann für die Gesamtflächenätzung Ionenätzen anstelle von Polieren verwendet werden.
Als nächstes wird das Halbleitergebiet 101 vor der Bildung der Gate-Isolierschicht 112 einer Reinigung unterzogen. An diesem Punkt kann die Isolierschicht 104 geätzt werden, so daß sie unterhalb der Oberfläche des Halbleitergebiets 101 zu liegen kommt, wie in Fig. 15A gezeigt. Die Isolierschicht 102 besteht jedoch aus einem Material, welches durch Reinigen schwer zu ätzen ist, so daß sie nicht unterhalb der Oberfläche des Halbleitergebiets zu liegen kommt.
Die Gate-Isolierschicht (SiO₂) 112 wird auf der Oberfläche des Halbleitergebietes 101 durch Oxidieren oder Nitrieren gebildet, wie in Fig. 15B gezeigt. Die Dicke jener Schicht wird gewählt, um zwischen 5 und 50 nm zu liegen. Durch Oxidieren oder Nitrieren wird der obere Teil des Ätzstoppers 102 in die Isolierschicht 114 umgewandelt. In diesem Fall kann der Verlust des oberen Teils der Isolierschicht 104, welcher durch das Ätzen zur Zeit des Polierens verursacht wird, dadurch ausgeglichen werden, daß der Abstand zwischen der Ätzstopperschicht 102 und dem Halbleitergebiet 101 unter der Summe der Dicke der Gate-Isolierschicht 112 und einer einer Erhöhung der Dicke des Ätzstoppers 102 aufgrund seiner Umwandlung in eine Isolierschicht gehalten wird.
Danach werden die der Bildung der Gate-Elektrode 108 folgenden Schritte ausgeführt. Diese Schritte sind identisch mit den entsprechenden jeweiligen Schritten in der ersten Ausführung.
Die vorliegende Ausführung hat zusätzlich zu den Merkmalen (1) und (3) der dritten Ausführung den folgenden Vorteil. Durch Verwenden einer abgeschiedenen Schicht, welche eine gute Bedeckungseigenschaft (Couverage) hat, als Bauelement- Isoliergebiet 103′, kann die Schicht 103 mit guter Gleichmäßigkeit über der Isolierschicht 103′ gebildet werden, wie in Fig. 14 gezeigt. Somit wird eine Fuge, welche ein Problem wird, wenn die Schicht 103 von der oberen Oberfläche vergraben gebildet wird, nicht in der Umgebung der Grenzfläche zwischen der Bauelement-Isolierschicht 102′ und der Isolierschicht 102 gebildet. Somit kann die gute Form der Bauelement-Isolierschicht 103 aufrechterhalten werden, sogar nach Ätz- und Erhitzungsschritten, welche der Bildung der Gate-Isolierschicht folgen.
Die Fig. 16A und 16B zeigen eine Modifikation der sechsten Ausführung. Durch Ätzen der Ätzstopperschicht 102 vor dem Abschalten der Isolierschicht 103 in Fig. 15A kann die nach dem Ätzen verbleibende Dicke der Schicht 102 (als Z in Fig. 16A bezeichnet) gleich einer Dicke gewählt werden, welche das Umwandeln der Schicht 102 in eine Isolierschicht zuläßt, d. h. der Tiefe, bei welcher die Schicht 102 oxidiert werden kann, oder weniger. In diesem Fall, wie in Fig. 16B gezeigt, wird die gesamte Schicht 102 in die Isolierschicht 114 umgewandelt, wenn die Gate-Isolierschicht 112 gebildet wird. Wenn daher die Isolierschicht 114 in ihrer elektrischen Leitfähigkeit niedriger ist als die Schicht 102, kann die Bauelement- Isoliercharakteristik weiter verbessert werden.
7. Ausführung
Fig. 17 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer siebten Ausführung der Erfindung.
Diese Ausführung bleibt im Grundsatz unverändert gegenüber der dritten Ausführung, unterscheidet sich jedoch von der dritten Ausführung darin, daß das Halbleitergebiet 101 in der Isolierschicht (Basisschicht) 103 vergraben ist.
Wie in Fig. 17 gezeigt, wird in dieser Ausführung die Schicht 102 nur auf den Seitenwänden des Halbleitergebiets 101 gebildet, und die Isolierschicht 114 wird nicht über der Bauelement-Isolierschicht 103 gebildet. Das bedeutet, daß nachdem die Schicht 102 abgeschieden ist, sie vertikal bezüglich der Oberfläche mittels RIE geätzt wird, wodurch die Ätzstopperschicht nur auf den Seitenwänden des Grabens verbleibt. Dann wird die Isolierschicht 103 über der gesamten Oberfläche abgeschieden. Als Isolierschicht 103 wird eine PSG-Schicht mit einer Dicke von 0,3 bis 1 µm verwendet. Danach kann die Struktur einer Temperung (Annealing) bei einer Temperatur von 700 bis 1000°C ausgesetzt werden, um die Dicke der Schicht 103 gleichmäßig zu machen. Die resultierende Struktur wird auf das tragende Substrat 111 gesetzt bzw. geklebt, wobei die Isolierschicht 103 dem Substrat gegenübersteht. Die folgenden Schritte sind identisch mit den entsprechenden jeweiligen Schritten, welche in Zusammenhang mit der sechsten Ausführung beschrieben wurden.
Die vorliegende Ausführung hat zusätzlich zu den Merkmalen (1) und (3) der dritten Ausführung die folgenden Merkmale:
  • (1) Da die Ätzstoppschicht 102 nur auf-den Seitenwänden des Halbleitergebietes 102 gelassen wird, kann die Spannung im Vergleich mit den ersten und vierten Ausführungen vermindert werden, in welchen die Schicht 102 über der gesamten Oberfläche gebildet wird. Die thermische Verzerrung aufgrund der Differenz der thermischen Ausdehnungskoeffizienten zwischen der Ätzstopperschicht und dem Halbleitergebiet oder zwischen der Ätzstoppschicht und der Isolierschicht 103 kann ebenfalls reduziert werden.
  • (2) Durch Verwenden einer abgeschiedenen Schicht, welche eine gute Bedeckung hat, als Bauelement-Isolierschicht 103, wird eine Fuge, welche zu einem Problem wird, wenn die Schicht 103 von der oberen Oberfläche vergraben gebildet wird, in der Umgebung der Grenzfläche zwischen der Bauelement- Isolierschicht 103 und der Gate-Elektrode 108 nicht gebildet. Somit kann die gute Form der Bauelement-Isolierschicht 103 aufrechterhalten werden, sogar nach den Ätz- und Erhitzungsschritten, welche der Bildung der Gate- Isolierschicht folgen.
Die vorliegende Erfindung ist nicht auf die oben beschriebenen Ausführungen beschränkt. In den Ausführungen werden die Bauelement-Isoliergräben in dem Halbleitersubstrat 101 durch Ätzen gebildet. Alternativ kann der Graben durch selektive Oxidierung des Bauelement-Isoliergebietes mittels LOCOS gebildet werden, dem Abschälen der LOCOS-Maske, und dann dem selektiven Wegätzen der LOCOS-Oxidschicht durch einen Ätzstoff, wie Ammoniumfluorid. Selbstverständlich können das Ätzverfahren und das LOCOS-Verfahren zur Bilden des Grabens kombiniert werden.
Die obigen Ausführungen zeigen die thermische Oxidation als das Verfahren zur Schaffen der Isolierschicht 104 und die PSG-Abscheidung als das Verfahren zur Bildung der Isolierschichten 103 und 103′. Alternativ kann Sauerstoff oder Stickstoff bei niedriger Beschleunigungsenergie in der Größenordnung von 30 KeV implantiert werden, zur Bildung einer Oxidschicht- oder Stickstoffschicht, oder Isolierschichten können mittels Abscheidung gebildet werden. Diese Verfahren können kombiniert werden. Obwohl die Isolierschicht 104 mit einer Dicke von 5 nm beschrieben wurde, muß sie in ihrer Dicke nur kleiner oder gleich der Gate-Isolierschicht 112 sein. Die Dicke der Isolierschicht 104 kann beispielsweise in dem Bereich von 5 bis 50 nm eingestellt werden.
Zur Bildung von Isolierschichten können andere Verfahren als das obige Verfahren der Umwandlung von Silizium in Siliziumoxid oder Siliziumnitrid verwendet werden. Beispielsweise kann Ionenimplantation von Sauerstoff oder Stickstoff in eine abgeschiedene Siliziumschicht oder die Oxidation einer abgeschiedenen Siliziumschicht verwendet werden. Als Siliziumoxidschicht kann Silikatglas wie PSG oder RPSG, oder eine abgeschiedene Oxidschicht wie TEOS (Tetraäthylorthosilikat) oder eine Plasmaoxidschicht hoher Dichte verwendet werden. Selbstverständlich kann für diese Isolierschicht eine Siliziumnitridschicht, eine terroelektrische Schicht wie eine Schicht aus Bariaumtitanat, Titanat oder dergleichen, eine paraelektrische Schicht aus Bariumtitanat, Tantaloxid oder dergleichen, oder eine Einzelschicht oder Verbundschicht aus einem AlGaAs- Mischkristall für ein GaAs-Substrat verwendet werden.
Als Gate-Isolierschicht 112 kann eine abgeschiedene Schicht oder eine Verbundschicht aus einer abgeschiedenen Schicht und einem Oxid oder einer Nitridschicht verwendet werden. Wenn eine abgeschiedene Schicht verwendet wird, wird der Verlust der Schicht 104 aufgrund des Ätzens vor der Bildung der Gate- Isolierschicht, durch die abgeschiedene Schicht ausgeglichen werden, wie in Fig. 18A gezeigt. Mit einer abgeschiedenen Schicht mit guten Bedeckungseigenschaften, kann ein Graben mit einer Breite von weniger als zweimal der Dicke der Schicht vollständig vergraben werden. Aus diesem Grund, wenn der Abstand y zwischen dem Halbleitergebiet 101 und der Schicht 102 unterhalb der Dicke x der Gate-abgeschiedenen Schicht 112 in Fig. 18B gehalten wird, werden die Ränder des Halbleitergebietes 101 nicht freigelegt, wodurch die Struktur der vorliegenden Erfindung gebildet wird.
In den obigen Ausführungen wird als Halbleitergebiet 101 ein monokristallines p-Typ Silizium-Substrat angenommen. Es kann auch polykristallines Silizium, poröses Silizium, ein SiGe- Mischkristall, ein SiC-Mischkristall, GaAs oder InP verwendet werden. Selbstverständlich kann ein n-Typ Halbleiter verwendet werden. In diesem Fall werden p-Typ MISETs und nicht n-Typ MISFETs gebildet.
Die n-Typ Source- und Draingebiete 109 werden durch Ionenimplantation von Phosphor oder Arsen gebildet. Als Dotierstoff kann Antimon verwendet werden. Statt Ionenimplantation kann Festphasendiffusion oder Dampfphasendiffusion unter Verwendung von BPSG oder PSG verwendet werden. Bor kann zur Bildung von p-Typ Gebieten in einem n-Typ Substrat verwendet werden. Wenn GaAs als Halbleitergebiet 101 verwendet wird, kann als Dotierstoff für Source- und Draingebiete Ge, Si oder Sn für n-Typ Gebiete verwendet werden, und Zn oder Be für p-Typ Gebiete, welche festphasendiffundiert oder ionenimplantiert werden.
Als tragendes Substrat 111 kann ein Siliziumsubstrat, ein GaAs-Substrat, ein InP-Substrat, ein Siliziumoxidsubstrat, ein Aluminiumoxidsubstrat, ein Diamantsubstrat, ein SiC- Substrat oder eine Kombination solcher Substrate verwendet werden.
In den ersten, zweiten, vierten und fünften Ausführungen wird eine abgeschiedene Siliziumnitridschicht als Ätzstopperschicht 102 verwendet. Die Siliziumnitridschicht kann dadurch gebildet werden, daß erst eine Schicht aus Silizium abgeschieden wird und als nächstes die Schicht einer thermischen Nitrierung oder einer Ionenimplantation aus Stickstoff ausgesetzt wird. Anstelle der Siliziumnitridschicht kann eine Einzelschicht oder Verbundschicht aus ferroelektrischem Material verwendet werden, wie eine Schicht aus Bariumtitanat, Titanat oder dergleichen, oder eine paraelektrische Materialschicht aus Bariumtitanat, Tantaloxid, oder dergleichen.
Als Ätzstopperschicht 102′ wird in den Ausführungen 3, 6 und 7 eine polykristalline Siliziumschicht verwendet. Statt dessen kann eine Einzel- oder Verbundschicht aus monokristallinem Silizium, porösem Silizium, amorphem Silizium, einem SiGe-Mischkristall, einem SiC-Mischkristall, W, Ta, Ti, oder Al verwendet werden. W-, Ta-, Ti- und Al- Schichten werden in Isolatoren umgewandelt, wenn sie einer Oxidierung oder Nitrierung ausgesetzt werden.
Als Gate-Elektrode 108 wird POCl₃-diffundiertes polykristallines Silizium verwendet. Alternativ kann eine arsenimplantierte Siliziumschicht verwendet werden. Oder Phosphor bzw. Arsen können in eine Siliziumschicht unter Verwendung PSG oder AsSG festphasendiffundiert werden. Oder eine dotierte Siliziumschicht kann verwendet werden, welche mit Phosphor, Arsen oder Bor dotiert ist. Anstelle von polykristallinem Silizium kann monokristallines Silizium, poröses Silizium, amorphes Silizium, ein Metall W, Ta, Ti, Hf, Co, Pt, Pd, Al, Cu oder dergleichen, oder ein Metallsilizid verwendet werden. Oder eine vielschichtige Gate-Struktur unter Verwendung dieser Materialien kann verwendet werden.
Darüber hinaus kann die vorliegende Erfindung auf eine mesa­ artige Bauelementisolierung in einem Substrat angewendet werden, in welchem eine Halbleiterschicht auf einem isolierenden Substrat (SOI-Substrat; entsprechend der Ausführungen 4 bis 7) gebildet ist. Das heißt, daß Halbleiterschichten, in welchen Bauelemente gebildet werden sollen, in der Form von Feldern auf einem isolierenden Substrat mittels Ätzen gelassen werden, und eine isolierende Schicht, wie eine SiN-Schicht, entlang der Seitenwände jeder feldartigen Halbleiterschicht gebildet wird. In diesem Fall kann der Abstand zwischen der isolierenden Schicht und der feldartigen Halbleiterschicht kleiner gemacht werden als die Dicke der Gate-Isolierschicht eines in jener Schicht gebildeten MISFET, wodurch die gleichen Vorteile wie bei den obigen Ausführungen geschaffen werden.
Indem gemäß der vorliegenden Erfindung eine Isolierschicht, welche durch Vorverarbeitung für eine Gate-Elektrodenbildung schwer zu ätzen ist, für eine grabenartige Bauelement- Isolierschicht in der Umgebung eines Halbleitergebietes eingesetzt wird, kann die Freilegung von Rändern des Halbleitergebietes, was durch die Vorverarbeitung verursacht werden kann, verhindert werden, wodurch der Effekt eines parasitären Randtransistors vermindert wird. Gemäß der vorliegenden Erfindung werden somit eine Halbleitervorrichtung und ein Verfahren zu deren Herstellung geschaffen, welche eine verbesserte Reproduzierbarkeit haben.
Weitere Vorteile und Modifikationen werden einem Fachmann leicht in den Sinn kommen. Daher ist die Erfindung in seinen breiteren Aspekten nicht auf die spezifischen Details, repräsentativen Vorrichtungen und in dieser Beschreibung gezeigten und beschriebenen Beispiele beschränkt. Dementsprechend können verschiedene Modifikationen durchgeführt werden, ohne sich vom Geist oder Umfang des allgemeinen erfinderischen Konzeptes zu entfernen, wie es durch die angehängten Ansprüche und deren Äquivalente definiert ist.

Claims (21)

1. Halbleitervorrichtung, umfassend:
ein Halbleitersubstrat (101), welches eine Hauptoberfläche hat;
ein Halbleitergebiet, welches in der Hauptoberfläche definiert ist, und sich zwischen mindestens zwei in der Hauptoberfläche gebildeten Gräben befindet;
eine erste Isolierschicht (102), gebildet zumindest auf Seitenwänden jeder der Gräben, wobei die erste Isolierschicht (102) zumindest aus einer Schicht besteht; und
eine zweite Isolierschicht (112), welche in einem vorbestimmten Bereich einer Oberfläche des Halbleitergebietes gebildet ist, wobei die zweite Isolierschicht (112) die erste Isolierschicht (102) berührt,
wobei eine Dicke eines Abschnitts der ersten Isolierschicht (102), welcher sich am oberen Teil der Seitenwände jeder der Gräben befindet, größer als eine Dicke der zweiten Isolierschicht (112) ist.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Isolierschicht (102) eine Schicht aus Siliziumnitrid enthält.
3. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß sie ferner eine dritte Isolierschicht (103) umfaßt, welche in jedem der Gräben eingebettet ist, wobei die erste Isolierschicht (102), dazwischenliegt.
4. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß sie ferner eine leitfähige Schicht (108) umfaßt, welche gebildet ist, um über der ersten (102) der zweiten (112) und der dritten Isolierschicht (103) zu liegen.
5. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die leitfähige Schicht (108) eine Gate-Elektrode ist, und die zweite Isolierschicht (112) eine Gate- Isolierschicht ist.
6. Halbleitervorrichtung, umfassend:
ein Halbleitersubstrat (101), welches eine Hauptoberfläche hat;
ein Halbleitergebiet, welches in der Hauptoberfläche definiert ist und sich zwischen mindestens zwei in der Hauptoberfläche gebildeten Gräben befindet;
eine erste Isolierschicht (102), welche zumindest auf Seitenwänden jeder der Gräben gebildet ist;
eine zweite Isolierschicht (112), welche in einem vorbestimmten Bereich auf einer Oberfläche des Halbleitergebiets gebildet ist, wobei die zweite Isolierschicht (112) die erste Isolierschicht (102) berührt; und
eine dritte Isolierschicht (103) welche in jedem der Gräben eingebettet ist, wobei die erste Isolierschicht (102) dazwischenliegt,
wobei die erste Isolierschicht (102) eine Höhe hat, welche zumindest die Hauptoberfläche des Halbleitersubstrats (101) erreicht, und der Abstand zwischen der ersten Isolierschicht (102) und den Seitenwänden kleiner oder gleich einer Dicke der zweiten Isolierschicht (112) eingestellt ist.
7. Halbleitervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die erste Isolierschicht (102) eine Siliziumnitridschicht umfaßt, und die dritte Isolierschicht (103) eine Siliziumoxidschicht umfaßt.
8. Halbleitervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß sie ferner eine vierte Isolierschicht (104) umfaßt, welche zwischen der ersten Isolierschicht (102) und den Seitenwänden gebildet ist, wobei eine Dicke der vierten Isolierschicht (104) kleiner oder gleich einer Dicke der zweiten Isolierschicht (112) ist.
9. Halbleitervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß sie ferner eine leitfähige Schicht (108) umfaßt, welche gebildet ist, um über der ersten (102), der zweiten (112) und der dritten Isolierschicht (103) zu liegen.
10. Halbleitervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die leitfähige Schicht (108) eine Gate-Elektrode ist und die zweite Isolierschicht (112) eine Gate-Isolierschicht ist.
11. Halbleitervorrichtung, umfassend:
eine Basisschicht (103), welche einen Graben in ihrer Hauptoberfläche hat;
eine erste Isolierschicht (102), welche zumindest auf den Seitenwänden des Grabens gebildet ist;
ein Halbleitergebiet (101), welches in dem Graben eingebettet ist, wobei die erste Isolierschicht (102) dazwischenliegt, und
eine zweite Isolierschicht (112), welche in einem vorbestimmten Bereich einer Oberfläche des Halbleitergebiets (101) gebildet ist, wobei die zweite Isolierschicht (112) die erste Isolierschicht (102) berührt,
wobei die erste Isolierschicht (102) eine Höhe hat, welche zumindest die Hauptoberfläche der Basisschicht (103) erreicht, und ein Abstand zwischen der ersten Isolierschicht (102) und den Seitenwänden kleiner oder gleich einer Dicke der zweiten Isolierschicht (112) ist.
12. Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die erste Isolierschicht (102) eine Siliziumnitridschicht umfaßt.
13. Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß sie ferner eine dritte Isolierschicht (104) umfaßt, welche zwischen der ersten Isolierschicht (102) und den Seitenwänden gebildet ist- wobei eine Dicke der dritten Isolierschicht (104) kleiner oder gleich einer Dicke der zweiten Isolierschicht (112) ist.
14. Halbleitervorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß sie ferner eine leitfähige Schicht (108) umfaßt, welche gebildet ist, um über der ersten (102), der zweiten (112) und der dritten (104) Isolierschicht zu liegen.
15. Halbleitervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die leitfähige Schicht (108) eine Gate-Elektrode ist, und die zweite Isolierschicht (112) eine Gate- Isolierschicht ist.
16. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend die Schritte:
Bilden einer Vielzahl von Gräben in einer ersten Oberfläche eines Halbleitersubstrats (101);
Bilden einer Pufferisolierschicht (104) und einer Ätzstopperschicht (102) nacheinander über der ersten Oberfläche des mit den Gräben gebildeten Halbleitersubstrats (101);
Abscheiden einer Bauelement-Isolierschicht (103) über der ersten Oberfläche des Halbleitersubstrats (101); Zurückätzen der Bauelement-Isolierschicht (103), der Pufferisolierschicht (104) und der Ätzstopperschicht (102) bis die erste Oberfläche des Substrats (101) freigelegt ist, um dadurch die Bauelement-Isolierschicht (103) in den Gräben zu vergraben und die Ätzstopperschicht (102) zumindest auf Seitenwänden der Gräben zu lassen, so daß die Ätzstopperschicht (102) eine Höhe hat, welche zumindest eine Höhe der ersten Oberfläche des Substrats (101) erreicht; und
Bilden einer Gate-Isolierschicht (112) auf einem vorbestimmten Bereich der ersten Oberfläche des Substrats (101), welcher zwischen mindestens zwei der Gräben angeordnet ist, um so mit der ersten Pufferisolierschicht (104) in Berührung zu kommen.
17. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die Ätzstopperschicht (102) eine Siliziumnitridschicht umfaßt.
18. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß es ferner einen Schritt zur Bildung einer Gate-Elektrode (108) auf einer Gate-Isolierschicht (112) umfaßt.
19. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend die Schritte:
Bilden einer Vielzahl von Gräben in einer ersten Oberfläche eines Halbleitersubstrats (101);
Bilden einer Pufferisolierschicht (104) und einer Ätzstopperschicht (102) nacheinander über der ersten Oberfläche des mit den Gräben gebildeten Halbleitersubstrats (101);
Abscheiden einer Bauelement-Isolierschicht (103) über der ersten Oberfläche des Halbleitersubstrats (101);
Abflachen einer Oberfläche der Bauelement-Isolierschicht (103) und Aufbringen eines tragenden Substrats (111) auf die Bauelement-Isolierschicht (103);
Ätzen einer zweiten Oberfläche des Halbleitersubstrats (101), welche der ersten Oberfläche, in welcher das Bauelement-Isoliergebiet (103) definiert ist, gegenüberliegt, bis zumindest die Ätzstopperschicht (102) freigelegt ist, wodurch ein Bauelementbildungs- Halbleitergebiet definiert wird, welches von der Bauelement-Isolierschicht (103) umgeben wird; und
Bilden einer Gate-Isolierschicht (112) auf einem vorbestimmten Bereich einer freiliegenden Oberfläche des Bauelementbildungs-Halbleitergebiets, so daß ein Teil der Gate-Isolierschicht (112) die Pufferisolierschicht (104) berührt.
20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß die Ätzstopperschicht (102) eine Siliziumnitridschicht ist.
21. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß es ferner einen Schritt zur Bildung einer Gate-Elektrode (108) auf der Gate-Isolierschicht (112) umfaßt.
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