JP2003007872A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 信頼性の高い半導体装置を提供する。
【解決手段】 半導体装置は、シリコン基板１と、シリ
コン基板１の第１の表面１ｆにゲート絶縁膜２１を介在
させて形成された、側壁２２ｓを有するフローティング
ゲート電極２２と、側壁２２ｓ上と第１の表面１ｆの一
部分上に形成された第１および第２の側壁絶縁層２３お
よび２４と、第２の表面１ｓ近傍のシリコン基板１の部
分から第１および第２の側壁絶縁層２３および２４とシ
リコン基板１との界面近傍のシリコン基板１の分まで延
在するように形成された窒素含有層１２とを備える。
コン基板１の第１の表面１ｆにゲート絶縁膜２１を介在
させて形成された、側壁２２ｓを有するフローティング
ゲート電極２２と、側壁２２ｓ上と第１の表面１ｆの一
部分上に形成された第１および第２の側壁絶縁層２３お
よび２４と、第２の表面１ｓ近傍のシリコン基板１の部
分から第１および第２の側壁絶縁層２３および２４とシ
リコン基板１との界面近傍のシリコン基板１の分まで延
在するように形成された窒素含有層１２とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、トレンチによりトランジ
スタ同士が分離される半導体装置とその製造方法に関す
るものである。
びその製造方法に関し、特に、トレンチによりトランジ
スタ同士が分離される半導体装置とその製造方法に関す
るものである。
【０００２】
【従来の技術】従来、複数のトランジスタがトレンチに
より分離されるような半導体装置が広く知られている。
このような半導体装置は、たとえば“A Shallow-Trench
-Isolation Flash Memory Technology with a Source-B
ias Programming Method”IEDM, pp177-180, 1996に開
示されている。
より分離されるような半導体装置が広く知られている。
このような半導体装置は、たとえば“A Shallow-Trench
-Isolation Flash Memory Technology with a Source-B
ias Programming Method”IEDM, pp177-180, 1996に開
示されている。
【０００３】図１１は、上記文献に記載された、従来の
半導体装置の断面図である。図１１を参照して、従来の
半導体装置では、シリコン基板１０１上にトレンチ１０
１ｈが複数個形成されている。トレンチ１０１ｈはシリ
コン基板１０１の表面１０１ｓにより規定されている。
表面１０１ｓには、酸化物層１１１が形成されている。
表面１０１ｓ上にはシリコン酸化膜１１２が形成されて
いる。シリコン酸化膜１１２に接触するようにポリシリ
コン膜１１９が充填されており、ポリシリコン膜１１９
の表面に酸化物層１１７が形成されている。
半導体装置の断面図である。図１１を参照して、従来の
半導体装置では、シリコン基板１０１上にトレンチ１０
１ｈが複数個形成されている。トレンチ１０１ｈはシリ
コン基板１０１の表面１０１ｓにより規定されている。
表面１０１ｓには、酸化物層１１１が形成されている。
表面１０１ｓ上にはシリコン酸化膜１１２が形成されて
いる。シリコン酸化膜１１２に接触するようにポリシリ
コン膜１１９が充填されており、ポリシリコン膜１１９
の表面に酸化物層１１７が形成されている。
【０００４】隣り合うトレンチ１０１ｈの間にはゲート
絶縁膜１２１を介在させてシリコン基板１０１上にフロ
ーティングゲート電極１２２が形成されている。フロー
ティングゲート電極１２２は、下部導電層１２２ａと、
上部導電層１２２ｂとにより構成される。
絶縁膜１２１を介在させてシリコン基板１０１上にフロ
ーティングゲート電極１２２が形成されている。フロー
ティングゲート電極１２２は、下部導電層１２２ａと、
上部導電層１２２ｂとにより構成される。
【０００５】シリコン酸化膜１２３は、下部導電層１２
２ａの側壁と、ゲート絶縁膜１２１とに接触するように
構成される。シリコン酸化膜１２３上に側壁絶縁層１２
４が形成されている。側壁絶縁層１２４は、シリコン窒
化膜からなる。
２ａの側壁と、ゲート絶縁膜１２１とに接触するように
構成される。シリコン酸化膜１２３上に側壁絶縁層１２
４が形成されている。側壁絶縁層１２４は、シリコン窒
化膜からなる。
【０００６】隣り合うフローティングゲート電極１２２
が、その間に介在するトレンチ１０１ｈにより分離され
ている。
が、その間に介在するトレンチ１０１ｈにより分離され
ている。
【０００７】フローティングゲート電極１２２上に誘電
体膜１２５を介在させてコントロールゲート電極１３１
が形成されている。コントロールゲート電極１３１は、
紙面の右から左側へ延びるように形成されている。
体膜１２５を介在させてコントロールゲート電極１３１
が形成されている。コントロールゲート電極１３１は、
紙面の右から左側へ延びるように形成されている。
【０００８】次に、図１１で示す半導体装置の製造方法
について説明する。図１２〜図１５は、図１１で示す半
導体装置の製造方法を説明するために示す断面図であ
る。図１２を参照して、シリコン基板１０１の表面にゲ
ート絶縁膜１２１を形成する。ゲート絶縁膜１２１上に
ポリシリコン膜を形成し、その上にシリコン酸化膜を形
成し、その上にシリコン窒化膜を形成する。シリコン窒
化膜上にパターニングされたレジストパターンを形成
し、レジストパターンに従ってシリコン窒化膜、シリコ
ン酸化膜およびポリシリコン膜をエッチングする。これ
によりシリコン窒化膜１２７、シリコン酸化膜１２８お
よび下部導電層１２２ａを形成する。シリコン窒化膜１
２７および下部導電層１２２ａをマスクとしてシリコン
基板１０１に不純物イオンを注入することによりソース
およびドレイン領域としての不純物領域１１６を形成す
る。
について説明する。図１２〜図１５は、図１１で示す半
導体装置の製造方法を説明するために示す断面図であ
る。図１２を参照して、シリコン基板１０１の表面にゲ
ート絶縁膜１２１を形成する。ゲート絶縁膜１２１上に
ポリシリコン膜を形成し、その上にシリコン酸化膜を形
成し、その上にシリコン窒化膜を形成する。シリコン窒
化膜上にパターニングされたレジストパターンを形成
し、レジストパターンに従ってシリコン窒化膜、シリコ
ン酸化膜およびポリシリコン膜をエッチングする。これ
によりシリコン窒化膜１２７、シリコン酸化膜１２８お
よび下部導電層１２２ａを形成する。シリコン窒化膜１
２７および下部導電層１２２ａをマスクとしてシリコン
基板１０１に不純物イオンを注入することによりソース
およびドレイン領域としての不純物領域１１６を形成す
る。
【０００９】図１３を参照して、シリコン基板１０１表
面にシリコン酸化膜１２３およびシリコン窒化膜を堆積
する。これらを全面エッチバックして、側壁絶縁層１２
４とシリコン酸化膜１２３とを形成する。シリコン窒化
膜１２７と側壁絶縁層１２４とをマスクとしてシリコン
基板１０１を全面エッチバックすることによりトレンチ
１０１ｈを形成する。トレンチ１０１ｈの表面を酸化し
て酸化物層１１１を形成する。
面にシリコン酸化膜１２３およびシリコン窒化膜を堆積
する。これらを全面エッチバックして、側壁絶縁層１２
４とシリコン酸化膜１２３とを形成する。シリコン窒化
膜１２７と側壁絶縁層１２４とをマスクとしてシリコン
基板１０１を全面エッチバックすることによりトレンチ
１０１ｈを形成する。トレンチ１０１ｈの表面を酸化し
て酸化物層１１１を形成する。
【００１０】図１４を参照して、ＣＶＤ（chemical vap
or deposition）によりシリコン酸化膜１１２を形成す
る。その上にポリシリコン膜１１９を堆積する。これら
を全面エッチバックすることにより、シリコン窒化膜１
２７を露出させる。
or deposition）によりシリコン酸化膜１１２を形成す
る。その上にポリシリコン膜１１９を堆積する。これら
を全面エッチバックすることにより、シリコン窒化膜１
２７を露出させる。
【００１１】図１５を参照して、ポリシリコン膜１１９
の表面を酸化して酸化物層１１７を形成する。さらにシ
リコン窒化膜１２７を除去する。
の表面を酸化して酸化物層１１７を形成する。さらにシ
リコン窒化膜１２７を除去する。
【００１２】図１１を参照して、下部導電層１２２ａの
表面を洗浄した後、ポリシリコン膜を形成する。ポリシ
リコン膜をエッチングすることにより上部導電層１２２
ｂを形成する。上部導電層１２２ｂ上にシリコン酸化
膜、シリコン窒化膜およびシリコン酸化膜からなるＯＮ
Ｏ（oxide nitride oxide）膜により構成される誘電体
膜１２５を形成する。誘電体膜１２５上にコントロール
ゲート電極１３１を形成することにより図１１で示す半
導体装置が完成する。
表面を洗浄した後、ポリシリコン膜を形成する。ポリシ
リコン膜をエッチングすることにより上部導電層１２２
ｂを形成する。上部導電層１２２ｂ上にシリコン酸化
膜、シリコン窒化膜およびシリコン酸化膜からなるＯＮ
Ｏ（oxide nitride oxide）膜により構成される誘電体
膜１２５を形成する。誘電体膜１２５上にコントロール
ゲート電極１３１を形成することにより図１１で示す半
導体装置が完成する。
【００１３】
【発明が解決しようとする課題】上述のような従来の半
導体装置で生じる問題について、以下図面を参照して説
明する。
導体装置で生じる問題について、以下図面を参照して説
明する。
【００１４】図１６は、従来の半導体装置で生じるある
問題点を説明するための断面図である。図１６を参照し
て、従来の工程において、酸化物層１１７を製造する際
には、シリコン基板１０１は酸化性雰囲気に晒される。
このとき、酸素ガスがシリコン酸化膜１１２および酸化
物層１１１を透過してシリコン基板１０１に達する。こ
れにより、シリコン基板１０１のうち、表面１０１ｓに
接触する部分が酸化されて酸化物層１３５が生じる。酸
化物層１３５が生じると、その部分の体積はシリコンに
比べて大きくなるため、新たに酸化物層１３５が生じた
部分の近傍には結晶欠陥が発生する。このような結晶欠
陥がフローティングゲート電極１２２の下のチャネル部
分に発生すると、結晶欠陥に不純物領域１１６内のヒ素
が捕獲され、実質的なチャネル長が短くなる。このよう
なトランジスタの隣り合う不純物領域間に電位差を加え
ると、ソースとドレイン間のパンチスルーにより常時電
流が流れてしまう。すると、選択したメモリセルトラン
ジスタが誤動作し、半導体装置の信頼性が低下するとい
う問題があった。また、ＯＮＯ膜である誘電体膜１２５
の酸化膜を形成する場合でも同様の問題が生じる。
問題点を説明するための断面図である。図１６を参照し
て、従来の工程において、酸化物層１１７を製造する際
には、シリコン基板１０１は酸化性雰囲気に晒される。
このとき、酸素ガスがシリコン酸化膜１１２および酸化
物層１１１を透過してシリコン基板１０１に達する。こ
れにより、シリコン基板１０１のうち、表面１０１ｓに
接触する部分が酸化されて酸化物層１３５が生じる。酸
化物層１３５が生じると、その部分の体積はシリコンに
比べて大きくなるため、新たに酸化物層１３５が生じた
部分の近傍には結晶欠陥が発生する。このような結晶欠
陥がフローティングゲート電極１２２の下のチャネル部
分に発生すると、結晶欠陥に不純物領域１１６内のヒ素
が捕獲され、実質的なチャネル長が短くなる。このよう
なトランジスタの隣り合う不純物領域間に電位差を加え
ると、ソースとドレイン間のパンチスルーにより常時電
流が流れてしまう。すると、選択したメモリセルトラン
ジスタが誤動作し、半導体装置の信頼性が低下するとい
う問題があった。また、ＯＮＯ膜である誘電体膜１２５
の酸化膜を形成する場合でも同様の問題が生じる。
【００１５】図１７は、従来の半導体装置で生じる別の
問題点を説明するための断面図である。図１７を参照し
て、通常、ソースおよびドレイン間では、矢印１４２で
示す方向に電子が移動する。しかしながら、ソースから
ドレインへ移動する電子のうちのいくらかは、矢印１４
３で示す方向に移動してゲート絶縁膜１２１中のトラッ
プ準位に捕獲される、いわゆるホットエレクトロン現象
が生じる。これにより、トランジスタのしきい値電圧が
変動し、半導体装置の信頼性が低下するという問題があ
った。
問題点を説明するための断面図である。図１７を参照し
て、通常、ソースおよびドレイン間では、矢印１４２で
示す方向に電子が移動する。しかしながら、ソースから
ドレインへ移動する電子のうちのいくらかは、矢印１４
３で示す方向に移動してゲート絶縁膜１２１中のトラッ
プ準位に捕獲される、いわゆるホットエレクトロン現象
が生じる。これにより、トランジスタのしきい値電圧が
変動し、半導体装置の信頼性が低下するという問題があ
った。
【００１６】そこで、この発明は上述のような問題点を
解決するためになされたものであり、信頼性の高い半導
体装置を提供することを目的とするものである。
解決するためになされたものであり、信頼性の高い半導
体装置を提供することを目的とするものである。
【００１７】
【課題を解決するための手段】この発明に従った半導体
装置は、半導体基板と、ゲート電極と、側壁絶縁層と、
窒素含有層とを備える。半導体基板は、第１の表面と、
この第１の表面に連なって溝を規定する第２の表面とを
有する。ゲート電極は、半導体基板の第１の表面にゲー
ト絶縁膜を介在させて形成され、側壁を有する。側壁絶
縁層は、側壁上と第１の表面の一部分上とに形成され
る。窒素含有層は、第２の表面近傍の半導体基板の部分
から、側壁絶縁層と半導体基板との界面近傍の半導体基
板の部分まで延在するように形成される。窒素含有層中
の窒素濃度は、ゲート電極下の半導体基板の第１の表面
での窒素濃度よりも大きい。
装置は、半導体基板と、ゲート電極と、側壁絶縁層と、
窒素含有層とを備える。半導体基板は、第１の表面と、
この第１の表面に連なって溝を規定する第２の表面とを
有する。ゲート電極は、半導体基板の第１の表面にゲー
ト絶縁膜を介在させて形成され、側壁を有する。側壁絶
縁層は、側壁上と第１の表面の一部分上とに形成され
る。窒素含有層は、第２の表面近傍の半導体基板の部分
から、側壁絶縁層と半導体基板との界面近傍の半導体基
板の部分まで延在するように形成される。窒素含有層中
の窒素濃度は、ゲート電極下の半導体基板の第１の表面
での窒素濃度よりも大きい。
【００１８】このように構成された半導体装置では、窒
素含有層は、溝を規定する第２の表面近傍の半導体基板
の部分から側壁絶縁層と半導体基板との界面近傍の半導
体基板の部分まで延在する。この部分では、半導体基板
に窒素が含まれているため、半導体基板が酸化されるの
を防止することができる。そのため、半導体基板の体積
が大きくなるのを防ぐことができ、結晶欠陥の発生を未
然に防止することができる。その結果、パンチスルー現
象などを防止でき、信頼性の高い半導体装置を提供する
ことができる。また、側壁絶縁層と半導体基板との界面
近傍の半導体基板の部分に窒素含有層が形成されている
ため、この付近に形成される絶縁層中のトラップ準位密
度が減少する。そのため、電子が捕獲されるのを抑制で
き、信頼性の高い半導体装置を得ることができる。さら
に、窒素含有層中の窒素濃度はゲート電極下の半導体基
板の第１の表面での窒素濃度よりも大きいため、ゲート
電極下のチャネル領域では窒素濃度が小さい。その結
果、しきい値が変動するのを防止することができる、信
頼性の高い半導体装置を提供することができる。
素含有層は、溝を規定する第２の表面近傍の半導体基板
の部分から側壁絶縁層と半導体基板との界面近傍の半導
体基板の部分まで延在する。この部分では、半導体基板
に窒素が含まれているため、半導体基板が酸化されるの
を防止することができる。そのため、半導体基板の体積
が大きくなるのを防ぐことができ、結晶欠陥の発生を未
然に防止することができる。その結果、パンチスルー現
象などを防止でき、信頼性の高い半導体装置を提供する
ことができる。また、側壁絶縁層と半導体基板との界面
近傍の半導体基板の部分に窒素含有層が形成されている
ため、この付近に形成される絶縁層中のトラップ準位密
度が減少する。そのため、電子が捕獲されるのを抑制で
き、信頼性の高い半導体装置を得ることができる。さら
に、窒素含有層中の窒素濃度はゲート電極下の半導体基
板の第１の表面での窒素濃度よりも大きいため、ゲート
電極下のチャネル領域では窒素濃度が小さい。その結
果、しきい値が変動するのを防止することができる、信
頼性の高い半導体装置を提供することができる。
【００１９】また好ましくは、半導体装置は、側壁絶縁
層の下の半導体基板の部分に形成された不純物領域をさ
らに備える。この場合、不純物領域間でのパンチスルー
を防止することができ、信頼性の高い半導体装置を提供
することができる。
層の下の半導体基板の部分に形成された不純物領域をさ
らに備える。この場合、不純物領域間でのパンチスルー
を防止することができ、信頼性の高い半導体装置を提供
することができる。
【００２０】また好ましくは、半導体装置は、溝に充填
された埋込絶縁層をさらに備える。また好ましくは、半
導体装置は、ゲート電極上に誘電体膜を介在させて形成
されたコントロールゲート電極をさらに備える。この場
合、信頼性の高い不揮発性の半導体記憶装置を提供する
ことができる。
された埋込絶縁層をさらに備える。また好ましくは、半
導体装置は、ゲート電極上に誘電体膜を介在させて形成
されたコントロールゲート電極をさらに備える。この場
合、信頼性の高い不揮発性の半導体記憶装置を提供する
ことができる。
【００２１】また好ましくは、ゲート電極は、ゲート絶
縁膜に接触するように形成された下部導電層と、下部導
電層上に形成されてコントロールゲート電極と向かい合
う上部導電層とを含み、上部導電層の幅は、下部導電層
の幅よりも大きい。この場合、上部導電層の幅が下部導
電層の幅よりも大きいため、上部導電層とコントロール
ゲート電極とが向かい合う面積を増加させることができ
る。その結果、コントロールゲート電極と上部導電層と
の間の容量が大きくなり、コントロールゲート電極に印
加する電圧を少なくしても動作することが可能な不揮発
性の半導体記憶装置を提供することができる。
縁膜に接触するように形成された下部導電層と、下部導
電層上に形成されてコントロールゲート電極と向かい合
う上部導電層とを含み、上部導電層の幅は、下部導電層
の幅よりも大きい。この場合、上部導電層の幅が下部導
電層の幅よりも大きいため、上部導電層とコントロール
ゲート電極とが向かい合う面積を増加させることができ
る。その結果、コントロールゲート電極と上部導電層と
の間の容量が大きくなり、コントロールゲート電極に印
加する電圧を少なくしても動作することが可能な不揮発
性の半導体記憶装置を提供することができる。
【００２２】また好ましくは、半導体装置は、第２の表
面に形成された酸化物層をさらに備える。この場合、第
２の表面に酸化物層が形成されているため、第２の表面
での界面準位の発生を防止することができる。
面に形成された酸化物層をさらに備える。この場合、第
２の表面に酸化物層が形成されているため、第２の表面
での界面準位の発生を防止することができる。
【００２３】また好ましくは、窒素含有層と第２の表面
との間に酸化物層が形成されている。
との間に酸化物層が形成されている。
【００２４】この発明に従った半導体装置の製造方法
は、半導体基板の第１の表面上にゲート絶縁膜を介在さ
せて側壁を有するゲート電極を形成する工程と、ゲート
電極の側壁上と第１の表面の一部分上とに側壁絶縁層を
形成する工程と、ゲート電極と側壁絶縁層とをマスクと
して半導体基板をエッチングすることにより、第２の表
面により規定される溝を半導体基板に形成する工程と、
窒素または窒素化合物を含む雰囲気に半導体基板を保つ
ことにより、第２の表面近傍の半導体基板の部分から、
側壁絶縁層と半導体基板との界面近傍の半導体基板の部
分まで延在する窒素含有層を形成する工程とを備える。
は、半導体基板の第１の表面上にゲート絶縁膜を介在さ
せて側壁を有するゲート電極を形成する工程と、ゲート
電極の側壁上と第１の表面の一部分上とに側壁絶縁層を
形成する工程と、ゲート電極と側壁絶縁層とをマスクと
して半導体基板をエッチングすることにより、第２の表
面により規定される溝を半導体基板に形成する工程と、
窒素または窒素化合物を含む雰囲気に半導体基板を保つ
ことにより、第２の表面近傍の半導体基板の部分から、
側壁絶縁層と半導体基板との界面近傍の半導体基板の部
分まで延在する窒素含有層を形成する工程とを備える。
【００２５】このような工程を備えた半導体装置の製造
方法に従えば、溝を規定する第２の表面近傍の半導体基
板の部分から側壁絶縁層と半導体基板との界面近傍の半
導体基板の部分まで延在するように窒素含有層を形成す
る。この部分では、半導体基板に窒素が含まれているた
め、半導体基板が酸化されるのを防止することができ
る。そのため、半導体基板の体積が大きくなるのを防ぐ
ことができ、結晶欠陥の発生を未然に防止することがで
きる。その結果、パンチスルー現象などを防止でき、信
頼性の高い半導体装置を提供することができる。また、
側壁絶縁層と半導体基板との界面近傍の半導体基板の部
分に窒素含有層を形成するため、この付近に形成される
絶縁層中のトラップ準位密度が減少する。そのため、電
子が捕獲されるのを抑制でき、信頼性の高い半導体装置
を得ることができる。さらに、窒素含有層中の窒素濃度
はゲート電極下の半導体基板の第１の表面での窒素濃度
よりも大きいため、ゲート電極下のチャネル領域では窒
素濃度が小さい。その結果、しきい値が変動するのを防
止することができる、信頼性の高い半導体装置を提供す
ることができる。
方法に従えば、溝を規定する第２の表面近傍の半導体基
板の部分から側壁絶縁層と半導体基板との界面近傍の半
導体基板の部分まで延在するように窒素含有層を形成す
る。この部分では、半導体基板に窒素が含まれているた
め、半導体基板が酸化されるのを防止することができ
る。そのため、半導体基板の体積が大きくなるのを防ぐ
ことができ、結晶欠陥の発生を未然に防止することがで
きる。その結果、パンチスルー現象などを防止でき、信
頼性の高い半導体装置を提供することができる。また、
側壁絶縁層と半導体基板との界面近傍の半導体基板の部
分に窒素含有層を形成するため、この付近に形成される
絶縁層中のトラップ準位密度が減少する。そのため、電
子が捕獲されるのを抑制でき、信頼性の高い半導体装置
を得ることができる。さらに、窒素含有層中の窒素濃度
はゲート電極下の半導体基板の第１の表面での窒素濃度
よりも大きいため、ゲート電極下のチャネル領域では窒
素濃度が小さい。その結果、しきい値が変動するのを防
止することができる、信頼性の高い半導体装置を提供す
ることができる。
【００２６】また好ましくは、半導体装置の製造方法
は、窒素含有層を形成する前に、第２の表面を酸化して
酸化物層を形成する工程をさらに備える。この場合、酸
化物層を形成することにより第２の表面での界面準位の
発生を防止することができる。
は、窒素含有層を形成する前に、第２の表面を酸化して
酸化物層を形成する工程をさらに備える。この場合、酸
化物層を形成することにより第２の表面での界面準位の
発生を防止することができる。
【００２７】また好ましくは、半導体装置の製造方法
は、ゲート電極を形成した後、側壁絶縁層を形成する前
に、ゲート電極をマスクとして半導体基板に不純物を注
入することにより、ゲート電極の両側の半導体基板の部
分に不純物領域を形成する工程をさらに備える。この場
合、不純物領域間でのパンチスルー現象を防止すること
ができ、信頼性の高い半導体装置を提供することができ
る。
は、ゲート電極を形成した後、側壁絶縁層を形成する前
に、ゲート電極をマスクとして半導体基板に不純物を注
入することにより、ゲート電極の両側の半導体基板の部
分に不純物領域を形成する工程をさらに備える。この場
合、不純物領域間でのパンチスルー現象を防止すること
ができ、信頼性の高い半導体装置を提供することができ
る。
【００２８】また好ましくは、半導体装置の製造方法
は、窒素含有層を形成した後、溝を充填する埋込絶縁層
を形成する工程をさらに備える。
は、窒素含有層を形成した後、溝を充填する埋込絶縁層
を形成する工程をさらに備える。
【００２９】また、窒素を含む雰囲気に半導体基板を保
つことは、半導体基板を一酸化窒素雰囲気中に保つこと
を含む。この場合、一酸化窒素により、側壁絶縁膜中の
結晶欠陥をさらに減少させることができる。
つことは、半導体基板を一酸化窒素雰囲気中に保つこと
を含む。この場合、一酸化窒素により、側壁絶縁膜中の
結晶欠陥をさらに減少させることができる。
【００３０】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照して説明する。
いて、図面を参照して説明する。
【００３１】（実施の形態１）図１は、この発明の実施
の形態１に従った半導体装置の断面図である。図１を参
照して、この発明の実施の形態１に従った半導体装置
は、不揮発性半導体記憶装置としてのＥＥＰＲＯＭ（el
ectrically erasable programmable read-only memor
y）、具体的には、フラッシュメモリであり、第１の表
面１ｆと、この第１の表面１ｆに連なって溝としてのト
レンチ１ｈを規定する第２の表面１ｓとを有する半導体
基板としてのシリコン基板１と、シリコン基板１の第１
の表面１ｆにゲート絶縁膜２１を介在させて形成され
た、側壁２２ｓを有するゲート電極としてのフローティ
ングゲート電極２２と、側壁２２ｓと第１の表面１ｆの
一部分上に形成された側壁絶縁層としての第１の側壁絶
縁層２３および第２の側壁絶縁層２４と、第２の表面１
ｓ近傍のシリコン基板１の部分から、第１および第２の
側壁絶縁層２３および２４とシリコン基板１との界面近
傍のシリコン基板１の部分まで延在するように形成され
た窒素含有層１２とを備える。窒素含有層１２中の窒素
濃度は、フローティングゲート電極２２下のシリコン基
板１の第１の表面１ｆでの窒素濃度よりも大きい。
の形態１に従った半導体装置の断面図である。図１を参
照して、この発明の実施の形態１に従った半導体装置
は、不揮発性半導体記憶装置としてのＥＥＰＲＯＭ（el
ectrically erasable programmable read-only memor
y）、具体的には、フラッシュメモリであり、第１の表
面１ｆと、この第１の表面１ｆに連なって溝としてのト
レンチ１ｈを規定する第２の表面１ｓとを有する半導体
基板としてのシリコン基板１と、シリコン基板１の第１
の表面１ｆにゲート絶縁膜２１を介在させて形成され
た、側壁２２ｓを有するゲート電極としてのフローティ
ングゲート電極２２と、側壁２２ｓと第１の表面１ｆの
一部分上に形成された側壁絶縁層としての第１の側壁絶
縁層２３および第２の側壁絶縁層２４と、第２の表面１
ｓ近傍のシリコン基板１の部分から、第１および第２の
側壁絶縁層２３および２４とシリコン基板１との界面近
傍のシリコン基板１の部分まで延在するように形成され
た窒素含有層１２とを備える。窒素含有層１２中の窒素
濃度は、フローティングゲート電極２２下のシリコン基
板１の第１の表面１ｆでの窒素濃度よりも大きい。
【００３２】また、半導体装置は、第１および第２の側
壁絶縁層２３および２４下のシリコン基板１の部分に形
成された不純物領域としての低濃度不純物領域１６およ
び高濃度不純物領域１７をさらに備える。また半導体装
置は、トレンチ１ｈに形成された埋込絶縁層１９をさら
に備える。
壁絶縁層２３および２４下のシリコン基板１の部分に形
成された不純物領域としての低濃度不純物領域１６およ
び高濃度不純物領域１７をさらに備える。また半導体装
置は、トレンチ１ｈに形成された埋込絶縁層１９をさら
に備える。
【００３３】また、半導体装置は、フローティングゲー
ト電極２２上に誘電体膜２５を介在させて形成されたコ
ントロールゲート電極３１をさらに備える。
ト電極２２上に誘電体膜２５を介在させて形成されたコ
ントロールゲート電極３１をさらに備える。
【００３４】フローティングゲート電極２２は、ゲート
絶縁膜２１に接触するように形成された下部導電層と、
下部導電層２２ａ上に形成されてコントロールゲート電
極３１と向かい合う上部導電層２２ｂとを含む。上部導
電層２２ｂの幅はＷ１は、下部導電層２２ａの幅Ｗ２よ
りも大きい。
絶縁膜２１に接触するように形成された下部導電層と、
下部導電層２２ａ上に形成されてコントロールゲート電
極３１と向かい合う上部導電層２２ｂとを含む。上部導
電層２２ｂの幅はＷ１は、下部導電層２２ａの幅Ｗ２よ
りも大きい。
【００３５】半導体装置は、第２の表面１ｓに形成され
た酸化物層１１をさらに備える。窒素含有層１２と第２
の表面１ｓとの間に酸化物層１１が形成されている。
た酸化物層１１をさらに備える。窒素含有層１２と第２
の表面１ｓとの間に酸化物層１１が形成されている。
【００３６】シリコン基板１の第１の表面１ｆは、ほぼ
平坦な形状であり、この第１の表面１ｆに連なるよう
に、溝を規定する第２の表面１ｓが形成されている。第
２の表面１ｓは、第１の表面１ｆから、シリコン基板１
の内部へ潜り込むように延びる。
平坦な形状であり、この第１の表面１ｆに連なるよう
に、溝を規定する第２の表面１ｓが形成されている。第
２の表面１ｓは、第１の表面１ｆから、シリコン基板１
の内部へ潜り込むように延びる。
【００３７】トレンチ１ｈは、第２の表面１ｓにより規
定される。トレンチ１ｈは、紙面の手前から奥へ延びる
ように形成されており、その深さおよび幅は適宜設定す
ることができる。
定される。トレンチ１ｈは、紙面の手前から奥へ延びる
ように形成されており、その深さおよび幅は適宜設定す
ることができる。
【００３８】第２の表面１ｓを規定するシリコン基板１
には、シリコン基板１が酸化されて酸化物層１１が形成
されている。酸化物層１１と接触するように、窒素含有
層１２が形成されている。窒素含有層１２では、酸化物
層１１に比べて、窒素の含有率が大きくなっている。す
なわち、窒素含有層１２から酸化物層１１に近づくにつ
れて、窒素の含有量は少なくなる。これに対して、窒素
含有層１２から酸化物層１１に近づくにつれて、酸素の
含有量は大きくなる。窒素含有層１２は、第２の表面１
ｓ近傍だけでなく、第１の表面１ｆ近傍にも形成されて
いる。窒素含有層１２は、フローティングゲート電極２
２を構成する下部導電層２２ａの真下の部分以外に形成
されている。なお、窒素含有層１２と酸化物層１１の界
面近傍では、シリコン酸窒化膜が形成されている。
には、シリコン基板１が酸化されて酸化物層１１が形成
されている。酸化物層１１と接触するように、窒素含有
層１２が形成されている。窒素含有層１２では、酸化物
層１１に比べて、窒素の含有率が大きくなっている。す
なわち、窒素含有層１２から酸化物層１１に近づくにつ
れて、窒素の含有量は少なくなる。これに対して、窒素
含有層１２から酸化物層１１に近づくにつれて、酸素の
含有量は大きくなる。窒素含有層１２は、第２の表面１
ｓ近傍だけでなく、第１の表面１ｆ近傍にも形成されて
いる。窒素含有層１２は、フローティングゲート電極２
２を構成する下部導電層２２ａの真下の部分以外に形成
されている。なお、窒素含有層１２と酸化物層１１の界
面近傍では、シリコン酸窒化膜が形成されている。
【００３９】第１の表面１ｆには、シリコン酸化膜から
なるゲート絶縁膜２１が形成されている。ゲート絶縁膜
２１上に、フローティングゲート電極２２を構成する下
部導電層２２ａが形成されている。下部導電層２２ａ
は、導電性の材料、たとえばドープトポリシリコンによ
り構成される。下部導電層２２ａは側壁２２ｓを有し、
側壁２２ｓに直接接触するように第１の側壁絶縁層２３
が形成されている。第１の側壁絶縁層２３に接触するよ
うに第２の側壁絶縁層２４が形成されている。
なるゲート絶縁膜２１が形成されている。ゲート絶縁膜
２１上に、フローティングゲート電極２２を構成する下
部導電層２２ａが形成されている。下部導電層２２ａ
は、導電性の材料、たとえばドープトポリシリコンによ
り構成される。下部導電層２２ａは側壁２２ｓを有し、
側壁２２ｓに直接接触するように第１の側壁絶縁層２３
が形成されている。第１の側壁絶縁層２３に接触するよ
うに第２の側壁絶縁層２４が形成されている。
【００４０】ゲート絶縁膜２１下には、しきい値を調整
するためのチャネルドープ領域１５が形成されている。
チャネルドープ領域１５では、ｐ型の不純物としてボロ
ンが注入されている。
するためのチャネルドープ領域１５が形成されている。
チャネルドープ領域１５では、ｐ型の不純物としてボロ
ンが注入されている。
【００４１】チャネルドープ領域１５の両側で、第１の
側壁絶縁層２３の下には、一対の低濃度不純物領域１６
が互いに距離を隔てて形成されている。低濃度不純物領
域１６では、ｎ型の不純物としてのヒ素が注入されてい
る。低濃度不純物領域１６の両側で第２の側壁絶縁層２
４の下では、互いに距離を隔てて１対の高濃度不純物領
域１７が形成されている。高濃度不純物領域１７では、
ｎ型の不純物としてのヒ素が注入されている。高濃度不
純物領域１７中のヒ素の濃度は、低濃度不純物領域１６
中のヒ素の濃度よりも大きい。
側壁絶縁層２３の下には、一対の低濃度不純物領域１６
が互いに距離を隔てて形成されている。低濃度不純物領
域１６では、ｎ型の不純物としてのヒ素が注入されてい
る。低濃度不純物領域１６の両側で第２の側壁絶縁層２
４の下では、互いに距離を隔てて１対の高濃度不純物領
域１７が形成されている。高濃度不純物領域１７では、
ｎ型の不純物としてのヒ素が注入されている。高濃度不
純物領域１７中のヒ素の濃度は、低濃度不純物領域１６
中のヒ素の濃度よりも大きい。
【００４２】トレンチ１ｈを埋込み、かつ第２の側壁絶
縁層２４に接触するようにシリコン酸化膜からなる埋込
絶縁層１９が形成されている。埋込絶縁層１９は、隣り
合うメモリセルトランジスタ４０の間を電気的に分離す
る。
縁層２４に接触するようにシリコン酸化膜からなる埋込
絶縁層１９が形成されている。埋込絶縁層１９は、隣り
合うメモリセルトランジスタ４０の間を電気的に分離す
る。
【００４３】下部導電層２２ａと、第１および第２の側
壁絶縁層２３および２４の上には、上部導電層２２ｂが
形成されている。上部導電層２２ｂは、たとえばドープ
トポリシリコンのような導電性の材料からなる。上部導
電層２２ｂは、コントロールゲート電極３１との対向面
積を増加させて容量を増大させるために、その幅Ｗ１が
下部導電層２２ａの幅Ｗ２より広くなっている。
壁絶縁層２３および２４の上には、上部導電層２２ｂが
形成されている。上部導電層２２ｂは、たとえばドープ
トポリシリコンのような導電性の材料からなる。上部導
電層２２ｂは、コントロールゲート電極３１との対向面
積を増加させて容量を増大させるために、その幅Ｗ１が
下部導電層２２ａの幅Ｗ２より広くなっている。
【００４４】誘電体膜２５は、上部導電層２２ｂ上に接
触するように形成されている。誘電体膜２５は、シリコ
ン酸化膜、シリコン窒化膜およびシリコン酸化膜からな
る３層構造であり、いわゆるＯＮＯ膜である。
触するように形成されている。誘電体膜２５は、シリコ
ン酸化膜、シリコン窒化膜およびシリコン酸化膜からな
る３層構造であり、いわゆるＯＮＯ膜である。
【００４５】コントロールゲート電極３１が、誘電体膜
２５上に形成されている。コントロールゲート電極３１
は、トレンチ１ｈの延びる方向と直交する方向、すなわ
ち、紙面の右側から左側へ延びる。コントロールゲート
電極３１は、いわゆるワード線である。
２５上に形成されている。コントロールゲート電極３１
は、トレンチ１ｈの延びる方向と直交する方向、すなわ
ち、紙面の右側から左側へ延びる。コントロールゲート
電極３１は、いわゆるワード線である。
【００４６】シリコン酸化膜３２および３３がコントロ
ールゲート電極３１上に形成されている。シリコン酸化
膜３２および３３は層間絶縁膜である。シリコン酸化膜
３３には、平坦性を高めるために、ボロンとリンが添加
されている。シリコン酸化膜３３上にアルミニウム合金
からなる配線層３４が形成されている。
ールゲート電極３１上に形成されている。シリコン酸化
膜３２および３３は層間絶縁膜である。シリコン酸化膜
３３には、平坦性を高めるために、ボロンとリンが添加
されている。シリコン酸化膜３３上にアルミニウム合金
からなる配線層３４が形成されている。
【００４７】図２は、窒素含有層での窒素濃度を示すグ
ラフである。図２を参照して、Ａ−Ａ線上での窒素濃度
は、窒素含有層１２上で相対的に高く、その他の部分で
は相対的に低い。すなわち、窒素含有層１２中の窒素濃
度は、フローティングゲート電極２２の下部導電層２２
ａに向かい合うシリコン基板１の第１の表面１ｆでの窒
素濃度よりも大きい。つまり、窒素含有層１２中の窒素
濃度は、チャネルドープ領域１５の窒素濃度、酸化物層
１１中の窒素濃度および埋込絶縁層１９中の窒素濃度よ
りも大きい。
ラフである。図２を参照して、Ａ−Ａ線上での窒素濃度
は、窒素含有層１２上で相対的に高く、その他の部分で
は相対的に低い。すなわち、窒素含有層１２中の窒素濃
度は、フローティングゲート電極２２の下部導電層２２
ａに向かい合うシリコン基板１の第１の表面１ｆでの窒
素濃度よりも大きい。つまり、窒素含有層１２中の窒素
濃度は、チャネルドープ領域１５の窒素濃度、酸化物層
１１中の窒素濃度および埋込絶縁層１９中の窒素濃度よ
りも大きい。
【００４８】次に、図１で示す半導体装置の製造方法に
ついて説明する。図３〜図１０は、図１で示す半導体装
置の製造方法を説明するための断面図である。図３を参
照して、まず、ｐ型のシリコン基板１の（００１）面が
第１の表面１ｆであり、この第１の表面１ｆに熱酸化法
を用いて厚みが１０ｎｍのシリコン酸化膜２１ａを形成
する。次に、メモリセルトランジスタ４０が形成される
部分に注入エネルギが２０ｋｅＶで注入量が１×１０13
ｃｍ-2でボロンイオンを注入し、チャネルドープ領域１
５を形成する。
ついて説明する。図３〜図１０は、図１で示す半導体装
置の製造方法を説明するための断面図である。図３を参
照して、まず、ｐ型のシリコン基板１の（００１）面が
第１の表面１ｆであり、この第１の表面１ｆに熱酸化法
を用いて厚みが１０ｎｍのシリコン酸化膜２１ａを形成
する。次に、メモリセルトランジスタ４０が形成される
部分に注入エネルギが２０ｋｅＶで注入量が１×１０13
ｃｍ-2でボロンイオンを注入し、チャネルドープ領域１
５を形成する。
【００４９】図４を参照して、シリコン酸化膜２１ａを
フッ酸溶液で除去した後、熱酸化法を用いて厚みが１０
ｎｍのシリコン酸化膜により構成されるゲート絶縁膜２
１をシリコン基板１の第１の表面１ｆに成長させる。続
いて、減圧ＣＶＤ法を用いて厚みが１００ｎｍでリンが
ドープされたドープトポリシリコン膜を形成する。次
に、減圧ＣＶＤ法で厚みが２００ｎｍのシリコン窒化膜
を堆積する。シリコン窒化膜上にレジストパターン２８
を形成し、レジストパターン２８をマスクとしてシリコ
ン窒化膜をエッチングすることにより、幅の狭いシリコ
ン窒化膜２７を形成する。レジストパターン２８を除去
した後、シリコン窒化膜２７をマスクとしてドープトポ
リシリコンをパターニングして下部導電層２２ａを形成
する。下部導電層２２ａは、側壁２２ｓを有する。
フッ酸溶液で除去した後、熱酸化法を用いて厚みが１０
ｎｍのシリコン酸化膜により構成されるゲート絶縁膜２
１をシリコン基板１の第１の表面１ｆに成長させる。続
いて、減圧ＣＶＤ法を用いて厚みが１００ｎｍでリンが
ドープされたドープトポリシリコン膜を形成する。次
に、減圧ＣＶＤ法で厚みが２００ｎｍのシリコン窒化膜
を堆積する。シリコン窒化膜上にレジストパターン２８
を形成し、レジストパターン２８をマスクとしてシリコ
ン窒化膜をエッチングすることにより、幅の狭いシリコ
ン窒化膜２７を形成する。レジストパターン２８を除去
した後、シリコン窒化膜２７をマスクとしてドープトポ
リシリコンをパターニングして下部導電層２２ａを形成
する。下部導電層２２ａは、側壁２２ｓを有する。
【００５０】下部導電層２２ａおよびシリコン窒化膜２
７をマスクとして注入エネルギ４０ｋｅＶで、注入量５
×１０13ｃｍ-2でヒ素をシリコン基板１の第１の表面１
ｆに注入する。これにより、メモリセルトランジスタの
低濃度不純物領域１６を形成する。
７をマスクとして注入エネルギ４０ｋｅＶで、注入量５
×１０13ｃｍ-2でヒ素をシリコン基板１の第１の表面１
ｆに注入する。これにより、メモリセルトランジスタの
低濃度不純物領域１６を形成する。
【００５１】図５を参照して、減圧ＣＶＤ法で、厚みが
１５０ｎｍのシリコン酸化膜を堆積する。このシリコン
酸化膜を全面エッチバックすることにより、サイドウォ
ールとしての第１の側壁絶縁層２３を形成する。シリコ
ン窒化膜２７と第１の側壁絶縁層２３とをマスクとして
シリコン基板１の第１の表面１ｆに注入エネルギが４０
ｋｅＶ、注入量が４×１０15ｃｍ-2の条件でヒ素を注入
する。これにより、メモリセルトランジスタの高濃度不
純物領域１７を形成する。
１５０ｎｍのシリコン酸化膜を堆積する。このシリコン
酸化膜を全面エッチバックすることにより、サイドウォ
ールとしての第１の側壁絶縁層２３を形成する。シリコ
ン窒化膜２７と第１の側壁絶縁層２３とをマスクとして
シリコン基板１の第１の表面１ｆに注入エネルギが４０
ｋｅＶ、注入量が４×１０15ｃｍ-2の条件でヒ素を注入
する。これにより、メモリセルトランジスタの高濃度不
純物領域１７を形成する。
【００５２】図６を参照して、減圧ＣＶＤ法で厚みが１
５０ｎｍシリコン酸化膜を第１の側壁絶縁層２３上に堆
積する。このシリコン酸化膜をエッチバックすること
で、サイドウォールとしての第２の側壁絶縁層２４を形
成する。シリコン窒化膜２７、ならびに第１および第２
の側壁絶縁層２３および２４をマスクとしてシリコン基
板１０１の表面をエッチングする。これにより、第２の
表面１ｓにより規定される、深さが４００ｎｍのトレン
チ１ｈを形成する。トレンチ１ｈの第２の表面１ｓを熱
酸化することにより、厚みが１０ｎｍの酸化物層１１を
形成する。
５０ｎｍシリコン酸化膜を第１の側壁絶縁層２３上に堆
積する。このシリコン酸化膜をエッチバックすること
で、サイドウォールとしての第２の側壁絶縁層２４を形
成する。シリコン窒化膜２７、ならびに第１および第２
の側壁絶縁層２３および２４をマスクとしてシリコン基
板１０１の表面をエッチングする。これにより、第２の
表面１ｓにより規定される、深さが４００ｎｍのトレン
チ１ｈを形成する。トレンチ１ｈの第２の表面１ｓを熱
酸化することにより、厚みが１０ｎｍの酸化物層１１を
形成する。
【００５３】温度９００℃で、一酸化窒素（ＮＯ）ガス
が１５体積％、窒素（Ｎ2）ガスが８５体積％の雰囲気
にシリコン基板１を保つことにより、第２の表面１ｓ
と、第１の表面１ｆの一部分に窒素含有層１２を形成す
る。このとき、窒素は、たとえば酸化物層１１を透過し
てシリコン基板１に達するため、酸化物層１１の内側に
窒素含有層１２が形成される。また、第１および第２の
側壁絶縁層２３および２４を構成するシリコン酸化膜を
窒素が透過して第１および第２の側壁絶縁層２３および
２４の下に位置にシリコン基板１の部分に窒素が到達す
る。これにより、この部分に窒素含有層１２が形成され
る。これに対して、下部導電層２２ａを構成するドープ
トポリシリコン中を窒素はあまり透過しないため、下部
導電層２２ａ下には、窒素含有層１２は形成されない。
が１５体積％、窒素（Ｎ2）ガスが８５体積％の雰囲気
にシリコン基板１を保つことにより、第２の表面１ｓ
と、第１の表面１ｆの一部分に窒素含有層１２を形成す
る。このとき、窒素は、たとえば酸化物層１１を透過し
てシリコン基板１に達するため、酸化物層１１の内側に
窒素含有層１２が形成される。また、第１および第２の
側壁絶縁層２３および２４を構成するシリコン酸化膜を
窒素が透過して第１および第２の側壁絶縁層２３および
２４の下に位置にシリコン基板１の部分に窒素が到達す
る。これにより、この部分に窒素含有層１２が形成され
る。これに対して、下部導電層２２ａを構成するドープ
トポリシリコン中を窒素はあまり透過しないため、下部
導電層２２ａ下には、窒素含有層１２は形成されない。
【００５４】図７を参照して、ＣＶＤ法により、厚みが
８００ｎｍのシリコン酸化膜からなる埋込絶縁層１９を
堆積する。これにより、トレンチ１ｈを充填する。ＣＭ
Ｐ（chemical-mechanical polishing）によって厚いシ
リコン酸化膜の表面を研磨し、フッ酸（ＨＦ）溶液を用
いてシリコン酸化膜を所定量だけエッチングし、シリコ
ン窒化膜２７の表面を露出させる。
８００ｎｍのシリコン酸化膜からなる埋込絶縁層１９を
堆積する。これにより、トレンチ１ｈを充填する。ＣＭ
Ｐ（chemical-mechanical polishing）によって厚いシ
リコン酸化膜の表面を研磨し、フッ酸（ＨＦ）溶液を用
いてシリコン酸化膜を所定量だけエッチングし、シリコ
ン窒化膜２７の表面を露出させる。
【００５５】図８を参照して、熱リン酸を用いてシリコ
ン窒化膜２７を除去する。フッ酸溶液によってシリコン
酸化膜により構成される埋込絶縁層１９の一部分をエッ
チングする。
ン窒化膜２７を除去する。フッ酸溶液によってシリコン
酸化膜により構成される埋込絶縁層１９の一部分をエッ
チングする。
【００５６】図９を参照して、減圧ＣＶＤ法により、厚
みが２００ｎｍで、リンがドープされたドープトポリシ
リコン膜を下部導電層２２ａ、第１および第２の側壁絶
縁層２３および２４ならびに埋込絶縁層１９上に堆積す
る。ドープトポリシリコン膜上にレジストパターンを形
成し、レジストパターンをマスクとしてドープトポリシ
リコン膜をエッチングすることにより、上部導電層２２
ｂを形成する。その後レジストパターンを除去する。
みが２００ｎｍで、リンがドープされたドープトポリシ
リコン膜を下部導電層２２ａ、第１および第２の側壁絶
縁層２３および２４ならびに埋込絶縁層１９上に堆積す
る。ドープトポリシリコン膜上にレジストパターンを形
成し、レジストパターンをマスクとしてドープトポリシ
リコン膜をエッチングすることにより、上部導電層２２
ｂを形成する。その後レジストパターンを除去する。
【００５７】図１０を参照して、減圧ＣＶＤ法で厚みが
５ｎｍのシリコン酸化膜、厚みが１０ｎｍのシリコン窒
化膜および厚みが５ｎｍのシリコン酸化膜からなる誘電
体膜（ＯＮＯ膜）２５を形成する。減圧ＣＶＤ法で厚み
が２００ｎｍでリンがドープされたドープトポリシリコ
ンと厚みが２２０ｎｍのシリコン酸化膜３２を堆積す
る。レジストパターンをシリコン酸化膜３２上に形成
し、レジストパターンに従ってシリコン酸化膜３２をエ
ッチングし、レジストパターンを除去する。エッチング
でパターニングされたシリコン酸化膜３２をマスクとし
てドープトポリシリコンをエッチングすることにより、
コントロールゲート電極（ワード線）３１を形成する。
シリコン酸化膜３２をマスクとして、上部導電層２２ｂ
および下部導電層２２ａをエッチングする。
５ｎｍのシリコン酸化膜、厚みが１０ｎｍのシリコン窒
化膜および厚みが５ｎｍのシリコン酸化膜からなる誘電
体膜（ＯＮＯ膜）２５を形成する。減圧ＣＶＤ法で厚み
が２００ｎｍでリンがドープされたドープトポリシリコ
ンと厚みが２２０ｎｍのシリコン酸化膜３２を堆積す
る。レジストパターンをシリコン酸化膜３２上に形成
し、レジストパターンに従ってシリコン酸化膜３２をエ
ッチングし、レジストパターンを除去する。エッチング
でパターニングされたシリコン酸化膜３２をマスクとし
てドープトポリシリコンをエッチングすることにより、
コントロールゲート電極（ワード線）３１を形成する。
シリコン酸化膜３２をマスクとして、上部導電層２２ｂ
および下部導電層２２ａをエッチングする。
【００５８】図１を参照して、ＣＶＤ法を用いて厚みが
５００ｎｍのシリコン酸化膜３３をシリコン酸化膜３２
上に堆積する。このシリコン酸化膜３３は、いわゆるボ
ロンリンガラスである。酸素雰囲気中で温度８５０℃で
３０分間熱処理を行なって、シリコン酸化膜３３を焼き
固めた後、フォトリソグラフィによって、シリコン酸化
膜３３上に所定のレジストパターンを形成する。レジス
トパターンをマスクとしてシリコン酸化膜３３をエッチ
ングし、コンタクトホール（図示せず）を形成した後、
スパッタリング法を用いて、アルミニウム−シリコン−
銅（Ａｌ−Ｓｉ−Ｃｕ）合金膜を形成する。合金膜上に
所定のレジストパターンを形成し、レジストパターンに
従ってアルミニウム−シリコン−銅合金膜をエッチング
することにより、配線層３４を形成する。このようにし
て図１に示す半導体装置が完成する。
５００ｎｍのシリコン酸化膜３３をシリコン酸化膜３２
上に堆積する。このシリコン酸化膜３３は、いわゆるボ
ロンリンガラスである。酸素雰囲気中で温度８５０℃で
３０分間熱処理を行なって、シリコン酸化膜３３を焼き
固めた後、フォトリソグラフィによって、シリコン酸化
膜３３上に所定のレジストパターンを形成する。レジス
トパターンをマスクとしてシリコン酸化膜３３をエッチ
ングし、コンタクトホール（図示せず）を形成した後、
スパッタリング法を用いて、アルミニウム−シリコン−
銅（Ａｌ−Ｓｉ−Ｃｕ）合金膜を形成する。合金膜上に
所定のレジストパターンを形成し、レジストパターンに
従ってアルミニウム−シリコン−銅合金膜をエッチング
することにより、配線層３４を形成する。このようにし
て図１に示す半導体装置が完成する。
【００５９】このような不揮発性の半導体記憶装置で
は、フローティングゲート電極２２に電子が注入されて
いるか、または電子が放出されているかにより、情報が
メモリセルトランジスタ４０に記憶される。フローティ
ングゲート電極２２に電子が注入されている状態では、
メモリセルトランジスタ４０のしきい値電圧は、ある高
い値Ｖｔｈｐとなり、この状態を書込状態と呼ぶ。蓄積
された電子は、そのままでは半永久的に消えないため、
記憶された情報も半永久的に保持される。
は、フローティングゲート電極２２に電子が注入されて
いるか、または電子が放出されているかにより、情報が
メモリセルトランジスタ４０に記憶される。フローティ
ングゲート電極２２に電子が注入されている状態では、
メモリセルトランジスタ４０のしきい値電圧は、ある高
い値Ｖｔｈｐとなり、この状態を書込状態と呼ぶ。蓄積
された電子は、そのままでは半永久的に消えないため、
記憶された情報も半永久的に保持される。
【００６０】フローティングゲート電極２２から電子が
放出されている状態では、メモリセルトランジスタ４０
のしきい値電圧は、ある低い値Ｖｔｈｅとなり、この状
態を消去状態と呼ぶ。このような２つの状態を検出する
ことにより、メモリセルトランジスタ４０に記憶されて
いるデータを読取ることができる。
放出されている状態では、メモリセルトランジスタ４０
のしきい値電圧は、ある低い値Ｖｔｈｅとなり、この状
態を消去状態と呼ぶ。このような２つの状態を検出する
ことにより、メモリセルトランジスタ４０に記憶されて
いるデータを読取ることができる。
【００６１】書込時には、コントロールゲート電極３１
に高電圧Ｖｐｐ（通常２０Ｖ程度）を印加する。高濃度
不純物領域１７とシリコン基板１とを接地電位とする。
これにより、フローティングゲート電極２２下のチャネ
ル領域に電子が発生し、ゲート絶縁膜２１によるエネル
ギ障壁をトンネリングして、電子がフローティングゲー
ト電極２２に注入される。その結果、メモリセルトラン
ジスタ４０のしきい値電圧が上昇する。
に高電圧Ｖｐｐ（通常２０Ｖ程度）を印加する。高濃度
不純物領域１７とシリコン基板１とを接地電位とする。
これにより、フローティングゲート電極２２下のチャネ
ル領域に電子が発生し、ゲート絶縁膜２１によるエネル
ギ障壁をトンネリングして、電子がフローティングゲー
ト電極２２に注入される。その結果、メモリセルトラン
ジスタ４０のしきい値電圧が上昇する。
【００６２】消去時には、コントロールゲート電極３１
に、高電圧Ｖｐｐ（通常−２０Ｖ程度）印加し、高濃度
不純物領域１７およびシリコン基板１を接地電位とす
る。それにより、トンネル現象により、フローティング
ゲート電極２２からシリコン基板１へ電子が放出され
る。その結果、メモリセルトランジスタ４０のしきい値
電圧が低下する。
に、高電圧Ｖｐｐ（通常−２０Ｖ程度）印加し、高濃度
不純物領域１７およびシリコン基板１を接地電位とす
る。それにより、トンネル現象により、フローティング
ゲート電極２２からシリコン基板１へ電子が放出され
る。その結果、メモリセルトランジスタ４０のしきい値
電圧が低下する。
【００６３】選択したメモリセルトランジスタ４０の読
出動作の際には、コントロールゲート電極３１に、たと
えば３．３Ｖ（Ｖｃｇ＝３．３Ｖ）、ドレイン（高濃度
不純物領域１７の一方）に３．３Ｖの電圧を印加する。
ソース領域（高濃度不純物領域１７の他方）とシリコン
基板１とを接地電位とする。今、Ｖｔｈｅ＜３．３Ｖ＜
Ｖｔｈｐとすると、書込状態では、メモリセルトランジ
スタ４０のソースおよびドレイン間に電流が流れず、消
去状態では、ソースおよびドレイン間に電流が流れる。
出動作の際には、コントロールゲート電極３１に、たと
えば３．３Ｖ（Ｖｃｇ＝３．３Ｖ）、ドレイン（高濃度
不純物領域１７の一方）に３．３Ｖの電圧を印加する。
ソース領域（高濃度不純物領域１７の他方）とシリコン
基板１とを接地電位とする。今、Ｖｔｈｅ＜３．３Ｖ＜
Ｖｔｈｐとすると、書込状態では、メモリセルトランジ
スタ４０のソースおよびドレイン間に電流が流れず、消
去状態では、ソースおよびドレイン間に電流が流れる。
【００６４】読出の際に、非選択のメモリセルトランジ
スタ４０では、コントロールゲート電極３１を接地（Ｖ
ｃｇ＝０Ｖ）とし、ドレイン領域（高濃度不純物領域１
７の一方）に、電圧３．３Ｖを印加し、ソース領域（高
濃度不純物領域１７の他方）とシリコン基板１とを接地
電位とする。０Ｖ＜Ｖｔｈｅ＜Ｖｔｈｐとすると、Ｖｃ
ｇ＝０Ｖでは、メモリセルトランジスタ４０のソースお
よびドレイン間に電流が流れない。
スタ４０では、コントロールゲート電極３１を接地（Ｖ
ｃｇ＝０Ｖ）とし、ドレイン領域（高濃度不純物領域１
７の一方）に、電圧３．３Ｖを印加し、ソース領域（高
濃度不純物領域１７の他方）とシリコン基板１とを接地
電位とする。０Ｖ＜Ｖｔｈｅ＜Ｖｔｈｐとすると、Ｖｃ
ｇ＝０Ｖでは、メモリセルトランジスタ４０のソースお
よびドレイン間に電流が流れない。
【００６５】メモリセルトランジスタ４０のうち選択し
たメモリセルトランジスタ４０で消去状態のものだけが
ソースおよびドレイン間に電流が流れる。これによっ
て、各メモリセルの情報が検出される。
たメモリセルトランジスタ４０で消去状態のものだけが
ソースおよびドレイン間に電流が流れる。これによっ
て、各メモリセルの情報が検出される。
【００６６】本発明に係る半導体装置では、トレンチ１
ｈの第２の表面１ｓ近傍に窒素濃度が高い窒素含有層１
２が形成される。そのため、窒素含有層１２を形成した
後の酸化工程では、酸素が窒素含有層１２を透過しない
ため、シリコン基板１の酸化を防止することができる。
そのため、シリコン基板１が膨張せず、シリコン基板１
内部に応力が発生しない。これにより、シリコン基板１
で結晶欠陥が発生することを防止することができ、メモ
リセルトランジスタ４０のチャネル長が短くなるを防止
することができる。その結果、ソースドレイン間でのパ
ンチスルーを防止でき、信頼性の高い半導体装置を提供
することができる。
ｈの第２の表面１ｓ近傍に窒素濃度が高い窒素含有層１
２が形成される。そのため、窒素含有層１２を形成した
後の酸化工程では、酸素が窒素含有層１２を透過しない
ため、シリコン基板１の酸化を防止することができる。
そのため、シリコン基板１が膨張せず、シリコン基板１
内部に応力が発生しない。これにより、シリコン基板１
で結晶欠陥が発生することを防止することができ、メモ
リセルトランジスタ４０のチャネル長が短くなるを防止
することができる。その結果、ソースドレイン間でのパ
ンチスルーを防止でき、信頼性の高い半導体装置を提供
することができる。
【００６７】さらに、第１および第２の側壁絶縁層２３
および２４と、シリコン基板１との界面が窒化されて窒
素含有層１２が形成されるため、この部分でのトラップ
準位の密度が減少する。そのため、この界面で電子が捕
獲されるのを防止することができ、しきい値電圧の変動
が少ないメモリセルトランジスタ４０を提供することが
できる。
および２４と、シリコン基板１との界面が窒化されて窒
素含有層１２が形成されるため、この部分でのトラップ
準位の密度が減少する。そのため、この界面で電子が捕
獲されるのを防止することができ、しきい値電圧の変動
が少ないメモリセルトランジスタ４０を提供することが
できる。
【００６８】さらに、フローティングゲート電極２２下
のチャネル領域には、窒素が多く注入されることがない
ため、しきい値の変動を防止するとともに、チャネルド
ープ領域１５のボロンを不活性化することを防止するこ
とができる。
のチャネル領域には、窒素が多く注入されることがない
ため、しきい値の変動を防止するとともに、チャネルド
ープ領域１５のボロンを不活性化することを防止するこ
とができる。
【００６９】以上、この発明の実施の形態について説明
したが、ここで示した実施の形態はさまざまに変形する
ことが可能である。まず、窒素含有層１２の製造方法と
しては、上述の、一酸化窒素ガスと窒素ガスとの混合ガ
スを用いる方法だけでなく、一酸化窒素の代わりに、ア
ンモニアガス（ＮＨ3）または酸化二窒素（Ｎ2Ｏ）を用
いてもよい。また、熱窒化法以外に、Ｎ2、ＮＯまたは
ＮＨ3プラズマを用いた窒化法を採用してもよい。
したが、ここで示した実施の形態はさまざまに変形する
ことが可能である。まず、窒素含有層１２の製造方法と
しては、上述の、一酸化窒素ガスと窒素ガスとの混合ガ
スを用いる方法だけでなく、一酸化窒素の代わりに、ア
ンモニアガス（ＮＨ3）または酸化二窒素（Ｎ2Ｏ）を用
いてもよい。また、熱窒化法以外に、Ｎ2、ＮＯまたは
ＮＨ3プラズマを用いた窒化法を採用してもよい。
【００７０】さらに、窒素含有層１２の厚みは必要に応
じて適宜変更することができる。また、フローティング
ゲート電極２２は、下部導電層２２ａと上部導電層２２
ｂの２層構造としたが、これに限られるものではなく、
単一層でフローティングゲート電極２２を構成してもよ
い。また、この発明は、上述の不揮発性の半導体記憶装
置だけでなく、ＤＲＡＭ（dynamic random access memo
ry）またはＳＲＡＭ（static random access memory）
などに適用することも可能である。
じて適宜変更することができる。また、フローティング
ゲート電極２２は、下部導電層２２ａと上部導電層２２
ｂの２層構造としたが、これに限られるものではなく、
単一層でフローティングゲート電極２２を構成してもよ
い。また、この発明は、上述の不揮発性の半導体記憶装
置だけでなく、ＤＲＡＭ（dynamic random access memo
ry）またはＳＲＡＭ（static random access memory）
などに適用することも可能である。
【００７１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００７２】
【発明の効果】この発明に従えば、信頼性の高い半導体
装置を提供することができる。
装置を提供することができる。
【図１】 この発明の実施の形態１に従った半導体装置
の断面図である。
の断面図である。
【図２】 Ａ−Ａ線での窒素濃度の分布を示すグラフで
ある。
ある。
【図３】 図１で示す半導体装置の製造方法の第１工程
を示す断面図である。
を示す断面図である。
【図４】 図１で示す半導体装置の製造方法の第２工程
を示す断面図である。
を示す断面図である。
【図５】 図１で示す半導体装置の製造方法の第３工程
を示す断面図である。
を示す断面図である。
【図６】 図１で示す半導体装置の製造方法の第４工程
を示す断面図である。
を示す断面図である。
【図７】 図１で示す半導体装置の製造方法の第５工程
を示す断面図である。
を示す断面図である。
【図８】 図１で示す半導体装置の製造方法の第６工程
を示す断面図である。
を示す断面図である。
【図９】 図１で示す半導体装置の製造方法の第７工程
を示す断面図である。
を示す断面図である。
【図１０】 図１で示す半導体装置の製造方法の第８工
程を示す断面図である。
程を示す断面図である。
【図１１】 従来の半導体装置の断面図である。
【図１２】 図１１で示す半導体装置の製造方法の第１
工程を示す断面図である。
工程を示す断面図である。
【図１３】 図１１で示す半導体装置の製造方法の第２
工程を示す断面図である。
工程を示す断面図である。
【図１４】 図１１で示す半導体装置の製造方法の第３
工程を示す断面図である。
工程を示す断面図である。
【図１５】 図１１で示す半導体装置の製造方法の第４
工程を示す断面図である。
工程を示す断面図である。
【図１６】 従来の半導体装置で生じるある問題点を説
明するための断面図である。
明するための断面図である。
【図１７】 従来の半導体装置で生じる別の問題点を説
明するための断面図である。
明するための断面図である。
１ シリコン基板、１ｆ 第１の表面、１ｈ トレン
チ、１ｓ 第２の表面、１１ 酸化物層、１２ 窒素含
有層、１６ 低濃度不純物領域、１７ 高濃度不純物領
域、２１ ゲート絶縁膜、２２ フローティングゲート
電極、２２ａ 下部導電層、２２ｂ 上部導電層、２３
第１の側壁絶縁層、２４ 第２の側壁絶縁層、２５
誘電体膜、３１ コントロールゲート電極。
チ、１ｓ 第２の表面、１１ 酸化物層、１２ 窒素含
有層、１６ 低濃度不純物領域、１７ 高濃度不純物領
域、２１ ゲート絶縁膜、２２ フローティングゲート
電極、２２ａ 下部導電層、２２ｂ 上部導電層、２３
第１の側壁絶縁層、２４ 第２の側壁絶縁層、２５
誘電体膜、３１ コントロールゲート電極。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/788
29/792
Ｆターム(参考） 4M104 AA01 BB01 BB02 BB40 CC05
DD04 DD16 DD19 DD43 EE03
EE14 EE15 EE17 GG16 HH20
5F032 AA35 AA44 AA45 AA54 CA17
CA23 DA03 DA24 DA30 DA33
DA43 DA53
5F083 EP04 EP05 EP27 EP55 EP63
EP68 ER03 ER09 ER19 ER22
ER30 GA11 JA32 JA36 JA56
NA01 PR05 PR10
5F101 BA07 BA12 BA22 BA29 BA34
BA36 BB02 BC02 BD07 BD34
BD35 BE07 BH06
Claims (12)
- 【請求項１】 第１の表面と、この第１の表面に連なっ
て溝を規定する第２の表面とを有する半導体基板と、 前記半導体基板の前記第１の表面にゲート絶縁膜を介在
させて形成された、側壁を有するゲート電極と、 前記側壁上と前記第１の表面の一部分上とに形成された
側壁絶縁層と、 前記第２の表面近傍の前記半導体基板の部分から、前記
側壁絶縁層と前記半導体基板との界面近傍の前記半導体
基板の部分まで延在するように形成された窒素含有層と
を備え、 前記窒素含有層中の窒素濃度は、前記ゲート電極下の前
記半導体基板の第１の表面での窒素濃度よりも大きい、
半導体装置。 - 【請求項２】 前記側壁絶縁層の下の前記半導体基板の
部分に形成された不純物領域をさらに備えた、請求項１
に記載の半導体装置。 - 【請求項３】 前記溝に充填された埋込絶縁層をさらに
備えた、請求項１または２に記載の半導体装置。 - 【請求項４】 前記ゲート電極上に誘電体膜を介在させ
て形成されたコントロールゲート電極をさらに備えた、
請求項１から３のいずれか１項に記載の半導体装置。 - 【請求項５】 前記ゲート電極は、前記ゲート絶縁膜に
接触するように形成された下部導電層と、前記下部導電
層上に形成されて前記コントロールゲート電極と向かい
合う上部導電層とを含み、前記上部導電層の幅は、前記
下部導電層の幅よりも大きい、請求項４に記載の半導体
装置。 - 【請求項６】 前記第２の表面に形成された酸化物層を
さらに備えた、請求項１から５のいずれか１項に記載の
半導体装置。 - 【請求項７】 前記窒素含有層と前記第２の表面との間
に前記酸化物層が形成される、請求項６に記載の半導体
装置。 - 【請求項８】 半導体基板の第１の表面上にゲート絶縁
膜を介在させて側壁を有するゲート電極を形成する工程
と、 前記ゲート電極の側壁上と前記第１の表面の一部分上と
に側壁絶縁層を形成する工程と、 前記ゲート電極と前記側壁絶縁層とをマスクとして前記
半導体基板をエッチングすることにより、第２の表面に
より規定される溝を前記半導体基板に形成する工程と、 窒素または窒素化合物を含む雰囲気に前記半導体基板を
保つことにより、前記第２の表面近傍の前記半導体基板
の部分から、前記側壁絶縁層と前記半導体基板との界面
近傍の前記半導体基板の部分まで延在する窒素含有層を
形成する工程とを備えた、半導体装置の製造方法。 - 【請求項９】 前記窒素含有層を形成する前に、前記第
２の表面を酸化して酸化物層を形成する工程をさらに備
えた、請求項８に記載の半導体装置の製造方法。 - 【請求項１０】 前記ゲート電極を形成した後前記側壁
絶縁層を形成する前に前記ゲート電極をマスクとして前
記半導体基板に不純物を注入することにより、前記ゲー
ト電極の両側の前記半導体基板の部分に不純物領域を形
成する工程をさらに備えた、請求項８または９に記載の
半導体装置の製造方法。 - 【請求項１１】 前記窒素含有層を形成した後、前記溝
を充填する埋込絶縁層を形成する工程をさらに備えた、
請求項８から１０のいずれか１項に記載に半導体装置の
製造方法。 - 【請求項１２】 窒素を含む雰囲気に前記半導体基板を
保つことは、前記半導体基板を一酸化窒素雰囲気中に保
つことを含む、請求項８から１１のいずれか１項に記載
に半導体装置の製造方法。
Priority Applications (5)
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| JP2001194519A JP2003007872A (ja) | 2001-06-27 | 2001-06-27 | 半導体装置およびその製造方法 |
| US09/988,177 US6700159B2 (en) | 2001-06-27 | 2001-11-19 | Semiconductor device comprising trench-isolated transistors |
| DE10162975A DE10162975A1 (de) | 2001-06-27 | 2001-12-20 | Halbleiter-Vorrichtung und Verfahren zur Herstellung derselben |
| TW090132189A TW516110B (en) | 2001-06-27 | 2001-12-25 | Semiconductor device and method for fabricating the same |
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP2001194519A JP2003007872A (ja) | 2001-06-27 | 2001-06-27 | 半導体装置およびその製造方法 |
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| KR100829600B1 (ko) * | 2006-10-02 | 2008-05-14 | 삼성전자주식회사 | 비휘발성 메모리 장치의 제조 방법 |
| KR100966957B1 (ko) * | 2008-02-22 | 2010-06-30 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그 제조 방법 |
| KR20100106127A (ko) * | 2009-03-23 | 2010-10-01 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
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| US5342792A (en) * | 1986-03-07 | 1994-08-30 | Canon Kabushiki Kaisha | Method of manufacturing semiconductor memory element |
| US5593912A (en) * | 1994-10-06 | 1997-01-14 | International Business Machines Corporation | SOI trench DRAM cell for 256 MB DRAM and beyond |
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- 2001-11-19 US US09/988,177 patent/US6700159B2/en not_active Expired - Lifetime
- 2001-12-20 DE DE10162975A patent/DE10162975A1/de not_active Withdrawn
- 2001-12-25 TW TW090132189A patent/TW516110B/zh not_active IP Right Cessation
-
2002
- 2002-02-27 KR KR10-2002-0010522A patent/KR100435133B1/ko not_active IP Right Cessation
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