JP2009512219A - 狭小ギャップ絶縁領域用の自己整合溝の充填 - Google Patents

Abstract

自己整合式溝充填法を用いて、高密度集積回路のデバイスを絶縁する。深く狭い絶縁溝領域を、デバイス間の基板に形成する。この溝領域には、２つの溝部がある。第１の溝部は、第２の溝部上に存在し、誘電体を堆積させて充填される。第２の溝部は、誘電体を成長させて充填される。誘電体を成長させて下方の溝部を充填するのは、下部の誘電体の分布を均一にするためである。誘電体を堆積させて上方の溝部を充填するのは、上部の誘電体の分布を均一にするためであり、また、誘電体が例えばデバイスのチャネル領域に侵入するのを防止するためである。デバイスは、デバイス用に基板上に形成されている１つ以上の層を形成した後で基板をエッチングして溝領域を形成することによって、又は、エッチングの一部で溝を形成することによって製造することが可能である。これによって、絶縁溝領域間でデバイスのゲート領域とチャネル領域が確実に整合される。

Description

（優先権の請求）
本出願は、２００４年１１月２３日に提出されたジャックＨ．ユアン（Ｊａｃｋ Ｈ．Ｙｕａｎ）による「ＳＥＬＦ−ＡＬＩＧＮＥＤ ＴＲＥＮＣＨ ＦＩＬＬＩＮＧ ＷＩＴＨ ＨＩＧＨ ＣＯＵＰＬＩＮＧ ＲＡＴＩＯ」という題名の米国特許出願第１０／９９６，０３０号の一部継続出願であり、その全体を参照してここに組み込む。

（関連出願の相互参照）
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ジャックＨ．ユアン（Ｊａｃｋ Ｈ．Ｙｕａｎ）による「ＭＥＭＯＲＹ ＷＩＴＨ ＳＥＬＦ−ＡＬＩＧＮＥＤ ＴＲＥＮＣＨＥＳ ＦＯＲ ＮＡＲＲＯＷ ＧＡＰ ＩＳＯＬＡＴＩＯＮ ＲＥＧＩＯＮＳ」という題名の米国特許出願（代理人管理番号：ＳＡＮＤ−０１０７１ＵＳ１）。

（技術分野）
本発明の実施形態は、不揮発性メモリなどの高密度半導体デバイス、及び、高密度半導体デバイス中のコンポーネントを絶縁するシステムおよび方法に関する。

集積回路は、基板を共有するとともに絶縁されている複数のデバイスを電気的に接続することによって構成される。複数のデバイスを共通の基板上または基板中に形成する場合には、個々のデバイスを絶縁技術を用いて絶縁する必要がある。集積回路の密度が増すに連れて、デバイスを絶縁するために利用可能なスペースは減少する。デバイスの寸法が減少すると、デバイス間の寄生電流と寄生電荷がさらに問題となり、絶縁技術が集積回路の製造にとって重要な要素となる。

例えば、フラッシュメモリなどの不揮発性半導体メモリデバイスでは、多数の独立した記憶セルが共通の基板から構成されて、メモリアレイを形成している。これらの個々の記憶セルは、絶縁技術を用いて互いに絶縁しなければならない。フラッシュメモリシステムの１つの例では、ＮＡＮＤ構造が用いられる。このＮＡＮＤ構造には、直列に配列されているとともに、２つの選択ゲートに挟まれている複数のトランジスタが含まれている。これら直列のトランジスタと選択ゲートはＮＡＮＤストリングと呼ばれる。一般的には、絶縁技術はデバイス製造プロセスで用いられ、基板を共有する隣同士のＮＡＮＤストリング間を電気的に絶縁する。

ＮＡＮＤ型フラッシュメモリ中のデバイスや他のタイプの半導体デバイスを絶縁する技術は数多く存在する。シリコン選択酸化法（ＬＯＣＯＳ）では、酸化物を基板の表面上に成長または堆積させ、次に、この酸化物層の上に窒化物層を堆積させる。これらの層をパターニングして所望の絶縁エリアを露出させるとともに所望のアクティブエリアをカバーした後に、これらの層と基板の一部とをエッチングして溝を形成する。次に、露出させた領域に酸化物を成長させる。この酸化物は、一般的には、堆積された窒化物の下に成長するため、酸化物が活性領域中に侵入する（これをしばしばバードビークと呼ぶ）。この侵入のため、シリコンにストレスがかかって最終的にシリコン中に欠陥を生じさせることがある。さらに、この侵入によって、デバイスを構成するために利用可能なアクティブエリアが減少し、これによって集積回路の密度が制限される。加えて、ＬＯＣＯＳ法では、デバイスの浮遊ゲートを製造するために用いられる導電層などの層を形成する前に溝が形成されるため、整合上の問題が生じることがある。その後に形成される浮遊ゲート材料を、所定の２つの溝の間に正しく配置（整合）できない場合がある。

このようなプロセスを改良するために、アクティブエリアへの侵入を抑える側壁マスク絶縁法（ＳＷＡＭＩ）などの技術が用いられてきた。ＳＷＡＭＩでは、酸化物の形成に先立って溝の壁面上に窒化物を形成することによって、酸化物の侵入とバードビークの形成とを抑制する。このプロセスによって従来のＬＯＣＯＳ法が改善されるが、その一方で、溝中の窒化物が酸化プロセス中に盛り上がって、活性エリアに侵入してしまう。また、この技術によると溝の角に過剰なストレスが生じる。これは、この領域での酸化物の成長が押さえられるからである。そのうえ、溝はデバイスの製造に先立って形成されるため、上記の整合上の問題が生じる。

したがって、上記の従来技術の欠点を解決するとともに、高密度半導体集積回路において効果的にデバイスを絶縁することが可能な絶縁技術が必要とされている。

以下に、高密度集積回路のデバイス領域を絶縁する自己整合式溝充填法を説明する。深く狭い絶縁溝領域を、基板上のデバイス間に形成する。この溝領域には、２つの溝部がある。第１の溝部は、第２の溝部上に存在し、誘電体を堆積させて充填される。第２の溝部は、誘電体を成長させて充填される。誘電体を成長させて下方の溝部を充填するのは、下部の誘電体の分布を均一にするためである。誘電体を堆積させて上方の溝部を充填するのは、上部の誘電体の分布を均一にするためであり、また、誘電体が例えばデバイスのチャネル領域に侵入するのを防止するためである。デバイスは、デバイス用に基板上に形成されている１つ以上の層を形成した後に基板をエッチングして溝領域を形成することによって、又は、エッチングの一部で溝領域を形成することによって製造することが可能である。これによって、絶縁溝領域間でのデバイスのゲート領域とチャネル領域が確実に整合される。

一実施形態による不揮発性メモリデバイスの製造方法では、基板上に形成された第１の電荷蓄積領域と第２の電荷蓄積領域の間で基板に絶縁溝領域を形成する。絶縁溝領域を形成する際、第１の電荷蓄積領域と第２の電荷蓄積領域の間で基板に第１の溝部を形成し、第１の電荷蓄積領域と第２の電荷蓄積領域の間で基板に第２の溝部を形成する。第１の電荷蓄積領域と第２の電荷蓄積領域は、絶縁溝を形成するより前に形成される。第１の誘電体を堆積して、第１の溝部を少なくとも部分的に充填する。第２の誘電体を成長させて、第２の溝部を少なくとも部分的に充填する。

一実施形態では、基板と、基板上に形成されている第１の電荷蓄積領域と、基板上に形成されている第２の電荷蓄積領域を含む不揮発性メモリが提供される。このメモリは、第１の電荷蓄積領域と第２の電荷蓄積領域の間で基板に形成されている絶縁溝領域をさらに有する。この絶縁溝領域は、第１の溝部と第２の溝部を有する。第１の溝部は堆積された誘電体によって少なくとも部分的に充填され、第２の溝部は成長した誘電体によって少なくとも部分的に充填されている。

一実施形態では、集積回路を製造する方法が提供される。この方法は、基板上に少なくとも１つの層を形成するステップと、前記少なくとも１つの層をエッチングして、前記少なくとも１つの層のうちの基板上の第１の部分と第２の部分を画定するステップと、前記基板の少なくとも第１の部分をエッチングして、前記少なくとも１つの層の第１の部分と第２の部分の間で基板に第１の溝部を画定するステップと、基板の少なくとも第２の部分をエッチングして、前記少なくとも１つの層の第１の部分と第２の部分の間で基板に第２の溝部を画定するステップと、第１の誘電体を堆積させて、前記第１の溝部の少なくとも一部を充填するステップと、第２の誘電体を成長させて、前記第２の溝部の少なくとも一部を充填するステップを有している。

一実施形態では、基板と、基板上に形成されている前記層の第１の部分と、基板上に形成されている前記層の第２の部分と、前記層の第１の部分と第２の部分の間で基板に形成されている絶縁溝領域を有する集積回路が提供される。絶縁溝領域は、第１の溝部と第２の溝部を有している。第２の溝部は、成長した誘電体によって少なくとも部分的に充填されている。この集積回路は、第１の溝部の第１の側壁に形成されている第１の側壁スペーサと、第１の溝部の第２の側壁に形成されている第２の側壁スペーサをさらに有している。

本発明の他の特徴、態様および目的は、明細書、図面および特許請求の範囲により得ることができる。

図１は、１つのＮＡＮＤストリングを示す上面図である。図２は、その等価回路である。説明のために、実施形態による絶縁溝技術を、不揮発性フラッシュメモリとＮＡＮＤタイプのメモリに対して提示する。しかしながら、以下に記す技術は、これに限定されることなく、さまざまなタイプの集積回路を製造する多くの製造プロセスで利用可能であることを当業者は理解する。例えば、これらの技術を金属酸化膜半導体技術（ＭＯＳ）に用いて、ＮＭＯＳ型やＰＭＯＳ型のトランジスタなどのデバイスや回路を絶縁することが可能である。

図１と２に示すＮＡＮＤストリングは、直列に接続された４つのトランジスタ１００、１０２、１０４および１０６を有しており、これらが第１の選択ゲート１２０と第２の選択ゲート１２２に挟まれている。選択ゲート１２０は、ＮＡＮＤストリングをビット線１２６に接続している。選択ゲート１２２は、ＮＡＮＤストリングをソース線１２８に接続している。トランジスタ１００、１０２、１０４および１０６は、制御ゲートと浮遊ゲートを備えている。例えば、トランジスタ１００は制御ゲート１００ＣＧと浮遊ゲート１００ＦＧを含んでいる。トランジスタ１０２は制御ゲート１０２ＣＧと浮遊ゲート１０２ＦＧを含んでいる。トランジスタ１０４は制御ゲート１０４ＣＧと浮遊ゲート１０４ＦＧを含んでいる。トランジスタ１０６は制御ゲート１０６ＣＧと浮遊ゲート１０６ＦＧを含んでいる。制御ゲート１００ＣＧはワード線ＷＬ３に接続され、制御ゲート１０２ＣＧはワード線ＷＬ２に接続され、制御ゲート１０４ＣＧはワード線ＷＬ１に接続され、制御ゲート１０６ＣＧはワード線ＷＬ０に接続されている。

図１と２ではＮＡＮＤストリング中に４つのメモリセルを図示しているが、４つというトランジスタの数は単に例として用いただけであることに留意されたい。ＮＡＮＤストリングが有するメモリセルの数は４つ未満でも５つ以上でもよい。例えば、８個のメモリセル、１６個のメモリセル、３２個のメモリセルなどを含むＮＡＮＤストリングもある。

ＮＡＮＤストリング構造を用いるフラッシュシステムの一般的な構造は、数個のＮＡＮＤストリングを備えている。例えば、図３に、更に多くのＮＡＮＤストリングを有するメモリアレイのうちの３つのＮＡＮＤストリング２０２、２０４、２０６を示す。図３の各ＮＡＮＤストリングは、２つの選択トランジスタと４つのメモリセルを含んでいる。各ストリングは、その選択トランジスタ（例えば、選択トランジスタ２３０と選択トランジスタ２５０）によってソース線に接続されている。選択線ＳＧＳは、ソース側の選択ゲートを制御するのに用いられる。これらのＮＡＮＤストリングは、選択トランジスタ２２０、２４０等によってそれぞれのビット線に接続されている。選択トランジスタ２２０、２４０等は、選択線ＳＧＤによって制御される。各ワード線（ＷＬ３、ＷＬ２、ＷＬ１、ＷＬ０）は、セルの行を形成する各ＮＡＮＤストリング上の１つのメモリセルの制御ゲートに接続されている。例えば、ワード線ＷＬ２は、メモリセル２２４、２４４、２５２の制御ゲートに接続されている。図示するように、各ビット線と各ＮＡＮＤストリングは、メモリセルのアレイにより構成される列を含んでいる。ＮＡＮＤ構造においては、個々のＮＡＮＤストリングとこれに接続されている記憶セルを、絶縁技術を用いて互いに絶縁する必要がある。

図４は、図１〜３に示すような、実施形態にしたがって製造可能なフラッシュメモリセルの実施形態の二次元ブロック図である。図４のメモリセルは、Ｐ基板、ＮウェルおよびＰウェルを含む三層ウェルを含んでいる。図を簡単にするため、Ｐ基板とＮウェルは図４には示していない。Ｐウェル３２０内には、Ｎ＋拡散領域３２４があるが、これらは、メモリセルに対してソース／ドレインとして働く。Ｎ＋拡散領域３２４をソース領域と呼ぶかドレイン領域と呼ぶかは任意である。したがって、N＋拡散ソース／ドレイン領域３２４は、ソース領域、ドレイン領域または双方であると考えてもよい。

Ｎ＋拡散領域３２４の間にはチャネル３２２がある。チャネル３２２の上には、第１の誘電体のエリアすなわち層３３０がある。誘電体層３３０の上には、メモリセルの浮遊ゲートを形成する導電性のエリアすなわち層３３２がある。読み出し動作またはバイパス動作と関連する低電圧動作条件下では、この浮遊ゲートは、第１の誘電体層３３０によってチャネル３２２から電気的に絶縁されている。浮遊ゲート３３２の上には、第２の誘電体のエリアすなわち層３３４がある。誘電体層３３４の上には、メモリセルの制御ゲートを形成する第２の導電層３３６がある。他の実施形態では、種々の層を内部に形成したり、図示の層に追加してもよい。例えば、ハードマスクなどの層を制御ゲート３３６上に形成することが可能である。誘電体３３０、浮遊ゲート３３２、誘電体３３２および制御ゲート３３６が一緒になって、スタックを成している。メモリセルのアレイはこのようなスタックを多数有する。本書で用いているように、スタックという用語は、製造プロセス中やその後においては、メモリセルの層を意味することがある。したがって、スタックは、セルがどの製造フェーズにあるかによって、図４に示すより多くのまたは少ない数の層を含むことがある。

フラッシュＥＥＰＲＯＭシステムで有用な１つのタイプのメモリセルでは、導電性の浮遊ゲートの代わりに非導電性誘電体を用いて、不揮発的に電荷を蓄積する。このようなセルは、１９８７年３月のＩＥＥＥ電子デバイス文書のＥＤＬ−８巻のＮｏ．３のチャン（Ｃｈａｎ）らによる記事「Ａ Ｔｒｕｅ Ｓｉｎｇｌｅ−Ｔｒａｎｓｉｓｔｏｒ Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ ＥＥＰＲＯＭ Ｄｅｖｉｃｅ」の９３〜９５ページに説明されている。酸化シリコン、窒化シリコンおよび酸化シリコン（「ＯＮＯ」）から形成される三層誘電体を、メモリセルチャネル上の半導体基板の表面と導電性の制御ゲートとで挟む。セルのチャネルから窒化物に電子を注入し、この窒化物によって電子が捕獲されて限られた領域内に蓄積されることでセルがプログラムされる。この蓄積された電荷によって、セルのチャネルの１部分の閾値電圧が変化し、これは検出可能である。セルは、窒化物にホットホールを注入すると消去される。ソリッドステート回路に関する１９９１年４月のＩＥＥＥジャーナル第２６巻、Ｎｏ．４ ４９７〜５０１ページのノザキらによる「Ａ １−Ｍｂ ＥＥＰＲＯＭ ｗｉｔｈ ＭＯＮＯＳ Ｍｅｍｏｒｙ Ｃｅｌｌ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｉｓｋ Ａｐｐｌｉｃａｔｉｏｎ」を参照されたい。ここには、拡散されたポリシリコンゲートがメモリセルチャネルの１部分にわたって延長し、これによって別個の選択トランジスタを形成しているスプリットゲート構造の類似のセルが記載されている、前述の記事を、その全体を参照してここに組み込む。また、１９９８年のＩＥＥＥプレスのウイリアム・ブラウン（Ｗｉｌｌｉａｍ Ｄ．Ｂｒｏｗｎ）とジョー・ブルーア（Ｊｏｅ Ｅ．Ｂｒｅｗｅｒ）編集による「Ｎｏｎｖｏｌａｔｉｌｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ」のセクション１．２に述べられているプログラミング技術もまた、このセクション中で、電荷捕獲式誘電体デバイスに応用可能であると記載されている。この記事を参照してここに組み込む。このパラグラフで述べるメモリセルもまた、本発明で採用可能である。

各セルに２ビットを記憶する別の方式が、２０００年１１月発行のＩＥＥＥ電子デバイス文書第２１巻第１１号のエイタン（Ｅｉｔａｎ）らによる「ＮＲＯＭ：Ａ Ｎｏｖｅｌ Ｌｏｃａｌｉｚｅｄ Ｔｒａｐｐｉｎｇ， ２−Ｂｉｔ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌ」の５４３〜５４５ページに記載されている。ＯＮＯ誘電体層が、ソース拡散層とドレイン拡散層間のチャネル上に広がっている。一方のデータビット分の電荷が、ドレインに隣接する誘電体層中に存在しており、他方のデータビット分の電荷がソースに隣接する誘電体層中に存在している。複数状態のデータ記憶が、誘電体内の空間的に分離した電荷蓄積領域のバイナリ状態を別個に読み取ることによって得られる。このパラグラフで説明するメモリセルもまた本発明で使用可能である。

ＥＥＰＲＯＭ（電気的に消去可能なプログラム可能読み出し専用メモリ）またはフラッシュメモリデバイスを、トンネル現象によりプログラミングするとき、通常は、プログラム電圧を制御ゲートに印加して、ビット線を接地する。チャネルからの電子は、誘電体３３０をトンネル通過して浮遊ゲートに注入される。誘電体３３０は、トンネル誘電体またはトンネル酸化物と呼ばれる。電子が浮遊ゲート３３２に蓄積されると、この浮遊ゲートは負に帯電され、メモリセルの閾値電圧が、１ビット以上のデータが記憶されていることを表すように事前に定義された閾値電圧分布のうちの１つに昇圧される。一般的には、制御ゲートに印加されるプログラム電圧は、１連のパルスとして印加される。このパルスの値は、連続するパルスごとに所定のステップサイズずつ増加する。

既に述べたように、半導体ベースの集積回路を構成するときには、個々のデバイス間を絶縁する必要がある。フラッシュメモリの例では、図４で示したような、記憶アレイの選択メモリセルを他のメモリセルから電気的に絶縁する必要がある。図５は、より大きなフラッシュメモリアレイの１部として製造される一般的な２つのＮＡＮＤストリング３０２と３０４の三次元ブロック図である。図５は、ストリング３０２と３０４上の４つのメモリセルを示している。しかしながら、メモリセルの数は４つより多くても少なくてもよい。ＮＡＮＤストリングの各メモリセルが、図４で説明したスタックを有している。さらに、図５は、Ｐウェル３２０の下にＮウェル３２６があり、ビット線の方向がＮＡＮＤストリングに沿っていて、ワード線がＮＡＮＤストリングに対して直交している様子を示している。図５では、Ｎウェル３３６の下にあるＰ型基板は図示されていない。一実施形態では、制御ゲートがワード線を形成している。連続層である導電層３３６が、ワード線の横断方向と一致するように形成されており、これによって、このワード線上の各デバイスに対する共通のワード線すなわち制御ゲートが形成されている。

図５に示すようなＮＡＮＤストリングを含む、ＮＡＮＤベースの不揮発性メモリシステムを製造するとき、隣接するストリング間を電気的に絶縁する必要がある。例えば、ＮＡＮＤストリング３０２をＮＡＮＤストリング３０４から電気的に絶縁して、独立した電気的特徴を持つディスクリートなデバイスとしなければならない。ＮＡＮＤストリング３０２上のメモリセルをＮＡＮＤストリング３０４上のメモリセルから絶縁するには、一般的に、ストリング間に電気的バリアを形成する。これによって、隣接するセル間で寄生電流や寄生電荷の発生を抑止または防止する。

図５に示す実施形態では、ＮＡＮＤストリング３０２は、空きスペースすなわち空隙３０６によってＮＡＮＤストリング３０４から分離されている。一般的なＮＡＮＤ構造では、誘電体を隣接するＮＡＮＤストリング間に形成する。すなわち、空きスペース３０６に形成する。既に述べたように、多くの従来技術では、例えばＬＯＣＯＳプロセスを用いて、各メモリセルのスタックを形成する前に誘電体絶縁領域を形成する。

電気的絶縁能力は、多くの場合、電界閾値で測定される。電界閾値は、特定の絶縁技術が耐えることが可能な電荷量または電流量を表す。例えば、ある絶縁領域の電界閾値が１０ボルトであれば、自身に１０ボルトの電荷が印加されても耐えることが可能である。近年の多くの不揮発性フラッシュメモリデバイスでは、回路内部の電荷レベルは増加し続けている。デバイスが小型化するに連れて、浮遊ゲートがチャネル領域に対して及ぼす影響は減少する。このような小型の不揮発性フラッシュメモリデバイスを正しくプログラムする際には、制御ゲートに高いプログラム電圧が印加される。例えば、多くの不揮発性フラッシュメモリデバイスでは、２０ボルト以上というプログラム電圧を印加することが可能である。したがって、ＮＡＮＤストリング間の電界閾値レベルを、このデバイス中で生じ得る最大電圧レベル以上とする必要がある。デバイス内での電荷レベルが高いことに加えて、デバイスの寸法が減少することによって、デバイスを絶縁する面積が減ることを考えると、デバイス間を電気的に絶縁することはますます困難となる。図５を見ると、ＮＡＮＤストリング３０２と３０４が徐々に近接して製造されるようになるに連れて、これらの間を効果的に絶縁することがますます困難となる。

図６Ａ〜６Ｌは、一実施形態による集積回路中の電荷蓄積領域間に絶縁領域を形成するプロセスを示す。図７は、図６Ａ〜６Ｌに示すような不揮発性メモリデバイスの製造中において絶縁領域を形成するプロセスを示すフローチャートである。図６Ａ〜６Ｌと図７は、ＮＡＮＤフラッシュメモリデバイスについての特定の例を示している。しかしながら、本書に記載する技術が、多くのタイプの半導体デバイスに容易に応用可能であり、また、多くのタイプの製造プロセスと統合することが可能であることが通常の当業者には理解されるであろう。図６Ａ〜６Ｌでは、ビット線の方向が紙面に対して垂直な方向であり、ワード線の方向が紙面の左右方向である。

図６Ａは、その上および内部に複数の不揮発性ＮＡＮＤタイプのフラッシュメモリデバイスが形成される基板３００を示している。基板３００は一般的な基板として用られるが、実施例に応じて、Ｐウェルおよび／またはＮウェルが内部に形成されていてもよい。例えば、ＰウェルとＮウェルが、図４と５に示すように基板３００中に形成されていてもよい。

図７のステップ４０２では、基板３００に含まれる三層ウェルに対する注入とこれに関連するアニール実行する。三層ウェルの注入とアニールの後に、ステップ４０４で、誘電体層３３０が基板３００上に形成される。誘電体３３０は、記憶セルのトンネル酸化物を形成する。種々の実施形態では、誘電体層３３０に酸化物や他の適切な誘電性材料を用いることができる。誘電体層３３０は、周知の化学気相堆積（ＣＶＤ）プロセス、金属有機物ＣＶＤプロセス、物理気相堆積（ＰＶＤ）プロセスもしくは原子層堆積（ＡＬＤ）プロセスを用いて堆積させたり、熱酸化プロセスを用いて成長させたり、または、別の適切なプロセスを用いて形成することが可能である。一実施形態では、誘電体３３０の厚さは約７０〜１００オングストロームである。しかしながら、実施形態によって、これより厚いまたは薄い層を用いてもよい。加えて（そしてオプションとして）、他の材料をこの誘電体の上や下に堆積させたりこの内部に組み込んだりして誘電体層３３０を形成してもよい。

ステップ４０６では、電荷蓄積層をトンネル酸化物層の上部に堆積させる。図６Ｂでは、電荷蓄積層は導電層３３２であり、製造されるストリングのメモリセルの浮遊ゲートを含んでいる。一実施形態では、導電層３３２は、上述した周知のプロセスを用いて堆積されたポリシリコンである。他の導電性材料を用いることも可能な実施形態もある。１つの実施形態では、導電層３３２の厚さは約５００オングストロームである。しかしながら、導電層の厚さは実施形態に応じて５００オングストロームより厚くまたは薄くしもてよい。

ステップ４０６で堆積される電荷蓄積層は、導電性の浮遊ゲート材料（例えばポリシリコン）または誘電性の電荷蓄積材料（例えば窒化シリコン）を含んでいてもよい。ＯＮＯ三層誘電体を用いる場合、ステップ４０４で、第１の酸化シリコン層を堆積させて、ステップ４０６で、窒化物の電荷蓄積層を堆積させるようにしてもよい。後に第２の酸化シリコン層を堆積して、ゲート間に誘電体を形成することが可能である（後述する）。

１つの実施形態では、調整された誘電体層を用い、電荷蓄積領域をこの内部に形成する。例えば、シリコンリッチな二酸化シリコンの調整済みの層を用いて、電子を捕獲して蓄積することが可能である。このような材料は、その全体を参照してここに組み込む次の２つの記事に記載されている：１９８１年７月、Ｊ． Ａｐｐｌ． Ｐｈｙｓ．５２（７）、４８２５〜４８４２ページのディマリア（ＤｉＭａｒｉａ）らによる「Ｅｌｅｃｔｒｉｃａｌｌｙ−ａｌｔｅｒａｂｌｅ ｒｅａｄ−ｏｎｌｙ−ｍｅｍｏｒｙ ｕｓｉｎｇ Ｓｉ−ｒｉｃｈ ＳＩＯ２ ｉｎｊｅｃｔｏｒｓ ａｎｄ ａ ｆｌｏａｔｉｎｇ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ ｓｔｒａｇｅ ｌａｙｅｒ」と；１９９２年４月、ＩＥＤＭ９２、４６９〜４７２ページのホリらによる「Ａ ＭＯＳＦＥＴ ｗｉｔｈ Ｓｉ−ｉｍｐｌａｎｔｅｄ Ｇａｔｅ−ＳｉＯ２ Ｉｎｓｕｌａｔｏｒ ｆｏｒ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ａｐｐｌｉｃａｔｉｏｎｓ」。例えば、この層の厚さは約５００オングストロームとすることができる。ステップ４０４と４０６を組み合わせることが可能であるが、これは、調整された誘電体層はトンネル誘電体層、電荷蓄積層、さらにオプションとして、ゲート間誘電体層を形成するからである。

浮遊ゲートまたは他の電荷蓄積層を堆積したら、ステップ４０８で窒化物層３４０を堆積させ、ステップ４１０で酸化物層３４２を堆積させる。これらの酸化物層と窒化物層は、後で実行される種々のステップのための犠牲的な層として働き、また、オプションとして、デバイスのゲート間誘電体領域の一部を構成することが可能である。酸化物層と窒化物層の双方は、周知のプロセスを用いて形成可能であり、また、各層の厚さは約４００オングストロームとすることが可能である。しかしながら、これらの層の厚さは、実施形態に応じて４００オングストロームより厚くまたは薄く形成することが可能である。層３３０、３３２、３４０、３４２は、複数のデバイスを形成するための、準備段階としてのＮＡＮＤストリングのスタック層である。複数のＮＡＮＤストリングが、これらの層を開始の層として構築される。

層３３０、３３２、３４０、３４２を形成したら、酸化物層３４２上にハードマスクを堆積させて（ステップ４１２）、デバイスの各ＮＡＮＤストリングを画定するプロセスを開始する。ハードマスクを酸化物層上に堆積させたら、フォトリソグラフィを用いて、ＮＡＮＤストリングとなるエリア上に線状のフォトレジストを形成する。線状のフォトレジストを形成したら、露光されたマスク層を、例えば異方性プラズマエッチングを用いてエッチングする。

ステップ４１４では、酸化物層、窒化物層および浮遊ゲート層を、フォトレジストとマスクを用いてエッチングして、各ＮＡＮＤストリングスタック領域３８０、３８２、３８４を形成する。このようなプロセスの結果を図６Ｂに示す。図６Ｂは、エッチングにより個々に形成された３つの準備段階のＮＡＮＤストリングスタック領域を形成する浮遊ゲート層３３２、窒化物層３４０および酸化物層３４２を示している。これらは、メモリデバイスの各ＮＡＮＤストリングとなる。これら３つのＮＡＮＤストリングスタック領域はワード線方向において互いに隣接している。一実施形態では、ステップ４１４で、誘電体層３３０の全体または一部をエッチングすることが可能である。

ＮＡＮＤストリングスタック領域を画定したら、酸化物の層を露出している表面に堆積して（ステップ４１６）、画定された各ストリングに側壁スペーサを形成する。酸化物を堆積したら、基板３００からエッチバックして各ＮＡＮＤストリングの側壁スペーサ３４４を形成する。図６Ｃに、堆積及びエッチング後の酸化物スペーサ３４４を示す。他の実施形態では、側壁スペーサ３４４が複数の層を有していてもよい。例えば、酸化物を堆積してエッチングした後に、窒化物の層を堆積してエッチングし、これによってさらに側壁スペーサ３４４を画定することが可能である。ステップ４１６では、誘電体３３０もエッチングして、スペーサの外部にあって、準備段階としてのスタック領域の間の基板３００の領域を露出させる。一実施形態では、誘電体が側壁スペーサを形成するまでにエッチングされなかった場合には、誘電体３３０を基板３００が露出するまでエッチングする。

側壁スペーサは、メモリデバイス中の隣接するＮＡＮＤストリング間に形成される溝領域の幅を狭めるために実行される溝領域エッチングステップのためのマスクとして働く。例えば、ＮＡＮＤストリングスタック領域３８０の側壁スペーサとＮＡＮＤストリングスタック領域３８２の側壁スペーサとを用いて、スタック領域３８０と３８２間の溝領域を画定する。

側壁スペーサを形成したら、隣接するＮＡＮＤストリング間に絶縁領域を形成するために、基板３００をエッチングすることによって、隣接するＮＡＮＤストリングスタック領域間に溝領域の第１部分の形成を開始する（ステップ４１８）。図６Ｄに、エッチング後により第１の溝部３５０を形成した基板を示す。この第１の溝部は傾斜した壁面を有し、溝の底部に向かうにつれて狭くなっている。エッチング前に側壁スペーサ３４４を形成することによって、従来技術により形成された溝よりも、溝の幅を狭くすることが可能である。一実施形態では、溝３５０の深さは約１、０００オングストロームであり、その最上部における幅は約３００オングストロームである。しかしながら、これ以外の寸法を持つデバイスも実施形態に応じて構築可能であることが通常の当業者には理解されるであろう。図６Ｄに示すように、酸化物層３４２はエッチングプロセスで犠牲層として働く。酸化物層３４２の厚さはエッチングプロセス中に減少する。

第１の溝部３５０を形成したら、露出している表面上に窒化物の層を堆積して（ステップ４２０）、画定されている各ＮＡＮＤストリングと第１の溝部に対する第２の側壁スペーサ３４６の形成を開始する。この窒化物を堆積したら、基板３００からエッチバックして、各ＮＡＮＤストリングに対する第２の側壁スペーサ３４６を形成する。図６Ｅに、堆積されエッチングされた後の窒化物スペーサ３４６を示す。上述したように、側壁スペーサ３４６は、一部の実施形態では複数の層を含むことが可能である。第２の側壁スペーサ３４６は、この後の第２の溝部をエッチングするステップのマスクとして働く。これらの側壁は、第１の溝部の側部をエッチングから保護するとともに、形成される第２の溝部の幅を狭める。

第２の側壁スペーサを形成したら、第２の側壁スペーサの間の第１の溝部の各底部に第２の溝部を形成する（ステップ４２２）。ステップ４２２では、第１の溝部３５０の底部から隣接する側壁スペーサ３４６間でエッチングして、隣接するＮＡＮＤストリング間に絶縁領域をさらに形成する。図６Ｆは、エッチングにより第２の溝部３５２を形成した基板を示している。第１の溝部３５０と第２の溝部が一緒になって、溝領域３６６を形成している。第２の溝部はほぼ直線状の壁面を有する。第１の溝部３５０のように、側壁スペーサ３４６をエッチング前に形成することによって、従来技術により形成された溝部より狭い第２の溝部を形成することができる。一実施形態では、第２の溝部３５２の深さは約１，０００オングストロームであり、幅は約１００〜１５０オングストロームである。しかしながら、これ以外の寸法のデバイスを、実施形態に応じて形成可能であることを通常の当業者は理解するだろう。図示しないが、酸化物層３４２は、この厚さをさらに減少させるエッチングプロセスの犠牲層として働くことが可能である。

ステップ４２２では、第２の溝３５２の底部に電界ドーピング注入（チャネルストップ注入とも呼ばれる）が実行される。電界ドーピング注入によって、溝の底部のドーピング量が向上し、チャネル漏れ電流が防止される。

第２の溝部を、第２の溝部の底部と側部とから酸化物を熱成長させることによって充填する。これによって、成長した酸化物により第２の溝部を略充填する（ステップ４２４）。第２の側壁スペーサ３４６によって、第１の溝部３５０のシリコンの側壁とＮＡＮＤストリングスタック領域が酸化から保護される。これによって、酸化物の成長が第２の溝部３５２の内部に制限される。第２の溝部は、シリコン基板から酸化物を成長させる周知の熱成長技術を用いて充填することが可能である。例えば、シリコン基板を酸素を含む混合気体に暴露すると、シリコンが酸化して溝内部にシリコン酸化物が形成される。このシリコン酸化物は、第２の溝部の底部と側壁の各々から成長する。この成長は自己制限される。第２の溝部は、底部の幅が狭いために最初は底部から充填され、酸化物が成長するにつれて底部および側部から充填されていく。このため、このプロセスは自己制限的となる。第２の溝部が底部と側部から充填されるに従って、未充填の露出エリアで集中的にかつ急速に成長が起こる。したがって、溝を充填する酸化物の均一な成長が起こると考えられる。一実施形態では、ステップ４２４では、化学的な気相堆積と酸化物の成長とを組み合わせることが可能である。例えば、酸化物の微小な薄い層を、第２の溝部の側壁と底部とに沿って堆積することによって、シリコン基板とその後に成長させる酸化物との間に緩衝層を形成することが可能である。この薄い層を第２の溝部の壁と底部とに沿って形成したら、酸化物を成長させて、上述したように第２の溝部を完全に充填する。

第２の溝部の形状と自己制限的な成長プロセスを用いるので、堆積プロセスを用いて溝を充填するときに、第２の溝部の底部近傍にキーホール空隙（酸化物中の穴）が発生しない。酸化物が最初に底部から成長して第２の溝部を充填するため、空隙（従来技術のプロセスで堆積させる材料で溝を充填するときに発生する空隙）は生じない。酸化物を成長させることによって、堆積プロセスに伴う溝部内での酸化物形成の精度を向上させることが可能である。例えば、このように狭く深い溝に酸化物を堆積することは困難を引き起こしかねないが、これは、酸化物が露出しているすべての表面上に堆積されるために、下部が完全に充填される前に上部が充填されるからである。

図６Ｇに、第２の溝部３５２中に酸化物３５４を熱成長させた結果を示す。一実施形態では、シリコン酸化物の幅と深さは、最初にエッチングした第２の溝部３５２より広く深くなる。この幅と深さの結果は、シリコン酸化物が溝部の側壁と底部から溝部内に成長するだけではなく、溝部の側壁と底部から成長するシリコン酸化物が基板３００中にも成長するからである。その結果、酸化物は、基板をエッチングして得られた初期の溝より広く深くなる。

ステップ４２６では、ウェットエッチング（例えば熱リン酸）または他の適切なプロセスを用いて、第２の溝部３５２中への酸化物の成長の後に、第２の側壁スペーサ３４６を除去する。ステップ４２６では、図６Ｈに示すように、各ＮＡＮＤストリングスタック領域の間の第１の溝部３５０の側壁を露出させる。

次に、ステップ４２８で、堆積プロセスを用いて、酸化物３５６を堆積させて第１の溝部を充填する。酸化物３５６は、周知の化学気相堆積（ＣＶＤ）プロセス、金属有機物ＣＶＤプロセス、物理気相堆積（ＰＶＤ）プロセスまたは原子層堆積（ＡＬＤ）プロセスを用いて堆積させることが可能である。堆積プロセスを用いて第１の溝部３５０を充填することによって、各デバイスのチャネル領域中に酸化物が進入することが防止される。窒化物スペーサ３４６によって、第２の溝部３５２を充填するときに成長した酸化物が進入することが防止され、その後、堆積することによって進入（両方の溝を一度に充填する酸化物成長プロセスを用いた場合に発生しかねないあらゆる進入）が回避される。図６Ｉに、第１の溝部３５０に酸化物３５６を堆積した結果を示す。この堆積された酸化物３５６は第１の溝部を充填するだけでなく、露出している全ての表面上に堆積される。

ステップ４３０では、化学機械研磨（ＣＭＰ）を用いて、堆積された酸化物３５６を研磨する。一実施形態では、図６Ｊに示すように、堆積された酸化物３５６、酸化物層３４２および窒化物層３４２の全を研磨し、浮遊ゲート３３２を露出させる。他の実施形態では、堆積された酸化物３５６の一部を酸化物層３４２と窒化物層３４０と一緒に残して、ゲート間誘電体を形成してもよい。さらに、他のさまざまな代替例も存在する。例えば、酸化物層３４２が露出するまで、または、窒化物層３４０が露出するまで研磨が実行されることがある。

浮遊ゲート３３２を露出させたら、ステップ４３２で、第２の誘電体層を浮遊ゲート層３３２のエッチングされた部分の上に形成する。窒化誘電体の電荷蓄積領域を用いる場合には、ステップ４３２で、ＯＮＯ誘電体領域の最後の酸化物層を形成することも可能である。第２の誘電体層は、各ストリングの個々の記憶デバイスのゲート間誘電体を形成する。一実施形態では、第２の誘電体層は、誘電体からなる複数の層により形成される。例えば、図６Ｋに示すように、この誘電体層は、酸化物３６２の第１の層、窒化物３６０の第２の層、および、酸化物３６４の第３の層からなるＯＮＯ誘電体とすることができる（酸化物層３６４は窒化物層３６４の外部に示されているが、実質的な厚さは図示されていない）。第２の誘電体層のトータルの厚さは、約１７０オングストロームとすることができる。例えば、酸化物層３６２は約５０オングストローム、窒化物層３６０は約７０オングストローム、第２の酸化物層３６４は約５０オングストロームとすることができる。第２の誘電体層は１７０オングストロームより厚くまたは薄くてもよい。個々の層は、規定の寸法より厚くまたは薄くてもよい。また、個々の層は、他の材料で形成されてもよい。一実施形態では、誘電体層は、化学気相堆積法などのプロセスを用いて酸化物層と窒化物層の各々を堆積させて形成される。この誘電体層は、周知の緻密化技術を用いて緻密化することが可能である。５０オングストロームの酸化物、７０オングストロームの窒化物および５０オングストロームの酸化物層を組み合わせると、約１４０オングストロームという効果的なＯＮＯの厚さとなる。

一実施形態では、ゲート間誘電体層は、層３５６、３４２および３４０をさまざまに組み合わせて形成することが可能である。このような場合、ステップ４３２をスキップして、ゲート間誘電体を、層３５６、３４２および３４０のうちの１つ以上を研磨することによって形成することが可能である。調整済みの誘電体層を電荷蓄積領域用に用いる場合、ステップ４３２をスキップして、ゲート間誘電体を、ステップ４０４と４０６で堆積した調整済みの誘電体層３３２が露出するまで研磨することによって形成することが可能である。

第２の誘電体層を形成したら、ステップ４２８で、第２の導電層３７０を、構造体の露出領域上に堆積する。一実施形態では、導電層３７０はポリシリコンであり、複数の不揮発性メモリセルの制御ゲートを形成する。一実施形態では、ポリシリコン層３７０は、第２の誘電体層の上面から約２０００オングストロームの厚さまで堆積される。

制御ゲート層３７０を堆積したら、スタック領域を分割して、互いに絶縁されているワード線を形成する。ステップ４３６では、マスク層を制御ゲート層３７０上に堆積し、フォトリソグラフィを用いてＮＡＮＤストリング（ワード線の方向に沿って形成されている）に対して直角に線状のフォトレジストを形成する。ステップ４３８では、露出されたマスク部分とその下の層（制御ゲート層、ゲート間誘電体層および浮遊ゲート層等）を、プラズマエッチング、イオンミリング、純粋な物理的エッチングであるイオンエッチングまたは他の適切なプロセスを用いてエッチングする。これによって、制御ゲート層、ゲート間誘電体層および浮遊ゲート層を分割して、個々のワード線を形成する。制御ゲート層のエッチングされた部分は個々のワード線を形成し、エッチングされた浮遊ゲート層は各ストリングのメモリセルの個々の浮遊ゲートを形成する。一実施形態では、トンネル誘電体層に達するまでエッチングが実行される。別の実施形態では、基板に達するまで、トンネル誘電体をエッチングする。

溝の幅を狭く形成することによって、ＮＡＮＤストリングの間隔が近くなり、デバイス全体の寸法を減少させることが可能となる。非常に深い溝領域を形成するので、溝領域の幅を狭くしても、高い電界閾値が得られる。溝領域による絶縁領域によって得られる電界閾値の値は、図６Ａ〜６Ｌに示すように、溝領域の幅と高さの比で決まるアスペクト比によって異なる。実施形態によれば、深く狭い溝領域を用いることによって、適切なアスペクト比を維持しながら、デバイスのサイズを減少させている。このようにして、デバイスの寸法を小さくするとともに、高い電界閾値を維持することが可能である。側壁スペーサ（層３４４と３４６）を用いることによって、既に述べたように、狭い溝領域が形成可能となると同時に、マスクとしても用いることが可能である。酸化物層と窒化物層は、隣接する窒化物スペーサ層および／または酸化物スペーサ層の間へエッチングが進行することを防止している。溝領域の最上部は、隣接するＮＡＮＤストリング間のスペースよりも、各酸化物スペーサ層と各窒化物スペーサ層の幅の２倍に等しい量だけ狭くなる。

溝３５０をエッチング形成する前に電荷蓄積層３３２を形成することによって、従来技術（電荷蓄積層を形成する前に絶縁領域を形成する技術）で生じる整合のずれという問題が回避されることに留意すべきである。電荷蓄積層が最初に形成されて、その後、基板に沿ってエッチングされて溝領域が形成されるため、溝領域は、隣接するＮＡＮＤストリング上のメモリセルの電荷蓄積領域（例えば浮遊ゲート）の間に正しく整合（配置）される。溝が最初に形成される従来技術では、所定の絶縁領域の間に電荷蓄積領域を正しく形成するように注意しなければならない。成長プロセスと堆積プロセスが正確でないと、電荷蓄積領域が絶縁領域の間に正しく整合できない場合がある。本書の実施形態ではそのようなことがないが、これは、浮遊ゲートを形成した後にエッチングするため、電荷蓄積領域が溝領域の間に正確に整合されるからである。

溝領域を形成する前に電荷蓄積層が堆積されるため、電荷蓄積領域は、既に述べたように、溝領域の２つのセットの間に整合される。このため、第２の誘電体層も、各電荷蓄積領域上で自己整合され、これによって、形成された各セルと一致した状態で接続される。電荷蓄積層を貫通して基板中までエッチングして溝領域を形成するため、電荷蓄積領域の正確な間隔と整合が得られる。したがって、あらゆる電荷蓄積領域に対して、制御ゲート層が一致した状態で形成され、このため、各デバイスの接続特性が一致する。電荷蓄積領域が一致しない従来技術では、後で形成される制御ゲート層が各電荷蓄積領域と一致した状態で形成されないことがある。このため、セル間で接続特性が異なってしまう場合がある。

本開示の範囲から逸脱しないように他の変更例や代替例が実施可能である。例えば、図６Ａ〜７の実施形態では、第１の溝部と第２の溝部の深さが同じであるとされている。種々の実施形態では、それぞれ異なる深さを用いることが可能である。例えば、第１の溝部の深さを約５００オングストロームとし、第２の溝部の深さを約１５００オングストロームとしてもよい。他の深さを、種々の寸法の他のデバイスで用いることが可能である。第１の溝部が浅ければ、化学気相堆積法などの堆積プロセスで充填しやすくなる。第１の溝部が第２の溝部より深い実施形態もある。

図８は、本実施形態を実施するために使用できるフラッシュメモリシステムの一実施形態のブロック図である。メモリセルアレイ５０２は、列制御回路５０４と、行制御回路５０６と、Ｃ−ソース制御回路５１０と、ｐ−ウェル制御回路５０８によって制御される。アレイ５０２は、図６Ａ〜６Ｌ及び図７に示される実施形態により製造された一つあるいは複数のメモリセルを含むことができる。列制御回路５０４は、メモリセル内に記憶されたデータを読み出すために、プログラム動作中のメモリセルの状態を判定するために、および、ビット線の電位レベルを制御してプログラミングや消去を促進又は抑止するために、メモリセルアレイ５０２のビット線に接続されている。行制御回路５０６は、ワード線のうちの一つを選択するために、読み出し電圧を印加するために、プログラム電圧を列制御回路５０４によって制御されたビット線電位レベルと組み合わせて印加するために、および、消去電圧を印加するために、ワード線に接続されている。Ｃ−ソース制御回路５１０は、メモリセルに接続された共通ソース線（図９に「Ｃ−ソース」として示す）を制御する。Ｐ−ウェル制御回路５０８は、ｐ−ウェル電圧を制御する。

メモリセル内に記憶されたデータは、列制御回路５０４によって読み出され、データ入力／出力バッファ５１２を経由して、外部入力／出力線に出力される。メモリセル内に記憶されるプログラムデータは、外部入力／出力線を経由してデータ入力／出力バッファ５１２に入力され、列制御回路５０４に転送される。外部入力／出力線は、コントローラ５１８に接続される。

フラッシュメモリデバイスを制御するためのコマンドデータは、コントローラ５１８に入力される。コマンドデータは、どのような動作が要求されているのかをフラッシュメモリに通知する。入力コマンドは、列制御回路５０４と、行制御回路５０６と、Ｃ−ソース制御回路５１０と、ｐ−ウェル制御回路５０８と、データ入力／出力バッファ５１２とを制御する状態マシン５１６に転送される。状態マシン５１６は、さらに、レディ（ＲＥＡＤＹ）／ビジー（ＢＵＳＹ）や、パス（ＰＡＳＳ）／フェイル（ＦＡＩＬ）などの、フラッシュメモリのステータスデータを出力することもできる。

コントローラ５１８は、パーソナルコンピュータ、デジタルカメラ、パーソナルデジタルアシスタントなどのホストシステムに接続されているか、あるいは、接続可能である。コントローラ５１８は、メモリアレイ５０２にデータを保存じ、あるいはメモリアレイ５０２からデータを読み出すために、および、データを提供したり受信したりするコマンドを起動するためにホストと通信を行う。コントローラ５１８は、このようなコマンドを、状態マシン５１６と通信するコマンド回路５１４が解読して実行可能なコマンド信号に変換する。通常、コントローラ５１８は、メモリアレイに書き込まれるか、あるいは、メモリアレイから読み出されるユーザデータのためのバッファメモリを有している。

一例のメモリシステムは、コントローラ５１８を含む１つの集積回路と、１つ以上の集積回路チップ（それぞれがメモリアレイと、関連する制御、入力／出力、および状態マシン回路とを含む）を備えている。メモリアレイとシステムのコントローラ回路は、１つ以上の集積回路チップ上に一緒に統合される傾向にある。メモリシステムは、ホストシステムの一部として組み込まれていてもよく、又は、ホストシステムに着脱可能に挿入されるメモリカード（又はその他のパッケージ）内に含まれていてもよい。そのようなカードは、メモリシステム全体（例えば、コントローラを含む）を含んでいてもよく、又は、メモリアレイおよび関連する周辺回路のみを含んでいてもよい（コントローラと共にあるいは制御機能はホスト内に組み込まれる）。このように、コントローラは、ホスト内に組み込まれることも、又は着脱可能なメモリシステム内に含まれることも可能である。

図９を参照して、メモリセルアレイ５０２の構造の例を説明する。一例として、１,０２４個のブロックに区分けされているＮＡＮＤ型フラッシュＥＥＰＲＯＭを説明する。各ブロックに記憶されたデータは同時に消去される。１つの実施形態では、ブロックは、同時に消去されるセルの最小単位である。本実施例において、各ブロックには８，５１２列あり、偶数および奇数列に分割される。ビット線も偶数のビット線（ＢＬｅ）と奇数のビット線（ＢＬｏ）に分割される。図９は、直列に接続され、ＮＡＮＤストリングを形成する４つのメモリセルを示す。４つのセルは各ＮＡＮＤストリングに含まれるように図示されているが、使用するセルの数は４つ以上でも４つ以下でもよい（例えば１６、３２、またはその他の数）。ＮＡＮＤストリングの一方の端子は、第１の選択トランジスタ（選択ゲートとも呼ばれる）ＳＧＤを介して対応するビット線に接続され、他方の端子は、第２の選択トランジスタＳＧＳを介してＣ−ソース線に接続されている。

一実施形態の読み出しおよびプログラミング動作の間は、４，２５６のメモリセルが同時に選択される。選択されるメモリセルは、同じワード線（例えば、ＷＬ２−ｉ）と、同じ種類のビット線（例えば、偶数ビット線）とを有する。したがって、５３２バイトのデータを、同時に読み出し又はプログラムすることが可能である。これら同時に読み出される又はプログラムされる５３２バイトのデータは、論理ページを形成する。したがって、この例では、１つのブロックは、少なくとも８ページを記憶することが可能である。各メモリセルが２ビットのデータ（例えば、マルチレベルセル）を記憶する場合、１つのブロックは１６ページを記憶する。

読み出しおよび検証動作では、トランジスタをパスゲートとして動作させるために、選択されたブロックの選択ゲート（ＳＧＤおよびＳＧＳ）が１つまたは複数の選択電圧に上げられ、選択されたブロックの選択されないワード線（例えば、ＷＬ０、ＷＬ２、およびＷＬ３）が、読み出しパス電圧（例えば、４．５ボルト）まで引き上げられる。選択されたブロックの選択されたワード線（例えばＷＬ２）は、各読み出しおよび検証動作について指定されたレベルの基準電圧に接続され、関連するメモリセルの閾値電圧が指定されたレベルの電圧より上であるか下であるのかが判定される。例えば、１ビットのメモリセルの読み出し動作では、選択されたワード線ＷＬ２を接地して、それによって閾値電圧が０Ｖよりも高いか否かが検出される。１ビットのメモリセルの検証動作では、選択されたワード線ＷＬ２を例えば２．４Ｖに接続し、それによってプログラミングが進むにつれて閾値電圧が２．４Ｖに到達しているのか否かが検証される。ソースおよびｐ−ウェルは読み出しおよび検証動作の間は０ボルトである。選択されたビット線（ＢＬｅ）は、例えば０．７Ｖのレベルにプリチャージされる。閾値電圧が、読み出し又は検証レベルよりも高い場合には、該当するビット線（ＢＬｅ）の電位レベルは、関連する非導電性のメモリセルのために、高いレベルに維持される。他方、閾値電圧が、読み出し又は検証レベルよりも低い場合には、該当するビット線（ＢＬｅ）の電位レベルは、導電性のメモリセルのため、例えば０．５Ｖ未満の低いレベルに低下する。メモリセルの状態は、ビット線に接続され、得られるビット線電圧を検知するセンス増幅器により検出される。メモリセルがプログラムされるか消去されるかの差は、フローティングゲートに負電荷が保存されているかどうかに依存する。例えば、負電荷がフローティングゲートに保存されている場合、閾値電圧が高くなり、トランジスタがエンハンスメント・モードの動作に移行する可能性がある。

一例によるメモリセルのプログラミングでは、ドレインとｐ−ウェルには０ボルトが印加され、制御ゲートは徐々に値が増化する一連のプログラミングパルスが印加される。一実施形態では、この連続するパルスの値の範囲は７〜２０ボルトである。この連続パルスの範囲が異なることがあり、例えば、７ボルトより高いレベルからスタートする実施形態もある。メモリセルをプログラミングしている間には、プログラミングパルス間で検証動作を実行する。すなわち、並行にプログラミングされているセルグループの各セルのプログラミングレベルをプログラミングパルス間で読み取り、プログラミング目標の検証レベル以上に達したか否かを判定する。プログラミングを検証する１つの手段は、特定の比較ポイントで導電性をテストすることである。十分プログラムされたものと検証されたセルは、例えば、ＮＡＮＤセル中でロックアウトされる。すなわち、その後の全てのプログラミングパルスに対して、ビット線電圧を０からＶｄｄ（例えば２．５ボルト）まで上げることによって、これらのセルに対するプログラミングプロセスを終了する。パルスの数が制限されている（例えば２０パルス）場合には、最後のパルスでもメモリセルが十分プログラムされたかった場合に、エラーと判定される。いくつかの実施例では、プログラミングに先立って、メモリセルが（ブロック単位または他の単位で）消去される。

図１０は、不揮発性メモリシステムをプログラミングする方法を説明するフローチャートである。当業者には明らかであるように、本開示の範囲と精神から逸脱しない範囲において、特定の応用例や実施例によってはさまざまなステップを修正したり、追加したり、削除したりすることが可能である。いくつかの実施例では、メモリセルがプログラミングに先立って（ブロック単位または他の単位で）消去される。図１０のステップ６５０では（また、図８に関連して）、データロードコマンドがコントローラ５１８によって出力されてコマンド回路５１４に入力され、これによってデータをデータ入力／出力バッファ５１２に入力可能となる。入力されたデータは、コマンド回路５１４に入力されたコマンドラッチ信号（図示せず）を介して状態マシン５１６によってコマンドと認識されてラッチされる。ステップ６５２では、ページアドレスを指定するアドレスデータがコントローラ５１８から行コントローラ５０６に入力される。入力されたデータは、状態マシン５１６を介してページアドレスとして認識されてラッチされ、コマンド回路５１４に入力されたアドレスラッチ信号によって発行される。ステップ６５４では、５３２バイトのプログラムデータがデータ入力／出力バッファ５１２に入力される。この５３２バイトのプログラムデータは、本実施例に固有のものであり、他のさまざまなサイズのプログラムデータを必要とするまたは利用する実施例もあることに留意すべきである。このデータは、選択されたビット線用のレジスタにラッチすることが可能である。一部の実施例では、このデータは、検証動作が実行される選択済みのビット線用の第２のレジスタにラッチすることもできる。ステップ６５６で、プログラムコマンドがコントローラ３１８によって発行され、データ入力／出力バッファ５１２に入力される。このコマンドは、コマンド回路５１４に入力されたコマンドラッチ信号を介して状態マシン３１６によってラッチされる。

ステップ６５８では、選択されたワード線に印加するプログラミングパルス電圧Ｖｐｇｍが開始パルス（例えば１２ボルト）に初期化され、状態マシン５１６によって維持されているプログラムカウンタＰＣが０に初期化される。ステップ６６０では、プログラム電圧（Ｖｐｇｍ）パルスが選択されたワード線に印加される。プログラミングパルスの印加中においては、プログラム予定のメモリセルを含むビット線を接地してプログラミングを可能とし、他のビット線をＶｄｄに接続してプログラミングを抑止する。

ステップ６６２では、選択されたメモリセルの状態を検証する。選択されたメモリセルの閾値電圧が適切なレベル（例えば、論理０に対応するプログラムレベルまたはマルチステートセルの特定の状態）に達したと検出したら、この選択されたセルはその目標状態にプログラムされたとして検証される。この閾値電圧が適切なレベルに達していないと検出したら、この選択されたセルはその目標状態にプログラムされたものとは検証されない。ステップ３６２でその目標状態に達したと検証されたセルは、以降はプログラミング対象外とされる。ステップ６６４では、プログラム予定のすべてのセルがその対応する状態にプログラムされたか否かを、ステータスを検出する適切なデータ記憶レジスタをチェック等して判定する。そのように判定されたら、すべての選択されたメモリセルがその目標状態にプログラムされてこれが検証されたので、プログラミングプロセスは成功してものとして完了する。ステップ６６６で、パスのステータスが報告される。ステップ６６４で、すべてのメモリセルがそのように検証されたわけではないと判定されたら、プログラミングプロセスは継続される。ステップ６６８では、プログラムカウンタＰＣをプログラム限界値に照らし合わせてチェックする。プログラム限界値の一例は２０である。プログラムカウンタＰＣが２０以上であれば、ステップ６７０で、プログラムプロセスにフェイルした旨のフラグを設定して、フェイルステータスを報告する。プログラムカウンタＰＣが２０未満であれば、ステップ６７２で、Ｖｐｇｍレベルをステップサイズだけ増加させて、プログラムカウンタＰＣをインクレメントする。ステップ６７２の実行後は、ステップ６６０に戻って次のＶｐｇｍプログラムパルスを印加する。プログラムプロセスが成功した場合には、その終了時において、メモリセルの閾値電圧は、プログラムされたメモリセルに対する何れかの閾値電圧分布内または消去されたメモリセルに対する閾値電圧分布内に存在することになる。

図１０のフローチャートは、バイナリ記憶に適用可能な１パス式プログラミング方法を示している。例えば、マルチステート記憶に適用可能な２パス式プログラミング方法では、複数のプログラミングステップまたは検証ステップが、フローチャートを１回繰り返すごとに実行される。プログラミング動作を１回パスするごとに、ステップ６６０〜６７２を実行する。最初のパスでは、１つ以上のプログラムパルスが印加され、その結果を検証して、セルが適切な中間状態にあるかどうか判定する。２回目のパスでは、１つ以上のプログラムパルスを印加して、その結果を検証して、セルが適切な最終状態にあるかどうか判定する。

図１１は、アレイ５０２中のメモリセルを読み取るプロセスの１つの実施形態を説明するフローチャートである。ステップ７０２では、読み出しコマンドがホストから受信されて状態マシンに記憶される。ステップ７０４では、アドレスが受信されて記憶される。図１３のプロセスは、４つの状態、すなわち、１つの消去された状態と３つのプログラム状態にプログラムされるメモリセルに対するものである。したがって、一実施形態では、メモリセルに記憶されているデータを読み取るために、３つの読み出し動作を実行する。例えば、メモリに８個の状態があれば、７つの読み出し動作が実行され、メモリに１６の状態があれば、１５の読み出し動作が実行される。ステップ７０６では、第１の読み出し動作が実行される。状態０と状態１の間の閾値電圧に等しい第１の読み出し比較ポイントが選択されたワード線に印加され、各ビット線上のセンス増幅器が、選択されたワード線とこれに対応するビット線との交点にあるセルがオンであるかオフであるかについてバイナリ判定する。セルがオンであると検出されたら、状態０にあるとして読み取られ、オンでなければ、このセルは状態１、２または３にあるとして読み取られる。言い換えれば、メモリセルの閾値電圧が第１の読み出し比較ポイントより大きければ、メモリセルは消去状態０にある。

ステップ７０８で、第２の読み出し動作が実行される。状態２と状態１の間の閾値電圧に等しい第２の読み出し比較ポイントが選択されたワード線に印加され、各ビット線上のセンス増幅器が、選択されたワード線とこれに対応するビット線との交点にあるセルがオンであるかオフであるかについてバイナリ判定をする。オフであるビット線は、対応するメモリセルが状態０か状態１のいずれかにあることを示す。オンであるビット線は、対応するメモリセルが状態２か状態３のいずれかにあることを示す。

ステップ７１０で、第３の読み出し動作が実行される。状態３と状態２の間の閾値電圧に等しい第３の読み出し比較ポイントが選択されたワード線に印加され、各ビット線上のセンス増幅器が、選択されたワード線とこれに対応するビット線との交点にあるセルがオンであるかオフであるかについてバイナリ判定をする。オフであるビット線は、対応するセルが状態０、状態１および状態２のいずれかにあることを示す。オンであるビット線は、対応するメモリセルが状態３にあることを示す。上記のこれら連続する３つのステップで得られた情報が、ラッチに記憶される。各セルの状態を特定するために、デコーダを用いてこれら３つの読み出し動作の結果を合成する。例えば、状態１は次の３つの読み出し結果、すなわち、ステップ７０６でオン、ステップ７０８でオフおよびステップ７１０でオフという結果から得られる状態である。上記の連続する読み出し動作は、図５に示す検証波形シーケンスに対応して、順序を逆にしてもよい。他の読み出しプロセスを本発明で用いることも可能であることに留意されたい。

図１２は、一実施形態によるＰＭＯＳトランジスタやＮＭＯＳトランジスタなどのＭＯＳデバイスの製造方法のフローチャートである。図６Ａ〜６Ｌ及び図７に開示の技術の多くを、ＭＯＳデバイスの製造に応用可能であることが理解されるであろう。したがって、図１２のさまざまなステップは、上述の不揮発性メモリと同様にして実現、実行可能である。ステップ７２０では、基板内の三層ウェルに対するイオン注入とアニールを実行する。ステップ７２２では、トンネル誘電体層（例えば酸化物）を基板上に形成する。

ステップ７２４では、デバイスのゲート層（例えば、金属または他の適切な導電性材料）を誘電体層上に形成する。ステップ７２４は、図６Ａ〜６Ｌ及び図７の電荷蓄積層の形成に類似している。ステップ７２６と７２８では、犠牲層としての窒化物層と酸化物層を、ゲート層上に堆積させる。ステップ７２０〜７２８の結果は、図６Ａに示すデバイスに類似しているが、電荷蓄積層３３２の代わりにＭＯＳデバイスのゲート層が形成されている。ステップ７３０では、ハードマスクを酸化物層上に堆積し、線状のフォトレジストをデバイスのゲートとなる各エリア上に形成する。

ステップ７３２では、フォトレジストとマスクを用いて、酸化物層、窒化物層およびゲート層をエッチングして、各デバイスの各ゲート領域を画定する。ステップ７３２では、フォトレジスト間のトンネル誘電体層も、基板に達するまでエッチングすることが可能である（図６Ｂを参照）。ステップ７３４では、酸化物側壁スペーサを、各ゲート領域の側壁に形成する（図６Ｃを参照）。ステップ７３４でこの誘電体層をエッチングできない場合は、側壁スペーサを形成するために酸化物をエッチングするときにエッチングすればよい。上述したように、側壁スペーサは複数の層を含むことが可能である。

各ゲート領域を適切に形成したら、不揮発性メモリデバイスに関連して説明した方法と同様の方法で絶縁溝領域を形成する。ステップ７３６では、酸化物スペーサ間の基板をエッチングして、絶縁溝領域の第１の溝部を形成する（図６Ｄを参照）。ステップ７３８では、窒化物を堆積及びエッチングして、第１の溝部の側壁に窒化物の側壁スペーサを形成する（図６Ｅを参照）。ステップ７４０では、窒化物側壁スペーサ間に存在する第１の溝部の底部から基板をエッチングすることによって、第２の溝部を形成する（図６Ｆを参照）。第２の溝部のエッチング後に、第２の溝部の底部にイオン注入してドーピング層を形成する。

ステップ７４２では、酸化物を熱成長させて、第２の溝部を充填する（図６Ｇを参照）。酸化物を成長させた後では、ステップ７４４において窒化物スペーサを除去し（図６Ｈを参照）する。そして、ステップ７４６で酸化物を堆積させて第１の溝部を充填する（図６Ｉを参照）。この堆積された層と、ステップ７２８で堆積された酸化物層と、ステップ７３０で堆積された窒化物層を、ステップ７４８で研磨する。図７に関連して説明した実施形態のように、ステップ７４８では、必要に応じて、これらの層の組み合わせ等を研磨してもよい。追加のステップとプロセスを、周知の製造技術にしたがって実行して、絶縁溝領域とＭＯＳデバイスとを有する集積回路を完成させることが可能である。

本発明に関する前述の詳細な説明は、例証と説明のために提示されたものである。本発明を開示する形態に限定することを意図したりするものではない。上記の開示内容に照らし合わせて、多くの修正例や変更例を実施可能である。説明した実施形態は、本発明とその実際の応用例の原理が最もよく説明され、他の当業者が特定の用途に対応させて実施、修正しながら本発明を利用できるように選択したものである。本発明の範囲は添付請求の範囲によって定義されることを意図するものである。

図１は、ＮＡＮＤストリングの上面図である。 図２は、図１に示すＮＡＮＤストリングの等価回路図である。 図３は、３つのＮＡＮＤストリングを示す回路図である。 図４は、一実施形態にしたがって製造可能なフラッシュメモリセルの二次元ブロック図である。 図５は、一実施形態にしたがって製造可能な２つのＮＡＮＤストリングの４ワード線分の長さの部分の三次元図である。 図６Ａは、一実施形態による製造プロセスの各段階におけるＮＡＮＤストリングのスタックを示す図である。 図６Ｂは、一実施形態による製造プロセスの各段階におけるＮＡＮＤストリングのスタックを示す図である。 図６Ｃは、一実施形態による製造プロセスの各段階におけるＮＡＮＤストリングのスタックを示す図である。 図６Ｄは、一実施形態による製造プロセスの各段階におけるＮＡＮＤストリングのスタックを示す図である。 図６Ｅは、一実施形態による製造プロセスの各段階におけるＮＡＮＤストリングのスタックを示す図である。 図６Ｆは、一実施形態による製造プロセスの各段階におけるＮＡＮＤストリングのスタックを示す図である。 図６Ｇは、一実施形態による製造プロセスの各段階におけるＮＡＮＤストリングのスタックを示す図である。 図６Ｈは、一実施形態による製造プロセスの各段階におけるＮＡＮＤストリングのスタックを示す図である。 図６Ｉは、一実施形態による製造プロセスの各段階におけるＮＡＮＤストリングのスタックを示す図である。 図６Ｊは、一実施形態による製造プロセスの各段階におけるＮＡＮＤストリングのスタックを示す図である。 図６Ｋは、一実施形態による製造プロセスの各段階におけるＮＡＮＤストリングのスタックを示す図である。 図６Ｌは、一実施形態による製造プロセスの各段階におけるＮＡＮＤストリングのスタックを示す図である。 図７は、一実施形態によるフラッシュメモリセルの製造方法のフローチャートである。 図８は、本発明を適用可能なメモリシステムの一例のブロック図である。 図９は、メモリアレイの構成の例を示す図である。 図１０は、不揮発性記憶デバイスをプログラミングするプロセスの一実施形態を説明するフローチャートである。 図１１は、不揮発性記憶デバイスを読み出すプロセスの一実施形態を説明するフローチャートである。 図１２は、一実施形態によるＭＯＳデバイスの製造方法のフローチャートである。

Claims (36)

1. 集積回路の製造方法であって、
   基板上に形成されている層の第１の部分と第２の部分の間の基板に絶縁溝領域を形成するステップであって、基板上に形成されている前記層の第１の部分と第２の部分の間の基板に第１の溝部を形成するステップと、基板上に形成されている前記層の第１の部分と第２の部分の間の基板に第２の溝部を形成するステップとを有し、前記層の第１の部分と第２の部分を形成した後に絶縁溝領域を形成するステップと、
   第１の誘電体を堆積させて、第１の溝部を少なくとも部分的に充填するステップと、
   第２の誘電体を成長させて、第２の溝部を少なくとも部分的に充填するステップ、
   を有していることを特徴とする製造方法。
2. 第２の溝部を、第１の溝部の後に形成し、
   第１の溝部が、第１の側壁と、第２の側壁と、底部を有しており、
   第２の溝部を形成するステップより前に、第１の側壁に第１の側壁スペーサを形成するステップと、第２の側壁に第２の側壁スペーサを形成するステップを実行し、
   第２の溝部を形成するステップが、第１の側壁スペーサと第２の側壁スペーサの間の第１の溝部の底部で基板をエッチングして、第１の溝部の下方に第２の溝部を形成するステップを有していることを特徴とする請求項１に記載の製造方法。
3. 絶縁溝領域を形成するステップより前に、基板上に前記層を形成するとともに前記層をエッチングすることによって、基板上に前記層の第１の部分と第２の部分を形成するステップを実行することを特徴とする請求項２に記載の製造方法。
4. 前記層の第１の部分の側壁に第３の側壁スペーサを形成するステップと、
   前記層の第２の部分の側壁に第４の側壁スペーサを形成するステップをさらに有し、
   第１の溝部を形成するステップが、第３の側壁スペーサと第４の側壁スペーサの間で基板をエッチングして第１の溝部を形成するステップを有していることを特徴とする請求項３に記載の製造方法。
5. 第１の側壁スペーサを形成するステップが、第１の側壁と第３の側壁スペーサ上に第１の側壁スペーサを形成するステップを有しており、
   第２の側壁スペーサを形成するステップが、第２の側壁と第４の側壁スペーサ上に第２の側壁スペーサを形成するステップを有していることを特徴とする請求項４に記載の製造方法。
6. 前記層の第１の部分と第２の部分を形成するステップより前に、基板上に誘電体層を形成するステップをさらに有しており、
   前記層の第１の部分と第２の部分が誘電体層上に形成され、
   前記層の第１の部分と第２の部分の間で誘電体層をエッチングするステップをさらに有していることを特徴とする請求項４に記載の製造方法。
7. 誘電体層をエッチングするステップが、第３の側壁スペーサと第４の側壁スペーサを形成するステップより前に実行されることを特徴とする請求項６に記載の製造方法。
8. 前記層の第１の部分と第２の部分の間で誘電体層をエッチングするステップが、第３の側壁スペーサと第４の側壁スペーサの間で誘電体層をエッチングするステップを有していることを特徴とする請求項４に記載の製造方法。
9. 第２の誘電体を成長させて第２の溝部を少なくとも部分的に充填するステップの後であり、かつ、第１の誘電体を堆積させて第１の溝部を少なくとも部分的に充填するステップより前に、第１の側壁スペーサと第２の側壁スペーサを除去するステップをさらに有していることを特徴とする請求項２に記載の製造方法。
10. 第２の誘電体を成長させるステップが、熱酸化によって第２の誘電体を成長させるステップを有していることを特徴とする請求項１に記載の製造方法。
11. 第１の誘電体を堆積させるステップが、化学気相堆積法によって第１の誘電体を堆積させるステップを有していることを特徴とする請求項１に記載の製造方法。
12. 前記層の第１の部分と第２の部分が第１の電荷蓄積領域と第２の電荷蓄積領域であり、
    第１の誘電体を堆積させるステップの後に、第１の電荷蓄積領域と第２の電荷蓄積領域の上に誘電体層を形成するステップと、
    誘電体層上に導電層を形成するステップと、
    導電層を分割して、第１のＮＡＮＤストリングの複数の不揮発性記憶素子と第２のＮＡＮＤストリングの複数の不揮発性記憶セルに対する制御ゲートを形成するステップと、
    第１の電荷蓄積領域を分割して、第１のＮＡＮＤストリングの複数の不揮発性記憶素子に対する個々の電荷蓄積領域を形成するステップと、
    第２の電荷蓄積領域を分割して、第２のＮＡＮＤストリングの複数の不揮発性記憶素子に対する個々の電荷蓄積領域を形成するステップ、
    をさらに有していることを特徴とする請求項１に記載の製造方法。
13. 第１の電荷蓄積領域と第２の電荷蓄積領域上に誘電体層を形成するステップが、第１の誘電体を研磨して、第１の電荷蓄積領域と第２の電荷蓄積領域上に誘電体層を形成するステップを有していることを特徴とする請求項１２に記載の製造方法。
14. 前記層の第１の部分と第２の部分が、導電性の浮遊ゲート領域であることを特徴とする請求項１に記載の製造方法。
15. 前記層の第１の部分と第２の部分が、誘電性の電荷蓄積領域であることを特徴とする請求項１に記載の製造方法。
16. 前記層が調整された誘電体層であることを特徴とする請求項１に記載の製造方法。
17. 前記層の前記第１の部分が、第１のＭＯＳトランジスタのゲート領域であり、前記層の前記第２の部分が、第２のＭＯＳトランジスタのゲート領域である請求項１に記載の製造方法。
18. 不揮発性ＮＡＮＤタイプのフラッシュメモリデバイスのアレイの製造工程の一部として実行される請求項１に記載の製造方法。
19. 集積回路であって、
    基板と、
    基板上に形成されている層の第１の部分と、
    基板上に形成されている前記層の第２の部分と、
    前記層の第１の部分と第２の部分の間で基板に形成されている絶縁溝領域とを有しており、
    絶縁溝領域が第１の溝部と第２の溝部を有しており、
    第１の溝部が堆積された誘電体によって少なくとも部分的に充填されており、
    第２の溝部が成長された誘電体によって少なくとも部分的に充填されている、
    ことを特徴とする集積回路。
20. 第２の溝部が、第１の溝部の下方に形成されており、
    第１の溝部が、第１の側壁と、第２の側壁と、底部を有しており、
    第２の溝部が、以下のステップ、すなわち、
    第１の側壁に第１の側壁スペーサを形成するステップと、
    第２の側壁に第２の側壁スペーサを形成するステップと、
    第１の側壁スペーサと第２の側壁スペーサの間の第１の溝部の底部で基板をエッチングするステップと、
    誘電体を成長させて、第２の溝部を少なくとも部分的に充填するステップ、
    によって形成されることを特徴とする請求項１９に記載の集積回路。
21. 第２の溝部より先に、第１の溝部が、以下のステップ、すなわち、
    前記層の第１の部分の側壁に第３の側壁スペーサを形成するステップと、
    前記層の第２の部分の側壁に第４の側壁スペーサを形成するステップと、
    第３の側壁スペーサと第４の側壁スペーサ間で基板をエッチングするステップ、
    によって形成されることを特徴とする請求項２０に記載の集積回路。
22. 前記層の第１の部分と基板の間に形成されている第１の領域と、前記層の第２の部分と基板の間に形成されている第２の領域とを有している誘電体をさらに有し、
    第３の側壁スペーサと第４の側壁スペーサの間で基板をエッチングするステップにおいて、第３の側壁スペーサと第４の側壁スペーサの間で誘電体をエッチングして、誘電体の第１の領域と第２の領域が形成されることを特徴とする請求項２１に記載の集積回路。
23. 第１の側壁スペーサを形成するステップにおいて、第１の側壁と第３の側壁スペーサ上に第１の側壁スペーサが形成され、
    第２の側壁スペーサを形成するステップにおいて、第２の側壁と第４の側壁スペーサ上に第２の側壁スペーサが形成されることを特徴とする請求項２１に記載の集積回路。
24. 第１の溝部を形成するステップにおいて、
    誘電体を成長させた後に、第１の側壁スペーサと第２の側壁スペーサが除去され、
    第１の側壁スペーサと第２の側壁スペーサを除去した後に、誘電体を堆積させて第１の溝部が少なくとも部分的に充填されることを特徴とする請求項２１に記載の集積回路。
25. 前記層の第１の部分と第２の部分が、第１の電荷蓄積領域と第２の電荷蓄積領域であり、
    第１の電荷蓄積領域と第２の電荷蓄積領域の上に形成されている誘電体層と、
    誘電体層上に形成されている導電層であり、分割されることによって、第１のＮＡＮＤストリングの複数の不揮発性記憶素子と第２のＮＡＮＤストリングの複数の不揮発性記憶素子とに対する制御ゲートを形成している導電層、
    を有しており、
    第１の電荷蓄積領域が、分割されることによって、第１のＮＡＮＤストリングの複数の不揮発性記憶セルに対する浮遊ゲートを形成しており、第２の電荷蓄積領域が、分割されることによって、第２のＮＡＮＤストリングの複数の不揮発性記憶セルに対する浮遊ゲートを形成していることを特徴とする請求項１９に記載の集積回路。
26. 第１の電荷蓄積領域と第２の電荷蓄積領域の上に形成された誘電体層が、堆積された誘電体により形成されていることを特徴とする請求項２５に記載の集積回路。
27. 成長される誘電体が、熱酸化によって成長する酸化物であることを特徴とする請求項１９に記載の集積回路。
28. 堆積される誘電体が、化学気相堆積法によって堆積されることを特徴とする請求項１９に記載の集積回路。
29. 前記層の第１の部分と第２の部分が、導電性の浮遊ゲート領域であることを特徴とする請求項１９に記載の集積回路。
30. 前記層の第１の部分と第２の部分が、誘電性の電荷蓄積領域であることを特徴とする請求項１９に記載の集積回路。
31. 前記層が調整された誘電体層であることを特徴とする請求項１９に記載の集積回路。
32. 前記層の第１の部分が、第１のＭＯＳトランジスタのゲート領域であり、前記層の第２の部分が、第２のＭＯＳトランジスタのゲート領域であることを特徴とする請求項１９に記載の集積回路。
33. 第１の部分が、第１のＮＡＮＤストリングのメモリセルに対する電荷蓄積領域であり、第２の部分が、第２のＮＡＮＤストリングのメモリセルに対する電荷蓄積領域であることを特徴とする請求項１９に記載の集積回路。
34. マルチステートフラッシュメモリデバイスのアレイを有していることを特徴とする請求項１９に記載の集積回路。
35. アレイがホストシステムと接続されており、アレイがホストリステムから取り外し可能であることを特徴とする請求項３４に記載の集積回路。
36. アレイがホストシステムに埋め込まれていることを特徴とする請求項３４に記載の集積回路。

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