KR101965459B1 - P-/금속 플로팅 게이트 비휘발성 저장요소 - Google Patents

P-/금속 플로팅 게이트 비휘발성 저장요소 Download PDF

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Abstract

P-/금속 플로팅 게이트를 갖는 비휘발성 저장요소가 개시된다. 플로팅 게이트는 터널 산화물에 인접하여 P- 영역을 가질 수 있고, 제어 게이트에 인접하여 금속 영역을 가질 수 있다. 터널 산화물에 가까운 P- 영역에 의해 양호한 데이터 보존성을 얻을 수 있다. 제어 게이트에 가까운 금속에 의해 제어 게이트와 플로팅 게이트 간의 양호한 결합율을 얻을 수 있다. 따라서 비휘발성 저장요소의 프로그래밍이 효율적으로 된다. 또한 비휘발성 저장요소의 소거가 효율적이 될 수 있다. 일부 구현형태에서, 터널 산화물에 인접하여 P- 영역을 둠으로써(강하게 도핑된 p형 반도체와 반대로), P+ 에 비해 소거 효율이 개선될 수 있다.

Description

P-/금속 플로팅 게이트 비휘발성 저장요소{P-/METAL FLOATING GATE NON-VOLATILE STORAGE ELEMENT}
본 발명은 비휘발성 메모리에 관한 것이다.
본 출원은 미국 임시출원 61/466,295(명칭: "P-/금속 플로팅 게이트 비휘발성 저장요소", 출원인: Lee 외, 출원일: 2011년 3월 22일)의 우선권을 주장하며, 상기 미국 임시출원은 본 발명에 대한 참조로서 본 명세서에 통합된다.
반도체 메모리가 다양한 전자기기에 점점 더 많이 사용되고 있다. 예를 들어, 비휘발성 반도체 메모리는 휴대 전화, 디지털 카메라, 개인 디지털 보조장치(PDA), 모바일 컴퓨팅 장치, 비 모바일 컴퓨팅 장치, 및 기타 장치에 사용된다. 전기적으로 소거/프로그래밍가능한 읽기 전용 메모리(EEPROM) 및 플래시 메모리는 가장 인기있는 비휘발성 반도체 메모리에 속한다. 플래시 메모리(이 또한 EEPROM의 한 종류임)의 경우, 전체적 기능을 갖춘 기존의 EEPROM과 대조적으로, 전체 메모리 어레이 또는 메모리 일부분의 내용을 한번에 소거할 수 있다.
기존의 EEPROM과 플래시 메모리 둘다는, 반도체 기판의 채널 영역 위에 위치되며 채널 영역과 절연되는 플로팅 게이트(floating gate)를 사용한다. 일반적으로 "터널 산화물(tunnel oxide)"이 채널로부터 플로팅 게이트를 절연한다. 플로팅 게이트는 소스(source)와 드레인(drain) 영역 사이에 위치한다. 제어 게이트(control gate)가 플로팅 게이트 위에 위치하며 이로부터 절연된다. 이렇게 형성되는 트랜지스터의 문턱전압(VTH)은 플로팅 게이트에 머무르는 전하량에 의해 제어된다. 즉, 트랜지스터의 소스와 드레인 사이의 도통을 위해 트랜지스터가 턴온되기 전에 제어 게이트에 인가해야 할 전압의 최소 크기는 플로팅 게이트 상의 전하의 크기에 의해 제어된다.
일부 EEPROM과 플래시 메모리 장치는 2개 범위들의 전하들을 저장하는데 사용되는 플로팅 게이트를 갖는다. 따라서 메모리 요소는, 2개의 상태(예컨대, 소거 상태(erased state)와 프로그램 상태(programmed state)) 사이에서 소거하거나 프로그래밍될 수 있다. 각 메모리 요소가 1비트의 데이터를 저장할 수 있기 때문에 이러한 플래시 메모리 장치를 때로는 2진 플래시 메모리 장치라고 지칭한다.
다중 상태(multi-state)(다중 레벨(multi-level)이라고도 함) 플래시 메모리 장치는 다수개의 구별되는 허용된/유효한 프로그램된 문턱전압 범위를 식별함으로써 구현된다. 각 개별 문턱전압 범위는 메모리 장치에 인코드된 데이터 비트 집합에 대한 소정의 값에 해당된다. 예를 들어, 메모리 요소가 네 개의 개별 문턱전압 범위에 해당되는 네 개의 개별 전하 대역(charge band) 중 하나에 위치할 수 있을 때에, 각 메모리 요소는 2 비트의 데이터를 저장할 수 있다.
관심있는 한 가지 문제로 데이터 보존성(data retention)의 문제가 있다. 시간의 경과에 따라, 플로팅 게이트 상의 전하는 터널 산화물을 통해 전하를 잃거나 얻을 수 있고, 이는 문턱전압을 변경시킨다. 또한, 제어 게이트와 플로팅 게이트를 분리시키는 절연체를 통해서 전하를 잃거나 얻을 수도 있다. 일부 장치의 경우에는, 터널 산화물을 통한 전하의 상실과 획득이라는 두 가지 효과가 더 크게 문제시된다.
문제를 일으키는 또 다른 현상으로서 스트레스에 의한 누설전류(SILC: stress induced leakage current)가 있다. 메모리 셀을 프로그래밍 및 소거하는 것은 플로팅 게이트 아래의 절연체에 스트레스를 줄 수 있다. 이 스트레스가 절연체를 통한 큰 누설 전류를 일으킬 수 있다.
또 다른 문제는 프로그래밍 포화(program saturation)이다. 높은 프로그램 전압이 제어 게이트에 인가될 때, 기판과 플로팅 게이트 사이의 터널 산화물을 통해 전자 터널링(electron tunneing)이 일어난다. 제어 게이트와 플로팅 게이트 사이의 게이트간 산화물을 통해서는 터널링이 일어나지 않아야 하지만, 전자가 게이트간 산화물을 통해 터널링되면 프로그래밍 포화가 일어난다.
일부 메모리 어레이의 경우, 지속적인 크기 축소에 의해서, 각 상태를 정의하는 개별적인 문턱전압 범위가 넓어지고 있다. 개별 문턱전압 범위가 넓으면 문턱전압 범위들 간의 마진(margin)이 작아진다(모든 문턱전압 범위에 대한 전체 폭이 동일하다고 가정할 경우). 문턱전압 분포 간의 마진이 작아지면 데이터 보존성이 보다 더 중요한 문제가 된다.
여기 개시된 하나의 구현형태에는, 기판 내의 채널 영역, 채널 영역 위의 터널 산화물, 플로팅 게이트, 제어 게이트, 그리고 플로팅 게이트와 제어 게이트 사이의 게이트간 유전체 영역을 포함하는 메모리 어레이가 포함된다. 플로팅 게이트는 P형 반도체로 된 제1영역과 금속으로 된 제2영역을 구비할 수 있다. 제1영역은 채널 영역 위의 터널 산화물과 경계를 이루고 있다.
여기 개시된 하나의 구현형태에는, 기판 위에 있는 다수의 비휘발성 저장요소를 포함하는 메모리 어레이가 포함된다. 각 비휘발성 저장에는 기판 위의 터널 산화물, 플로팅 게이트, 제어 게이트, 그리고 플로팅 게이트와 제어 게이트 사이의 게이트간 유전체 영역이 포함된다. 플로팅 게이트는 P- 반도체로 된 제1영역과 금속으로 된 제2영역을 구비할 수 있다. 플로팅 게이트의 제1영역은 터널 산화물과 경계를 이루고 있다. 플로팅 게이트의 제2영역은 게이트간 유전체와 경계를 이루고 있다.
여기 개시된 하나의 구현형태에는 메모리 어레이를 형성하는 방법이 포함되는데, 이 방법은 다음을 포함할 수 있다. 트랜지스터와 비휘발성 저장요소가 형성된다. 각 트랜지스터는 게이트와 게이트 산화물을 가질 수 있다. 비휘발성 저장요소를 형성하는 것에는, 기판의 채널영역에 터널 산화물을 형성; 터널 산화물 위에 플로팅 게이트를 형성; 제어 게이트를 형성; 그리고 플로팅 게이트의 제2영역과 제어 게이트 사이에 게이트간 유전체를 형성하는 것을 포함할 수 있다. 플로팅 게이트는 P- 반도체로 형성된 제1영역과 금속으로 형성된 제2영역을 구비할 수 있는데, 제1영역은 채널 영역 위의 터널 산화물과 경계를 이룬다.
하나의 구현형태에서, 트랜지스터를 형성하는 것과 비휘발성 저장요소를 형성하는 것에는, 비휘발성 저장요소가 형성될 하나 이상의 제1영역과 트랜지스터가 형성될 하나 이상의 제2영역에 있는 절연체 위에 P- 반도체 영역을 형성하는 것이 포함된다. 상기 하나 이상의 제1영역과 하나 이상의 제2영역에서 P- 반도체 영역 위에 금속 영역이 형성된다. 상기 하나 이상의 제2영역에서 트랜지스터가 형성될 영역을 에칭에 의해 금속의 일부를 제거한다. 트랜지스터 게이트가 형성될 영역에서 P- 반도체 영역에 카운터 도핑을 행하여 각 트랜지스터 게이트에 대해 N+ 반도체 영역을 형성한다. 상기 하나 이상의 제1영역에, 이 하나 이상의 제1영역에 있는 P- 반도체 영역 및 금속 영역으로부터 플로팅 게이트를 형성한다. 이때 상기 절연체는 터널 산화물 역할을 한다. 상기 하나 이상의 제2영역에 트랜지스터 게이트를 형성한다. 이때 각 트랜지스터 게이트는 최소한, N+ 반도체 영역을 포함하고 상기 절연체는 터널 산화물 역할을 한다.
하나의 구현형태에서, 트랜지스터를 형성하는 것과 비휘발성 저장요소를 형성하는 것에는, 비휘발성 저장요소가 형성될 하나 이상의 제1영역 및 트랜지스터가 형성될 하나 이상의 제2영역에 있는 절연체 위에 N+의 반도체 영역을 형성한다. N+ 영역 위에 에칭 저지층을 형성할 수 있다. 상기 하나 이상의 제1영역과 하나 이상의 제2영역에서 n+ 반도체 영역 위에 제2 반도체 영역을 형성한다. 상기 하나 이상의 제1영역에서 플로팅 게이트가 형성될 제2 반도체 영역을 제거하여 개구부를 형성한다. 플로팅 게이트의 하부 부분을 카운터 도핑하여 n+ 반도체를 p- 로 변환한다. 상기 개구부를 금속으로 충전한다. 상기 하나 이상의 제1영역에서 제1 반도체 영역 및 금속으로부터 플로팅 게이트를 형성한다. 상기 하나 이상의 제2영역에, 제2 반도체 영역의 최소한 일부를 포함하는 트랜지스터 게이트를 형성한다.
도 1a는 NAND 스트링의 평면도이다.
도 1b는 도 1a의 NAND 스트링의 등가 회로도이다.
도 2a는 관련 워드라인을 갖는 세 NAND 스트링의 회로도이다.
도 2b는 세 NAND 스트링과 워드라인의 평면도이다.
도 3은 기판 상에 형성된 NAND 스트링의 단면도를 나타낸다.
도 4는 하나 이상의 메모리 다이 또는 칩을 포함할 수 있는 비휘발성 저장 장치를 나타낸다.
도 5는 메모리셀 어레이 구조의 예를 나타낸다.
도 6은 각각의 감지 블록의 블록도이다.
도 7은 8개의 상태가 있는 메모리셀의 상태에 대한 예시적 문턱전압 분포를 나타낸다.
도 8a는 비휘발성 저장요소 및 트랜지스터의 하나의 구현형태를 나타낸다.
도 8b는 하나의 구현형태에 있어서, 도 8a의 B-B'선에 따라 도시한 도면이다.
도 8c는 도 8a의 C-C'선에 따라 도시한 도면이다.
도 8d는 트랜지스터 게이트가 대부분 N+ 폴리실리콘인 하나의 구현형태를 나타낸다.
도 8e는 도 8d의 D-D'선을 따라 도시한 도면이다.
도 8f는 트랜지스터 게이트가 상부에는 금속 영역을 갖고 하부에는 N+ 영역을 갖는 하나의 구현형태를 나타낸다.
도 8g는 플로팅 게이트가 p- 영역과 금속 영역 사이에 에칭 저지 영역을 갖고 트랜지스터 게이트는 N+인 하나의 구현형태를 나타낸다.
도 9a는 플로팅 게이트가 뒤집힌 T자 형상을 갖는 하나의 구현형태를 나타낸다.
도 9b는 도 8a의 B-B'선에 따른 하나의 구현형태를 나타낸다.
도 10a, 10b, 1Oc, 11a, 11b, 11c, 12a, 12b, 12c는 에너지 대역도이다.
도 13a - 13c는 P-/금속 플로팅 게이트를 갖는 메모리셀의 구현형태의 대역도이다.
도 14는 P-/금속 플로팅 게이트를 갖는 메모리셀과 P-/금속 게이트를 갖는 트랜지스터를 갖는 메모리 어레이를 형성하는 공정의 하나의 구현형태의 흐름도이다.
도 15a는 트랜지스터는 게이트 산화물에 인접하여 있는 p- 반도체이고 금속은 게이트 산화물에서 먼쪽에 있는 트랜지스터 및 비휘발성 저장요소를 형성하는 공정의 한 구현형태의 흐름도이다.
도 15b는 트랜지스터는 게이트 산화물에 인접하여 있는 p- 반도체이고 금속은 게이트 산화물에서 먼쪽에 있는 비휘발성 저장요소 및 트랜지스터를 형성하는 공정의 한 구현형태의 상세도이다.
도 16a, 16b, 16c, 16d, 16e는 도 15b의 각종 공정 단계 수행의 결과를 나타낸다.
도 17a는 트랜지스터는 게이트 산화물에 인접한 N+ 반도체이고 금속은 게이트 산화물에서 먼쪽에 있는 트랜지스터 및 비휘발성 저장요소를 형성하는 공정의 한 구현형태의 흐름도이다.
도 17b는 트랜지스터 게이트가 형성될 금속에서 에칭에 의해 제거된 부분을 충전하기 위하여 금속을 사용하는, 메모리 어레이를 형성하는 공정의 한 구현형태를 나타낸다.
도 18a와 18b는 도 17a의 각종 공정 단계 수행의 결과를 나타낸다.
도 19는 에칭 저지층이 사용되는 트랜지스터 및 비휘발성 저장요소를 형성하는 공정의 한 구현형태의 흐름도이다.
도 20a, 20b, 20c는 도 19의 각종 공정 단계 수행의 결과를 나타낸다.
NAND 플래시와 같은 메모리 어레이의 지속적인 축소에 의해서, 프로그램 상태가 넓어지고 있어서, 데이터 보존성과 SILC에 대한 마진이 더 작게 된다. 또한, 데이터 보존 및 SILC에 의한 열화에 대해 반드시 존재해야할 마진 때문에, 터널 산화물의 축소(예를 들어, 터널 산화물의 두께를 감소)는 가능하지 않을 수도 있다. 여기서 개시한 기술은 비휘발성 저장 장치에서의 "P-/금속" 플로팅 게이트를 포함한다. P-/금속 플로팅 게이트는 완전히 "N+"인 플로팅 게이트와 동일한 결합율(coupling ratio)을 제공하면서도 데이터 보존의 마진을 향상할 수 있다. 양호한 결합율이란, 프로그래밍 속도가 희생되지 않는다는 것을 의미한다. 향상된 데이터 보존은 실제로, 프로그램 상태들 간의 마진을 크게 해주고, 그리고/또는 터널 산화물 두께의 감소를 가능하게 해줄 수 있다.
P-/금속 플로팅 게이트를 갖는 비휘발성 저장요소가 여기에 개시되어 있다. 플로팅 게이트는 터널 산화물에 인근에서 P- 영역을 가질 수 있고, 제어 게이트 인근에서 금속 영역을 가질 수 있다. 일부 구현형태에서, 금속은 높은 전자 일함수(electron work function)를 갖는다. 이것은 프로그래밍의 포화를 감소하는데 도움을 줄 수 있다. 플로팅 게이트에 사용되는 금속의 예를 들면 W, WN, TiN, TaN, Mo, TiO 등이지만 이들에만 국한되지는 않는다.
일부 구현형태에서, 터널 산화물에 인접한 P- 영역은 양호한 데이터 보존성을 제공하는 데 도움이 된다. 일부 구현형태에서, 제어 게이트에 인접한 금속 영역은 제어 게이트와 플로팅 게이트 사이에 양호한 결합율을 얻는데 도움이 된다. 따라서 비휘발성 저장요소의 프로그래밍이 효율적이 된다. 또한, 구현형태들에서는 효율적으로 비휘발성 저장요소들이 소거된다. 일부 구현형태에서, 터널 산화물에 인접하여 (강하게 도핑된 p형 반도체에 대응하게) P- 영역을 둠으로써 P+ 에 대한 소거 효율성이 향상된다.
비휘발성 저장 장치의 제조 기술은 트랜지스터 제조 기술과 호환됨을 주목해야 한다. 또한 일부 트랜지스터의 경우에는 게이트 산화물에 인접하게 P- 영역을 두는 것이 바람직하지 않을 수도 있음을 주목해야 한다. 여기서는 게이트 산화물에 인접하여 N+ 영역을 갖는 트랜지스터와 함께, 터널 산화물에 인접하여 P- 영역을 갖는 메모리셀을 효율적으로 제조하는 기술을 개시하고 있다.
예시적 메모리 시스템 및 동작
구현형태들을 실시하기에 적합한 메모리 시스템의 한 예로서 NAND 플래시 메모리 구조를 사용한다. 이 구조에서는, 두 개의 선택 게이트(select gate) 사이에 직렬로 다수의 트랜지스터가 연결된다. 직렬 연결된 트랜지스터와 선택 게이트를 NAND 스트링(string)이라고 한다. 도 1a는 하나의 NAND 스트링을 나타내는 평면도이고, 도 1b는 그 등가회로 이다. NAND 스트링은 네 개의 트랜지스터(100, 102, 104 및 106)를 포함하는데, 이들은 직렬 연결되고 제1 선택 게이트 120과 제2 선택 게이트 122 사이에 위치한다. 선택 게이트 120은 비트라인(bit line) 126으로의 NAND 스트링 연결을 열어준다. 선택 게이트 122는 소스라인 128로의 NAND 스트링 연결을 열어준다. 선택 게이트 120은 제어 게이트 120CG에 적절한 전압을 인가하여 제어한다. 선택 게이트 122는 제어 게이트 122CG에 적절한 전압을 인가하여 제어한다. 각 트랜지스터(100, 102, 104 및 106)은 제어 게이트와 플로팅 게이트를 갖는다. 트랜지스터 100은 제어 게이트 100CG와 플로팅 게이트 100FG를 갖는다. 트랜지스터 102는 제어 게이트 102CG와 플로팅 게이트 102FG를 포함한다. 트랜지스터 104는 제어 게이트 104CG와 플로팅 게이트 104FG를 포함한다. 트랜지스터 106은 제어 게이트 106CG와 플로팅 게이트 106FG를 포함한다. 제어 게이트 100CG는 워드라인 WL3(WL은 "word line"을 의미함)에 연결되고(또는 워드라인 WL3임), 제어 게이트 102CG는 WL2에 연결되고, 제어 게이트 104CG는 WL1에 연결되고, 제어 게이트 106CG는 WL0에 연결된. 한 구현형태에서, 트랜지스터(100, 102, 104 및 106)가 각각 저장요소(메모리셀이라고도 함)가 된다. 다른 구현형태에서, 저장요소는 여러 개의 트랜지스터를 포함할 수도 있고 도시한 것과 다를 수도 있다. 선택 게이트 120은 선택라인 SGD에 연결되어 있다. 선택 게이트 122는 선택라인 SGS에 연결되어 있다.
NAND 구조를 사용하는 플래시 메모리 시스템의 전형적인 구조는 수 개의 NAND 스트링을 포함하는 것이다. 각 NAND 스트링은 선택라인 SGS에 의해 제어되는 자신의 소스 선택 게이트에 의해 소스에 연결되고, 선택라인 SGD에 의해 제어되는 자신의 드레인 선택 게이트에 의해 자신의 관련 비트라인에 연결된다. 각 비트라인과, 비트라인 접점을 통해 해당 비트라인에 연결되는 각각의 NAND 스트링(들)은 메모리셀 어레이의 열(column; 컬럼)을 구성한다. 비트라인은 여러 개의 NAND 스트링들이 공유한다. 일반적으로, 비트라인은 워드라인에 수직인 방향으로 NAND 스트링의 상부 위를 지나가고 하나 이상의 감지 증폭기(sense amplifier)에 연결된다.
도 2a는 다수의 NAND 스트링을 갖는 메모리 어레이에서 세 개의 NAND 스트링(202, 204, 206)를 나타낸다. 도 2a의 각 NAND 스트링은 2개의 선택 트랜지스터와 4개의 메모리셀을 포함한다. 예를 들어, NAND 스트링 202에는 선택 트랜지스터 220, 230과 메모리셀 222, 224, 226 및 228이 포함되어 있다. NAND 스트링 204에는 선택 트랜지스터 240, 250과 메모리셀 242, 244, 246 및 248이 포함되어 있다. 각 NAND 스트링은 그 선택 트랜지스터(예를 들어, 선택 트랜지스터 230과 선택 트랜지스터 250)에 의해 소스라인에 연결된다. 선택라인 SGS는 소스측 선택 게이트를 제어하는 데 사용된다. 여러 NAND 스트링이 선택라인 SGD에 의해 제어되는 선택 트랜지스터들(220, 240 등)에 의해 각각의 비트라인에 연결된다. 다른 구현형태에서, 선택라인이 반드시 공통일 필요는 없다. 워드라인 WL3은 메모리셀(222) 및 메모리셀(242)의 제어 게이트에 연결되어 있다. 워드라인 WL2은 메모리셀(224), 메모리셀(244), 메모리셀(254)의 제어 게이트에 연결되어 있다. 워드라인 WL1은 메모리셀(226) 및 메모리셀(246)의 제어 게이트에 연결되어 있다. 워드라인 WL0은 메모리셀(228) 및 메모리셀(248)의 제어 게이트에 연결되어 있다. 알 수 있듯이, 각 비트라인과 각 NAND 스트링은 메모리셀 어레이의 열(column)을 구성하고 있다. 워드라인(WL3, WL2, WL1 및 WLO)은 어레이의 행(row)을 포함한다.
도 2b는 NAND 플래시 메모리셀 어레이의 일부분에 대한 평면도이다. 이 어레이는 비트라인(250)과 워드라인(252)을 포함한다. 얕은 트렌치 분리(STI: shallow trench isolation) 구조(245)가 비트라인(250)들 사이에 표시되어 있다(참고: 비트라인은 STI 구조(245)와 같은 높이(레벨)에 있지 않음). 도 2b가 플래시 메모리셀의 다른 모든 세부 사항을 표시하는 것은 아님을 주목해야 한다. NAND 스트링은 도 2a 와 2b에 도시한 것보다 더 많거나 적은 메모리셀을 가질 수 있음을 주목해야 한다. 예를 들어, 특정 NAND 스트링에는 8 메모리셀, 16 메모리셀, 32 메모리셀, 64 메모리셀, 128 메모리셀, ... 등이 포함된다. 여기서의 논의는 NAND 스트링에 포함된 메모리셀의 특정 개수에 한정되지 않는다. 또한, 워드라인은 도 2a 및 2b에 도시한 것보다 더 많거나 적은 메모리셀을 가질 수 있다. 예를 들어, 워드라인은 천 개 또는 수만개의 메모리셀을 포함할 수 있다. 여기서의 논의는 워드드라인에 있는 메모리셀의 특정 개수에 한정되지 않는다.
각 저장요소가 데이터를 저장할 수 있다. 예를 들어, 디지털 데이터의 한 비트를 저장할 때, 저장요소의 가능한 문턱전압(VTH)의 범위는 논리 데이터는 2개의 범위로 나뉘어진다(각 범위에 논리 정보 "1"과 "0"이 지정됨). NAND형 플래시 메모리의 한 예에서, 저장요소가 소거된 다음에 VTH는 음수이며, 이를 논리 "1"로 정의한다. 프로그래밍 동작 후에 VTH는 양수이며 논리 "0"으로 정의한다. VTH 가 음수이고 읽기(read)가 시도되면, 저장요소가 턴온되고, 이는 논리 "1"이 저장된 것을 나타낸다. VTH가 양수이고 읽기 동작이 시도되면, 저장요소는 턴온되지 않는데, 이는 논리 "0"이 저장됨을 나타낸다. 저장요소는 또한, 정보의 다수 레벨, 예를 들어, 디지털 데이터의 다수 비트를 저장할 수 있다. 이 경우, VTH 값의 범위는 데이터 레벨의 개수대로 나뉜다. 예를 들어, 정보의 4개 레벨이 저장된다면, 데이터 값 "11", "10", "01" 및 "00"에 지정되는 4개의 VTH 범위가 있게 될 것이다. NAND형 메모리의 한 예에서, 소거 동작 후의 VTH는 음수이고 "11"로 정의된다. 양의 VTH 값은 "10", "01", "00"의 상태에 사용된다. 저장요소에 프로그램되는 데이터와 저장요소의 문턱전압 범위 간의 고유 관계는 저장요소에 채택된 데이터 인코딩 방식에 따라 달라진다.
플래시 저장요소를 프로그래밍할 때, 프로그램 전압은 저장요소의 제어 게이트에 인가되고, 저장요소와 관련된 비트라인은 접지된다. 채널로부터 전자가 플로팅 게이트로 주입된다. 전자가 플로팅 게이트에 축적되면, 플로팅 게이트는 음으로 대전되고 저장요소의 VTH가 올라간다. 프로그램 대상 저장요소의 제어 게이트에 프로그램 전압을 인가하기 위해서 해당 프로그램 전압을 해당 워드라인에 인가한다. 위에서 언급한 바와 같이, NAND 스트링의 각각의 한 저장요소가 동일한 워드라인을 공유하고 있다. 예를 들어, 도 2a의 저장요소(324)를 프로그래밍할 때, 프로그램 전압은 저장요소의 제어 게이트(244 및 254)에도 인가될 것이다.
도 3은 기판 상에 형성된 NAND 스트링의 단면도를 나타낸다. 이 도면은 단순화된 것이며 축척에 맞게 그려진 것이 아니다. NAND 스트링(300)은 기판(340) 위에 형성된 소스측 선택 게이트(306), 드레인측 선택 게이트(324), 8개의 저장요소(308, 310, 312, 314, 316, 318, 320, 322)를 포함한다. 많은 소스/드레인 영역(일례를 들자면, 소스/드레인 영역 330)이 각 저장요소 및 선택 게이트(306, 324)의 양측에 형성된다.
한 가지 접근방법으로, 기판(340)에는, p형 기판 영역(336) 내에 n형 웰(well)(334)이 형성되고 다시 그 안에 p형 웰(332)이 형성되는 3중 웰(triple-well) 기법을 사용한다. NAND 스트링과 그 비휘발성 저장요소는 p형 웰 영역 내에 최소한 부분적으로 형성될 수 있다. 전위 VSOURCE의 소스 공급라인(304)과 함께 전위 VBL의 비트라인(326)이 구비된다. 또한 전압(가령, 본체 바이어스 전압)은 단자(302)를 통해 p형 웰(332)로 인가될 수 있고 그리고/또는 단자(303)를 통해 n형 웰 영역(334)으로 인가될 수 있다. 읽기(read) 또는 검증(verify) 동작시에, 제어 게이트 전압 VCGRV는 저장요소 316에 연계된 선택된 워드라인(이 예에서는 WL4)에 제공된다. 나아가, 저장요소의 제어 게이트는 워드라인의 일부로서 제공될 수 있음을 상기하자. 예를 들어, WLO, WL1, WL2, WL3, WL4, WL5, WL6, WL7은 각각, 저장요소(308, 310, 312, 314, 316, 318, 320, 322)의 제어 게이트를 지나 확장될 수 있다. 패스(pass) 전압 VREAD는 NAND 스트링(300)에 연계된 나머지 워드라인에 인가된다. VSGS 및 VSGD는 각각, 선택 게이트(306, 324)에 인가된다.
도 4는 하나 이상의 메모리 다이 또는 칩(412)을 포함할 수 있는 비휘발성 저장 장치(410)를 나타낸다. 메모리 다이(412)는 메모리셀 어레이(2차원 또는 3차원)(400), 제어 회로(420), 및 읽기/쓰기 회로(430A 및 430B)를 포함한다. 한 구현형태에서, 다양한 주변 회로에 의해서 메모리 어레이(400)로의 액세스는, 이 어레이의 대향면에서 대칭적으로 이루어지므로, 이에, 각 측의 액세스 라인과 회로의 밀도가 절반으로 줄어든다. 읽기/쓰기 회로(430A 및 430B)는 메모리셀의 페이지를 병렬로 읽거나 프로그램할 수 있도록 하는 다수의 감지 블록(300)을 포함한다. 메모리 어레이(400)는 행 디코더(440A 및 440B)를 통해 워드라인에 의해 어드레스(address)할 수 있고, 열 디코더(442A 및 442B)를 통해 비트라인에 의해 어드레스할 수 있다. 전형적인 구현형태에서, 제어기(444)는 하나 이상의 메모리 다이(412)와 같이 동일한 메모리 장치(410)(예를 들어, 이동식 저장 카드 또는 패키지) 내에 포함된다. 명령과 데이터는 라인 432를 통해 호스트와 제어기(444) 간에, 그리고 라인 434를 통해 제어기와 하나 이상의 메모리 다이(412) 간에 전달된다. 일 실시예에서는 다수의 칩(412)이 포함될 수 있다.
제어 회로(420)는 메모리 어레이(400)에서의 메모리 기능을 수행하기 위해 읽기/쓰기 회로(430A 및 430B)와 협동한다. 제어 회로(420)는 상태 머신(state machine)(422), 온칩 주소 디코더(on-chip address decoder)(424), 및 전력제어 모듈(power control module)(426)을 포함한다. 상태 머신(422)은 메모리 기능을 칩 단위로 제어한다. 온칩 주소 디코더(424)는 호스트 또는 메모리 제어기가 사용하는 주소를 디코더(440A, 440B, 442A, 442B)가 사용하는 하드웨어 주소로 변환하기 위한 주소 인터페이스를 제공한다. 전력제어 모듈(426)은 메모리 기능 중에 워드라인과 비트라인에 공급되는 전력과 전압을 제어한다. 일 구현형태에서, 전력제어 모듈(426)은 공급 전압보다 더 큰 전압을 만들 수 있는 하나 이상의 전하펌프를 포함한다.
일 구현형태에서는, 제어 회로(420), 전력제어 회로(426), 디코더 회로(424), 상태 머신 회로(422), 디코더 회로(442A), 디코더 회로(442B), 디코더 회로(440A), 디코더 회로(440B), 읽기/쓰기 회로(430A), 읽기/쓰기 회로(430B), 및/또는 제어기(444) 중 하나 또는 임의의 조합을 하나 이상의 관리 회로라 지정할 수 있다.
도 5는 메모리셀 어레이(400) 구조의 예를 나타낸다. 하나의 구현형태에서, 메모리셀의 어레이는 M개의 메모리셀 블록으로 나뉘어져 있다. 플래시 EEPROM 시스템에서 일반적인 것처럼 이 블록이 소거 단위가 된다. 즉, 각 블록은 함께 소거되는 최소 개수의 메모리셀을 포함하고 있다. 각 블록은 일반적으로 많은 페이지들로 구성되어 있다. 페이지는 프로그래밍 단위이다. 하나 이상의 데이터 페이지는 일반적으로 메모리셀의 한 행에 저장된다. 페이지는 하나 이상의 섹터를 저장할 수 있다. 섹터에는 사용자 데이터와 오버헤드 데이터가 포함된다. 오버헤드 데이터는 일반적으로 섹터의 사용자 데이터로부터 계산된 에러정정코드(ECC: error correction code)의 패리티 비트를 포함한다. 제어기의 일부(아래에서 설명함)는 데이터가 이 어레이 내로 프로그래밍될 때에 ECC 패리티를 계산하고, 또한, 데이터가 이 어레이로부터 읽혀질 때 ECC 패리티를 확인한다. 다른 방식에서는, ECC 및/또는 다른 오버헤드 데이터는 이들이 속한 사용자 데이터와 다른 페이지에 저장되거나, 심지어는, 다른 블록에 저장된다. 사용자 데이터의 섹터는 일반적으로, 자기 디스크 드라이브 내의 섹터 크기에 해당하는 512 바이트이다. 가령 8페이지에서 32, 64, 128, 또는 그 이상의 페이지까지, 많은 수의 페이지가 블록을 구성한다. 서로 다른 크기의 블록 및 배치도 또한 사용할 수 있다.
다른 구현형태에서, 비트라인은 홀수 비트라인과 짝수 비트라인으로 나뉜다. 홀수/짝수 비트라인 구조에서, 공통 워드라인 방향으로 있으며 홀수 비트라인에 연결된 메모리셀들은 일시에 프로그램되고, 공통 워드라인 방향으로 있으며 짝수 비트라인에 연결된 메모리셀들은 다른 일시에 프로그램된다.
도 5는 메모리 어레이(400)의 블록 i의 보다 세부적인 내용을 나타낸다. 블록 i는 X+1 비트라인과 X+1 NAND 스트링을 포함한다. 블록 i는 또한 64 개의 데이터 워드라인(WL0~WL63), 2 개의 더미 워드라인(WL_d0 및 WL_d1), 드레인측 선택라인(SGD), 소스측 선택라인(SGS)를 포함한다. 각 NAND 스트링의 하나의 단자가 드레인 선택 게이트(선택라인 SGD에 연결)를 통해 해당 비트라인에 연결되고, 다른 단자가 소스 선택 게이트(선택라인 SGS에 연결)를 통해 소스라인에 연결되어 있다. 64개의 데이터 워드라인과 2개의 더미 워드라인이 있기 때문에, 각 NAND 스트링은 64개의 데이터 메모리셀과 2개의 더미 메모리셀을 포함한다. 다른 구현형태에서, NAND 스트링에는 64개보다 많거나 적은 데이터 메모리셀 및 2개보다 많거나 적은 더미 메모리셀이 있을 수 있다. 데이터 메모리셀은 사용자 또는 시스템 데이터를 저장할 수 있다. 더미 메모리셀은 일반적으로 사용자 또는 시스템 데이터를 저장하는 데는 사용되지 않는다. 일부 구현형태에서는 더미 메모리셀이 포함되지 않는다.
도 6은 코어부(감지 모듈(480)이라고 칭함)와 공통부(490)로 구분된 개별 감지 블록(300)의 블록도이다. 한 구현형태에서, 각 비트라인마다 별도의 감지 모듈(480)이 있고 다수의 감지 모듈(480)이 모인 그룹마다 하나의 공통부(490)가 있다. 하나의 예에서, 감지 블록은 하나의 공통부(490)와 8개의 감지 모듈(480)을 포함한다. 그룹 내의 각 감지 모듈은 연계된 공통부와 데이터 버스(472)를 통해 통신한다. 보다 자세한 사항은 미국 특허출원공개 2006/0140007(2004년 12월 29일 출원, 제목: "Non-volatile memory and method with shared processing for an aggregate of read/write circuits")을 참조바란다. 이 문헌의 전체 내용을 참고자료로서 본 출원에 포함시킨다.
감지 모듈(480)은, 연결된 비트라인에 흐르는 전류가 소정의 문턱 값보다 큰지 작은지를 판단하는 감지 회로(470)를 포함한다. 일부 구현형태에서, 감지 모듈(480)은, 일반적으로 감지 증폭기라고 부르는 회로를 포함하고 있다. 감지 모듈(480)은 또한, 연결된 비트라인 상의 전압 조건을 설정하는 데 사용되는 비트라인 래치(482)를 포함한다. 예를 들어, 비트라인 래치(482)에서 래치된 소정의 상태에 의해서, 연결된 비트라인은 프로그램 금지(program inhibit)를 지정하는 상태(예컨대, Vdd)로 이끌린다(pull).
공통부(490)는 프로세서(492), 한 세트의 데이터 래치(494), 및 데이터 래치 세트(494)와 데이터 버스(471) 간에 연결된 I/O 인터페이스(496)를 포함한다. 프로세서(492)는 연산을 수행한다. 그 기능 중에 한 예를 들면, 감지된 메모리셀에 저장된 데이터를 판별하고 판별된 데이터를 데이터 래치 세트에 저장하는 것이 있다. 데이터 래치 세트(494)는 읽기 동작시에 프로세서(492)에 의해 결정된 데이터 비트를 저장하는 데 사용된다. 이는 또한, 프로그램 동작시에 데이터 버스(471)에서 가져온 데이터 비트를 저장하는 데 사용된다. 가져온 데이터 비트는, 메모리에 프로그래밍한다는 의미의 쓰기 데이터를 나타낸다. I/O 인터페이스(496)는 데이터 래치(494)와 데이터 버스(471) 사이의 인터페이스를 제공한다.
읽기 또는 쓰기시에, 시스템의 동작은, 지정된 셀에 다양한 제어 게이트 전압의 공급을 제어하는 상태 머신(222)의 제어하에 이루어진다. 메모리가 지원하는 다양한 메모리 상태에 상응하는 사전 정의된 제어 게이트 전압들을 적용함에 따라, 감지 모듈(480)은 이들 전압들 중 하나에 걸려서 감지 동작을 할 수 있고 그 출력은 감지 모듈(480)로부터 버스(472)를 통해 프로세서(492)로 전달된다. 이 때, 프로세서(492)는 감지 모듈의 감지 동작 및 입력라인(493)을 통해 상태 머신로부터 인가된 제어 게이트 전압에 대한 정보를 고려하여 최종 메모리 상태를 결정한다. 그런 다음에 메모리 상태에 대한 2진 인코딩 연산을 하고 그 결과 데이터 비트를 데이터 래치(494)로 저장한다. 핵심부의 다른 구현형태에서, 비트라인 래치(482)는 감지 모듈(480)의 출력을 래치시키는 래치로서의 기능 및 위에서 설명한 비트라인 래치로서의 기능을 이중으로 수행한다.
특정 실시예에서는 다수의 프로세서(492)가 포함될 것으로 예상된다. 하나의 구현형태에서, 각 프로세서(492)는, 상호 OR 연산되도록 와이어드 오어(wired-OR)되는 출력라인(도 6에 도시되지 않음)을 포함할 것이다. 일부 구현형태에서, 출력라인은 반전되어 와이어드-오어(wired-OR) 라인에 연결된다. 이러한 구성은 프로그램 검증(program veriication) 절차 중에 언제 프로그래밍 절차가 완료되는지에 대한 신속한 판단을 가능케 한다. 왜냐하면 와이어드-오어(wired-OR) 라인을 수신하는 상태 머신은 프로그래밍할 모든 비트가 원하는 수준에 언제 도달한지를 판단할 수 있기 때문이다. 예를 들어, 각 비트가 원하는 수준에 도달했을 때, 그 비트에 대한 논리 0이 와이어드-오어(wired-OR) 라인에 전송될 것이다(또는 데이터 1이 반전된다). 모든 비트가 데이터 0(또는 반전된 데이터 1)을 출력하면, 상태 머신은 프로그래밍 절차를 종료할 것을 알게 된다. 각 프로세서가 8개의 감지 모듈과 통신하는 구현형태에 있어서, 상태 머신은 (일부 구현형태에서) 와이어드-오어(wired-OR) 라인을 8번 읽을 필요가 있을 수 있다. 또는, 연계된 비트라인의 결과들을 축적하기 위해서 로직을 프로세서(492)에 부가함으로써 상태 머신은 와이어드-오어(wired-OR) 라인을 한 번만 읽으면 될 수도 있다.
프로그래밍시 또는 검증시에, 프로그래밍할 데이터는 데이터 버스(471)를 거쳐 데이터 래치 세트(494)에 저장된다. 프로그램 동작은 상태 머신의 제어하에 이루어지며, 어드레스된 메모리셀의 제어 게이트에 인가되는 일련의 (크기가 증가하는) 프로그래밍 전압 펄스가 사용된다. 각 프로그래밍 펄스 다음에는, 메모리셀이 원하는 상태로 프로그램되었는지를 판단하는 검증 프로세스가 올 수 있다. 프로세서(492)는 원하는 메모리 상태에 대해서 검증된 메모리 상태를 모니터링한다. 둘이 일치하는 경우에, 프로세서(492)는 비트라인이 프로그램 금지를 나타내는 상태로 이끌리도록 비트라인 래치(482)를 설정(set)할 수 있다. 이에 비트라인에 연결된 셀은 그 제어 게이트에 프로그래밍 펄스가 인가되더라도 더 이상의 프로그래밍이 금지된다. 다른 구현형태에서, 프로세서는 처음에는 비트라인 래치(482)를 동작시키고 검증 절차에서는 감지 회로가 이를 금지 값으로 설정한다.
데이터 래치 적층체(494)는 감지 모듈에 대응되는 데이터 래치들의 적층으로 구성된다. 하나의 구현형태에서는 감지 모듈(480) 당 3~5개(또는 다른 개수)의 데이터 래치가 있다. 하나의 구현형태에서, 각 래치는 1 비트이다. 일부 실시예에서(필수 사항은 아님), 데이터 래치는 시프트 레지스터로 실현되어, 여기에 저장된 병렬 데이터가 데이터 버스(471)를 위한 직렬 데이터로 (또는 그 반대로) 변환된다. 하나의 구현형태에서, m개 메모리셀의 읽기/쓰기 블록에 대응되는 모든 데이터 래치는 서로 연결되어 시프트 레지스터 블록을 구성할 수 있는데, 이로써 데이터의 블록이 직렬 전송 방식으로 입력 또는 출력될 수 있다. 특히, 읽기/쓰기 모듈을 열로 구성함으로써, 그 데이터 래치 세트의 각 데이터 래치가 데이터 버스로의 또는 데이터 버스로부터의 데이터를, 마치 이들이 전체 읽기/쓰기 블록에 대한 시프트 레지스터인것처럼 순차적으로 시프트시킬 수 있다.
읽기 동작 및 감지 증폭기에 대한 추가적인 정보는, (1) 미국 특허 7,196,931 "감소된 소스라인 바이어스 오류의 비휘발성 메모리 및 방법"; (2) 미국 특허 7,023,736, "향상된 감지 성능의 비휘발성 메모리 및 방법"; (3) 미국 특허출원 공개 2005/0169082; (4) 미국 특허 7,196,928 "비휘발성 메모리의 읽기 동작시의 결합에 대한 보상", (5) 미국 특허출원 공개 2006/0158947 "비휘발성 메모리용 기준 감지 증폭기"(2006년 7월 20일 공개)에서 찾을 수 있다. 이들 열거한 5개의 특허 문서들은 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 포함된다.
성공적인 프로그래밍(검증 포함) 프로세스의 마지막 단계에서, 메모리셀의 문턱전압은, 적절한대로, 프로그램 대상 메모리셀을 위한 문턱전압들의 하나 이상의 분포 내에 들거나, 또는 소거 대상 메모리셀을 위한 문턱전압들의 분포 내에 들어야 한다. 도 7은 8개의 상태가 있는 메모리셀의 상태에 대한 예시적 문턱전압의 분포를 나타낸다. 8개의 데이터 상태에는 소거 상태와 A~G의 상태가 있다. 이 예에서는 메모리셀 당 3비트가 저장될 수 있다. 각 데이터 상태 사이에는 메모리셀에서 데이터를 읽는 데 사용되는 읽기 기준전압이 있다. 예를 들어, 도 7에서 데이터 상태 '소거'와 A 사이에 읽기 기준전압 VrA가 있고, 데이터 상태 A와 B 사이에 VrB가 있다. 주어진 메모리셀의 문턱전압이 각 읽기 기준전압보다 큰지 작은지를 검사함으로써, 시스템은 메모리셀이 어떠한 상태에 있는지를 결정할 수 있다. 각 데이터 상태의 아래쪽 에지 또는 그 근방에는 검증 기준전압이 있다. 예를 들어, 도 7에는 상태 A에 대한 VvA, 상태 B에 대한 VvB 등이 표시되어 있다. 주어진 상태로 메모리셀을 프로그래밍할 때, 시스템은 이들 메모리셀이 검증 기준전압과 같거나 이보다 큰 문턱전압을 갖는지를 검사하게 될 것이다.
예시적 구조
도 8a는 비휘발성 저장요소 및 트랜지스터의 한 구현형태를 나타낸다. 도 8a는 NAND 스트링의 일부분을 따라 바라본 도면이다. 한 NAND 스트링에 있는 두 개의 비휘발성 저장요소의 일부와 이 NAND 스트링의 선택 게이트를 볼 수 있다. 도 8a는 또한 주변 영역의 트랜지스터를 나타낸다. 도 8a에서 NAND 스트링과 주변부 트랜지스터 사이에 있는 요소들은 생략한다. 이 도면은 NAND 스트링을 도 2b의 A-A'선을 따라 바라본 것에 해당된다. 도 8b는 도 8a의 B-B'선을 따라 도시한 것이다. 도 8b는 인접한 NAND 스트링에 있는 여러 개의 비휘발성 저장요소를 나타낸다. 도 8c는 도 8a의 C-C'선을 따라 도시한 것이다. 도 8c는 인접한 NAND 스트링에 대한 여러 개의 선택 게이트 트랜지스터를 도시하고 있다.
도 8a 및 도 8b에서, 비휘발성 저장요소는 P- 반도체 영역(804)과 금속 영역(808)을 갖는 플로팅 게이트(FG)(811)를 갖는다. P- 영역(804)은 터널 산화물(805a) 위에 있다.
각 비휘발성 저장요소에는 제어 게이트(812)와, 플로팅 게이트(811)와 제어 게이트(812) 사이의 게이트간 유전체(810)가 있다. 제어 게이트(812)는 도핑된 폴리실리콘 또는 금속, 또는 이들의 조합으로 형성할 수 있다.
도 8a를 참조하면, 기판(340)에는 비휘발성 저장요소를 연결하여 NAND 스트링을 구성하는 소스/드레인 영역(S/D)이 있다. 채널 영역(807)이 소스/드레인 영역 사이의 기판(340)에 있다. 따라서, 채널 영역(807)은 플로팅 게이트(811) 아래에 있다. 더 정확하게, 채널 영역(807)은 플로팅 게이트(811)의 P- 영역(804) 아래에 있는 터널 산화물(805) 부분의 아래에 있다. 채널(807)에 인접하여 P- 영역(804)을 둠으로써 양호한 데이터 보존성을 제공할 수 있음을 주목해야 한다. 또한, 소거 동작이 반드시 P- 영역(804)에 의해 크게 손상되는 것은 아니다.
도 8b를 참조하면, 제어 게이트(812)는 플로팅 게이트(811)의 상부 주위를 둘러싸도록 형성할 수 있다. 예를 들어, 제어 게이트(812)는 플로팅 게이트(811)의 상부 위 및 그 측면의 최소한 일부분의 주위에 있을 수 있다. 따라서, 금속 영역(808)은 제어 게이트(812)에 인접하게 된다. 달리 말하면, 금속 영역(808)은 플로팅 게이트(811)와 제어 게이트(812)를 분리하는 게이트간 유전체(810)의 상당 부분과 경계를 이루고 있다. 금속 영역(808)이 플로팅 게이트(811)와 제어 게이트(812)를 분리하는 게이트간 유전체(810)의 모든 부분과 경계를 이루어야 하는 것은 아니다. 제어 게이트(812)에 인접하여 금속 영역(808)을 둠으로써 프로그래밍 및 소거 동작 중에 제어 게이트와 플로팅 게이트 사이에 양호한 용량성 결합율을 얻을 수 있음을 주목해야 한다.
계속해서 도 8b를 참조하면, 기판(340)의 얕은 트렌치 분리(STI) 구조(836)가 전기적으로 NAND 스트링을 분리한다. 예를 들어, STI 구조(836)는 소스/드레인 영역과 인접 NAND 스트링의 채널(807)을 전기적으로 절연할 수 있다. 이 예에서, STI 구조(836)는 금속 영역(808)의 측면의 일부까지 형성되어 있다. STI 구조(836)는 다른 높이로 형성될 수 있음을 주목해야 한다. 예를 들어, STI 구조(836)는 도 8b에 도시한 것보다 더 높게 또는 더 낮게 형성될 수 있다. 이 예에서 게이트간 유전체(810)의 일부분은 STI 구조(836)의 위에 위치한다.
도 8a로 다시 돌아가, 이제 트랜지스터에 대해 논의하기로 한다. 이하의 내용은 NAND 스트링의 끝에 있는 선택 게이트 트랜지스터와 주변부 트랜지스터 모두에 적용할 수 있다. 논의를 위해, 트랜지스터 게이트(813)에는 여러 가지 도전 영역(821a, 821b, 821c)가 포함되어 있다. 본 구현형태에서 트랜지스터의 게이트에는 P- 영역(821a), 금속 영역(821b), 그리고 N+ 또는 P+ 또는 금속의 최상부 영역(821c)이 있다.
트랜지스터 게이트(813)의 상부 부분을 살펴보면, 제조 공정의 결과로서 트랜지스터 게이트에 작은 부분의 게이트간 유전체(810)가 남아 있을 수 있다. 그러나, 이 게이트간 유전체(810)는 필요없는 것이다. 일부 구현형태에서, 게이트간 유전체(810)의 최소한 일부는 트랜지스터가 형성된 영역에서 에칭으로 제거됨을 주목해야 한다.
또한, 트랜지스터 게이트(813)의 상기 최상부 영역(821c)은 메모리셀 제어 게이트(812)를 형성하는 증착 재료로 형성할 수 있음을 주목해야 한다. 일부 구현형태에서, 제어 게이트(812)는 N+ 폴리실리콘으로 형성된다. 따라서 트랜지스터 게이트의 최상부 영역(821c)은 N+ 폴리실리콘으로 형성할 수 있다. 일부 구현형태에서, 제어 게이트(812)는 P+ 폴리실리콘으로 형성된다. 따라서 트랜지스터 게이트의 최상부 영역(821c)은 P+ 폴리실리콘으로 형성할 수 있다. 그러나 제어 게이트(812)의 최소한 일부분은 이와 달리 금속으로 형성될 수 있다. 이 경우에는 트랜지스터 게이트의 최상부 영역(821c)은 금속으로 형성할 수 있다.
마지막으로, 주변 영역의 게이트 산화물(805b)은 메모리 어레이 영역에 있는 터널 산화물(805a)보다 더 두껍거나 이와 같거나 더 얇을 수 있다. 일부 구현형태에서, 게이트 산화물(805b)은 주변부의 여러 영역마다 다른 두께를 갖는다. 이로써, 예를 들어, 고전압, 중전압, 저전압 트랜지스터의 영역이 가능해진다.
도 8c는 서로 다른 NAND 스트링에 있는 네 개의 선택 게이트 트랜지스터를 나타낸다. 도 8c는 도 8a의 C-C'선을 따라 바라본 것이다. 각 트랜지스터의 게이트에는 하부 영역(821a), N+ 영역(821b), 최상부 영역(821c)이 포함되어 있다. 이들 영역은 이미 도 8a와 관련하여 논의되었다. 언급한 바와 같이, 하부 영역(821a)은 이 구현형태에서는 P- 이다. 알 수 있듯이, 게이트간 유전체(810)는 해당 영역(821c)가 금속 영역(821b)과 양호한 전기적 접촉을 이룰 수 있도록 에치백되었다. 게이트간 유전체(810)의 일부가 남아 있을 수 있다. 게이트간 유전체(810)를 에치백하는 것은 금속 영역(821b)의 높이를 플로팅 게이트 내의 금속 영역(808)의 높이보다 감소시킬 수도 있음을 주목해야 한다.
플로팅 게이트(811)의 하부에 있어서는 P- 영역(804)이 바람직할 수 있지만, 트랜지스터의 게이트에 P- 영역을 쓰는 것은 바람직하지 않을 수도 있다. 이 사실은 선택 게이트 트랜지스터 모두에 대해서 뿐만 아니라, 메모리 어레이의 주변부의 트랜지스터에 대해서도 적용할 수 있다. 그러나, 트랜지스터 게이트는 플로팅 게이트 적층을 형성하는 데 사용하는 것과 유사한 재료를 사용하여 형성할 수 있음을 주목해야 한다. 예를 들어, 최초 증착 단계 후에, 트랜지스터 게이트가 형성될 영역은 P- 영역일 수 있다.
하나의 구현형태에서, 트랜지스터 게이트는 대부분(또는 모두) 폴리실리콘이다. 예를 들어, 트랜지스터 게이트는 대부분(또는 모두) N+ 폴리실리콘이다. 도 8d를 참조하면, 선택 게이트와 주변부 트랜지스터 모두가 대부분 N+ 폴리실리콘이다. 일부 잔여 게이트간 유전체(810)가 있을 수 있다. 도 8e는 도 8d의 D-D'선을 따른 도면이다. 도 8e는 인접 NAND 스트링으로부터의 여러 선택 트랜지스터를 나타낸다. 이하에서는 P- 영역을 갖는 메모리셀을 형성하는 공정과 동일한 공정으로 P- 영역이 없는 트랜지스터를 형성하는 기술을 설명한다. 도 8d~8e에서 트랜지스터 게이트는 하나의 연속적인 N+ 영역으로 도시하고 있지만, 게이트는 여러 가지 별개의 단계로 형성될 수 있다. 예를 들어, 트랜지스터 게이트의 아래 부분, 중간 부분, 그리고 상부 부분은 서로 다른 증착 단계로 형성될 수 있다.
하나의 구현형태에서, 트랜지스터 게이트의 하부는 N+ 이고 상부는 금속이다. 도 8f는 트랜지스터 게이트가 상부에 금속 영역(821e)을, 하부에 N+ 영역(821d)을 가짐을 나타낸다. 중간 부분(821b)도 또한 금속이다. 트랜지스터는 메모리셀과 같은 공정으로 제작될 수 있다. 영역 821e는 제어 게이트(812)의 상부를 형성하는 데 사용되는 것과 동일한 재료로 형성할 수 있음을 주목해야 한다. 따라서 적어도 제어 게이트(812)의 상부 부분은 본 구현형태에서는 금속일 수 있다. 최상부 영역(821e)에 대해서는 도핑된 폴리실리콘이 다른 선택이될 수 있음을 주목해야 한다.
플로팅 게이트들은 서로 다른 모양을 가질 수 있음을 주목해야 한다. 도 9a는 플로팅 게이트(811)가 뒤집힌 T 자 형상을 하고 있는 하나의 구현형태를 나타낸다. 도 9a는 인접 NAND 스트링 상의 두 개의 메모리셀을 나타낸다. 이 도면은 도 8a의 B-B'선을 따라 도시한 것이다. 본 구현형태에 있어서 NAND 스트링을 보는 것은 도 8a의 구현형태와 유사하게 보일 수 있음을 주목해야 한다.
일 구현형태에서, 트랜지스터 게이트는 하부에서 N+ 이고 중간부에서 N+ 이다. 그러나 플로팅 게이트는 그 하부에서 p- 이고 플로팅 게이트의 위에는 금속이 있다. 도 8g에서 트랜지스터 게이트(813)의 구현형태에는 n+ 영역(821a), 에칭 저지층(819), N+ 영역(821f), 최상부 영역(821g)이 있다. 최상부 영역(821g)은 도핑된 폴리실리콘(예를 들어, N+)과 금속을 포함하여 다양한 재료로 형성될 수 있다. 에칭 저지층(819)은 (예를 들어, 수 옹스트롬 두께의 절연체 또는 유전체와 같은) 얇은 장벽일 수 있다. 이 에칭 저지층(819)은 n+ 영역(821a)과 N+ 영역(82lf)이 서로 전기적으로 절연되지 않도록 하면서 공정 중에 에칭 저지층 역할을 할 수 있다. 플로팅 게이트에 있는 에칭 저지층(819)은 P- 영역(804)과 금속 영역(808)이 전기적으로 서로 절연되지 않도록 하기에 적절한 재질 및 두께로 이루어진다.
도 9a를 참조하면, 플로팅 게이트(811)는 기단부(base)(또는 하부:lower portion)와 기둥부(stem)(또는 상부:upper portion)가 있다. 이 구현형태에서, p- 영역(804)은 기단부에 있으며 금속 영역(808)은 기둥에 있다. p- 영역(804)은 기둥 속으로 확장될 수 있고, 또는 금속 영역(808)은 기단부 속으로 확장될 수 있다.
이 예에서, 제어 게이트(812)는 플로팅 게이트의 상부 주위를 둘러싸고 있다. 예를 들어, 제어 게이트(812)는 플로팅 게이트(811)의 상부 위 및 그 측면의 최소한 일부분의 주위에 있을 수 있다. 따라서, 금속 영역(808)은 제어 게이트(812)에 인접하게 된다. 달리 말하면, 금속 영역(808)은 플로팅 게이트(811)와 제어 게이트(812)를 분리하는 게이트간 유전체(810)의 상당 부분과 경계를 이루고 있다. 금속 영역(808)이 플로팅 게이트(811)와 제어 게이트(812)를 분리하는 게이트간 유전체(810)의 모든 부분과 경계를 이루어야 하는 것은 아니다. 제어 게이트(812)에 인접하여 금속 영역(808)을 둠으로써 프로그래밍 및 소거 동작 중에 제어 게이트와 플로팅 게이트 사이에 양호한 용량성 결합율을 얻을 수 있음을 주목해야 한다.
계속해서 도 9a를 참조하면, 기판(340)의 얕은 트렌치 분리(STI) 구조(836)가 전기적으로 NAND 스트링을 분리한다. 예를 들어, STI 구조(836)는 소스/드레인 영역과 인접 NAND 스트링의 채널(807)을 전기적으로 절연할 수 있다. 이 예에서, STI 구조(836)는 플로팅 게이트(811)의 기단부까지 형성될 수 있다. STI 구조(836)는 다른 높이로 형성될 수 있음을 주목해야 한다. 예를 들어, STI 구조(836)는 도 8b에 도시한 것보다 더 높게 또는 더 낮게 형성될 수 있다. 이 예에서 게이트간 유전체(810)의 일부분은 STI 구조(836)의 위에 위치한다.
하나의 구현형태로 "평탄 셀(flat cell)"이라고 하는 것이 있다. 이 구현형태에서, 제어 게이트(812)는 플로팅 게이트(811)의 측면 주위를 둘러싸지 않는다. 도 9b는 도 8a의 B-B'선에 따른 하나의 구현형태의 도면이다. 도 9b에서 볼 수 있듯이, 제어 게이트(812)가 플로팅 게이트(811)의 측면을 둘러싸고 있지 않다. 이 구현형태에서, 게이트간 유전체(810)도 또한, 플로팅 게이트(811)의 측면을 둘러싸고 있지 않다. 플로팅 게이트(811)는 터널 산화물(805a)과 경계를 이루고 있는 P- 영역(804)과, 플로팅 게이트(811)와 제어 게이트(812) 사이의 게이트간 유전체(810)와 경계를 이루고 있는 금속 영역(808)을 갖는다. 도 8a를 다시 참조하면, 제어 게이트(812)도 또한 이러한 관점에서 플로팅 게이트(811) 주위를 둘러싸고 있지 않다.
예시적 대역도
도 10a~13c는 에너지 대역도를 도시한다. 도 10a~12c는 플로팅 게이트가 하나의 도전형으로부터 완전히 형성되는 사례를 설명하고 도 13a~13c는 P- 영역과 금속 영역을 갖는 플로팅 게이트(FG)를 갖는 구현형태에 해당된다. 도 10a~12c의 대역도는 P-/금속 플로팅 게이트의 논의를 위해 유용함을 주목해야 한다.
도 10a는 N+ 의 플로팅 게이트(FG)이다. 도 10b는 P+ 의 FG이다. 도 10c는 P- 의 FG 이다. 도 10a~10c는 데이터 보존성을 논의하기 위해 사용된 것이다. 도 10a를 참조하면, 다섯 개의 서로 다른 영역이 왼쪽에서 오른쪽으로 그려져 있다. 이들 영역은 실리콘 채널, 터널 산화물, N+ 플로팅 게이트, 게이트간 유전체, 및 제어 게이트에 해당된다. 도 10b와 10c의 대역도는 유사한 구성을 갖고 있지만, 플로팅 게이트의 재료가 다르다.
실리콘 영역의 전도대(1002)와 가전자대(1004)를 실선으로 표시하였다. 페르미 준위(1006)는 점선으로 표시되어 있다. 전하상실 장벽은 FG의 페르미 준위(1006)와 터널 산화물의 전도대 간의 차이로 표시되어 있다. 볼 수 있듯이, 도 10a의 P+ FG는 도 10a의 N+ FG보다 전자에 대해서 더 높은 장벽을 제공하며, 따라서 데이터 보존성이 향상된다. 채널이 실리콘이고 터널 산화물이 SiO2인 하나의 예를 들면, 전자 장벽은 N+ FG에 대해서는 약 3.1 eV일 수 있다. 그러나 P+ FG에 대한 전자 장벽은 약 4.2 eV일 수 있다. P- FG에 대해서의 전자 장벽은, 최소한 몇 가지 재료에 대해서 P- 농도에 따라, 약 3.65 eV ~ 4.2 eV의 사이에 있을 수 있다. 일부 구현형태에서, 터널 산화물은 게이트간 유전체보다 얇음을 주목해야 한다. 이러한 상황하에서 게이트간 유전체를 통한 전하 상실보다는 터널 산화물을 통한 전하 상실이 더 큰 문제가 될 수 있다(예컨대, 데이터 보존성의 문제임).
또한, 아래에서 논의하겠지만 P+ 영역을 터널 산화물에 인접하게 FG에 둠으로써, N+ 영역을 터널 산화물에 인접하게 FG에 두는 것보다 소거 시에 장벽에 의해서 더 많은 전자가 제거될 수 있다. 따라서, 이러한 P+ 영역을 갖는 FG는 터널 산화물에 인접하여 N+ 영역을 갖는 FG보다 소거가 더 어려울 수 있다. 도 11a~11c는 소거를 설명하기 위한 것이다. 도 11a는 N+ FG의 경우이다. 도 11b는 P+ FG의 경우이다. 도 11c는 P- FG의 경우이다. 이들 각 대역도는 제어 게이트에 인가되는 소거 전압(VERA)을 나타낸다. 또한 FG의 페르미 준위(1006)와 터널 산화물의 전도대 사이의 차이인 소거 장벽이 도시되어 있다. N+ FG에 대한 소거 장벽은 약 3.1 eV일 수 있다. P+ FG 에 대한 소거 장벽은 약 4.2eV일 수 있다. P- FG 에 대한 소거 장벽은 최소한 소정의 P- 농도에서 약 3.1 eV일 수 있다. P- 농도가 다르면 소거 장벽이 다를 수 있음을 주목해야 한다.
P- FG의 경우에, 터널 산화물 계면에서 일부 역전(inversion)이 있을 수 있음을 주목해야 한다. 이 역전은 소거 장벽을 낮추는 데 도움이 될 수 있다. 예를 들어, 역전에 의해서 P- FG의 소거 장벽은 P- FG 의 데이터 보존 장벽보다 작을 수 있다는 것을 주목해야 한다. 반면에, P+ FG에 대한 소거 장벽은 P+ FG에 대한 데이터 보존 장벽과 대략 동일할 수 있다. 한편, P- FG의 소거 장벽은 P+ FG에 대한 소거 장벽과 비교하여 유리하다. 즉, 소거 동작시에 효율적인 소거 동작을 위해서는 전자에 대한 낮은 장벽을 갖는 것이 바람직할 수 있다.
도 12a~12c는 각각 N+ FG, P+ FG, 그리고 P- FG의 프로그래밍 특성을 나타내는 대역도이다. 프로그램 전압 VPGM이 제어 게이트에 인가된다. 도 12a의 N+ FG에서, 터널 산화물 계면에 가까운 FG에서 프로그래밍 동안에 폴리 공핍(poly-depletion)이 발생할 수 있다.
도 12b와 12c의 P+ 또는 P- FG에서는 게이트간 유전체 인터페이스에 가까운 FG에서 폴리 공핍이 발생할 수 있는데, 이에 의해 결합률이 낮아질 수 있다. 그러나, 게이트간 유전체에 인접하여 금속 영역을 둠으로써 P+ 또는 P- 영역 중 하나에 대해서 결합율을 향상시킬 수 있다. 따라서, 게이트간 유전체에 인접하여 금속을 가진 FG는 게이트간 유전체에 인접하여 P형 반도체를 갖는 FG보다 더 효율적으로 프로그래밍할 수 있다.
하나의 구현형태에서, FG는 제어 게이트에 인접하여서는 금속이고, 터널 산화물에 인접하여서는 P- 이다. 이로써 양호한 데이터 보존, 효율적인 소거 및 효율적인 프로그래밍을 이룰 수 있다. 터널 산화물과 경계를 이루는 P- 영역은, 터널 산화물 계면에서의 전자 장벽이 높아짐으로 인해 N+ FG보다 더 양호한 데이터 보존성을 가질 수 있다. 터널 산화물에 인접하여 p- 영역을 갖는 FG에 대한 소거 동작은, 터널 산화물 계면에서 p- 도핑된 FG에서의 역전으로 인해 효율적으로할 수 있다. 예를 들어, 소거 동작이 터널 산화물에 인접하여 p+ 영역을 갖는 FG보다 더 효율적일 수 있다. 제어 게이트에 인접하여(예를 들어, 게이트간 유전체와 경계를 이루는) 금속 영역을 갖는 FG의 프로그래밍시의 결합율은 제어 게이트에 인접하여 P형 반도체를 갖는 FG보다 더 좋을 수 있다. 제어 게이트에 인접하여(예를 들어, 게이트간 유전체와 경계를 이루는) 금속 영역을 갖는 FG의 소거시의 결합율은 제어 게이트에 인접하여 N형 반도체를 갖는 FG보다 더 좋을 수 있다.
도 13a~13b는 터널 산화물과 경계를 이루는 p- 영역과 게이트간 유전체와 경계를 이루는 금속 영역을 갖는 FG를 갖는 메모리셀의 프로그래밍 및 소거 특성을 나타내는 대역도이다.
도 13a는 한 구현형태에 대한 프로그래밍시의 대역도를 나타낸다. 볼 수 있듯이, 터널 산화물 계면 또는 게이트간 유전체 계면에서 폴리실리콘 공핍이 없다. 따라서, 제어 게이트와 플로팅 게이트 사이의 결합율이 좋을 수 있다. 따라서, P-/금속 플로팅 게이트를 갖는 구현형태에서 효율적으로 프로그램밍을할 수 있다. 또한, 높은 일함수의 금속을 사용하여, 게이트간 유전체에서의 장벽 높이를 증가시켜서 프로그래밍 포화를 줄일 수 있다.
도 13b는 하나의 구현형태에 대한 소거시의 대역도를 나타낸다. 터널 산화물 계면에서 FG가 P- 가 됨에 따라 이 계면에서 FG에 역전이 있다. 따라서, 소거시의 전자 장벽이 P+ FG보다 더 좋을 수 있고(예컨대 더 낮음), 이는 N+ FG에 비해 손색이 없다. 또한, 게이트간 유전체 계면에 있는 금속에 의해서, N+ FG와 달리, 이 계면에 폴리 공핍이 일어나지 않는다. 따라서, P-/금속 플로팅 게이트를 갖는 구현형태에서 효율적으로 소거를 할 수 있다.
도 13c는 데이터 보존성의 향상을 설명하기 위한 하나의 구현형태에 대한 대역도를 나타낸다. 플로팅 게이트의 터널 산화물측과 게이트간 유전체측 모두에 대해서 향상이 있을 수 있다. FG는 터널 산화물에 가까운 P- 이기 때문에 데이터 보존성이, FG가 터널 산화물에 가까운 N+ 인 경우보다 더 좋을 수 있다. 또한, 데이터 보존성이 FG가 터널 산화물에 가까운 P+ 인 경우와 거의 동등하게 좋을 수 있다. 달리 말하면, 터널 산화물 계면에 대한 FG에서의 전하상실 장벽이 상대적으로 클 수 있다. 또한, 게이트간 유전체에 대한 금속 FG에서의 전하상실 장벽은 다른 재료로 된 플로팅 게이트에 비해 상대적으로 클 수 있다. 예를 들어, 도 10a로 돌아가 보면, IPD 계면에서의 전하상실 장벽은 N+ FG인 경우에 비교적 낮다. 따라서 P-/금속 FG를 갖는 구현형태에서 FG의 양측 계면에서 양호한 데이터 보존성을 얻을 수 있다.
공정 절차
언급한 바와 같이, 구현형태는 FG의 P-/금속 형태를 포함한다. 플로팅 게이트의 금속 영역은 고온 공정에 취약할 수 있기 때문에, 금속 플로팅 게이트 형성 공정의 후속 공정에서는 금속의 반응과 확산을 억제하기 위하여 저온 범위에서 진행한다. 예를 들어, 저온 화학기상증착(CVD) 공정이 고온 산화(HTO) 공정보다 바람직할 수 있다. 또한, FG의 금속 영역과 게이트간 유전체 사이의 계면에 동일한 공정을 적용할 수 있다. 제어 게이트에 관해서는, 실리사이드 제어 게이트(N+ 또는 P+ 폴리 제어 게이트) 또는 금속 게이트 중 하나를 이 공정에 적용가능하다. 또한, 일부 구현형태에서, 각종 재료(예를 들어, 제어 게이트와 게이트간 유전체에 사용되는 폴리실리콘)의 증착은 낮은 열처리량 공정(low thermal budget process)을 이용하여 수행된다.
P- 금속 하이브리드형 플로팅 게이트에 대한 몇 가지 다른 공정 절차를 여기에서 설명한다. 하나의 구현형태에서, 공정은 (게이트 산화물 가까이에) 낮은 p- 영역을 갖는 트랜지스터로 완료된다. 여기서 언급한 바와 같이, 게이트에 인접하여 P- 영역을 갖는 것은 문턱전압에 영향을 미칠 수 있다. 따라서, 다른 구현형태에서 공정은 p- 영역을 갖지 않는 트랜지스터로 완료된다. 따라서, 트랜지스터의 문턱전압은 채택한 공정에 따라 조절될 수 있다. 원하는 경우, "P- 금속" CMOS 게이트를 "N+ 금속" 게이트로 대체하는 것과 같은 게이트 대체 기술을 이용할 수 있다.
도 14는 P-/금속 플로팅 게이트를 갖는 메모리셀과 P-/금속 게이트를 갖는 트랜지스터를 갖는 메모리 어레이를 형성하는 공정(1400)의 일 구현형태의 흐름도이다. 이 공정(1400)은 도 8a~9b에 나타내고 설명한 모든 메모리셀과 트랜지스터에 사용할 수 있는데, 이 뿐만 아니라 구체적으로 도시하거나 설명하지 않은 다른 메모리셀과 트랜지스터를 형성하는 데도 사용할 수 있다. 공정(1400)에서 단계들을 편의상 특정 순서로 처리하는 것으로 설명하였음을 주목해야 한다. 그러나 공정 단계들은 다른 순서로 행할 수도 있다.
단계 1402에서 트랜지스터들이 형성된다. 이들은 메모리 어레이 영역에서(예를 들어, 선택 트랜지스터) 또는 주변 영역에서 형성될 수 있다. 각각의 트랜지스터는 게이트(813) 및 게이트 산화물(805b)을 포함할 수 있다.
단계 1404에서 비휘발성 저장요소가 형성된다. 단계 1404는 몇 개의 하위 단계를 포함할 수 있다. 주어진 저장요소를 형성하기 위한 하위 단계 1404a~1404d는 다음과 같다. 단계 1404a에서 터널 산화물(805a)이 기판(340) 내에 채널을 위한 영역(807) 위에 형성된다. 단계 1404b에서 플로팅 게이트(811)가 터널 산화물(805a) 위에 형성된다. 플로팅 게이트(811)는 P- 반도체로 형성된 제1영역(804)과 금속으로 형성된 제2영역(808)을 갖는다. 제1영역(804)은 채널 영역(807) 위의 터널 산화물(805a)과 경계를 이룬다. 단계 1404c에서 게이트간 유전체(810)가 형성된다. 게이트간 유전체(810)는 플로팅 게이트(811)의 금속 영역(808)과 경계를 이룬다. 단계 1404d에서 제어 게이트(812)가 형성된다. 게이트간 유전체(810)가 플로팅 게이트(811)와 제어 게이트(812)를 분리함을 주목해야 한다.
다양한 성능 특성(가령, 데이터 보존성, 소거 효율성 등)의 원하는 균형을 달성하기 위해 P- 반도체 영역의 도핑 농도를 선택할 수 있다. 저농도의 p형 도핑은 고농도의 p형 도핑보다 더 나은 소거 효율성을 제공할 수 있다. 그러나 p형 도핑량이 큰 경우에는 데이터 보존성이 향상될 수 있다. p형 도핑의 적절한 도핑량은 원하는 데이터 보존성을 제공하면서도 원하는 소거 효율성을 달성하기 위해 선택할 수 있다. 하나의 구현형태에서, p형 도핑량은, 최소한 소거 동작 중에 FG-터널 산화물 계면에 인접하여서 소정의 역전이 발생되어 전자가 터널 산화물을 보다 쉽게 통과할 수 있게 에너지 장벽을 낮추도록 선택된다.
도 15a는 트랜지스터와 비휘발성 저장요소를 형성하는 공정(1450)의 한 구현형태의 흐름도이다. 이 공정(1450)은 상기 공정(1400)의 단계 1402 및 1404의 하나의 구현형태이다. 공정(1450)에서, 트랜지스터는 게이트 산화물에 인접한 p- 반도체로, 그리고 게이트 산화물에서 먼쪽에 있게 되는 금속으로 된다. 이 공정(1450)은 도 8a~8c와 9a~9b에 나타낸 비휘발성 저장요소와 트랜지스터 뿐만 아니라, 구체적으로 도시하거나 설명하지 않은 다른 것들을 형성하는 데 사용할 수 있다.
단계 1452에서, P- 반도체 영역이, 비휘발성 저장요소가 형성될 하나 이상의 제1영역과 트랜지스터가 형성될 하나 이상의 제2영역에서 절연체 위에 형성된다. 이 P- 반도체 영역은 플로팅 게이트에 대해서는 P- 영역(804)으로, 트랜지스터 게이트에 대해서는 P- 영역(821a)이 될 것이다.
단계 1454에서, 금속 영역이 상기 하나 이상의 제1영역과 하나 이상의 제2영역의 P- 반도체 영역 위에 형성된다. 이 금속 영역은 플로팅 게이트에 대한 금속 영역(808)으로, 트랜지스터 게이트에 대한 금속 영역(821b)이 될 것이다.
단계 1456에서, 비휘발성 저장요소의 플로팅 게이트가, 상기 하나 이상의 제1영역에, 이 하나 이상의 제1영역에 있는 P- 반도체 영역 및 금속 영역으로부터 형성된다. 단계 1452에서 형성된 절연체는 메모리 어레이 영역에서의 터널 산화물(805a) 역할을 한다.
단계 1458에서, 트랜지스터 게이트가 하나 이상의 제2영역에 형성된다. 트랜지스터 게이트는 최소한, 금속(821b) 및 P- 반도체 영역(821a)을 포함한다. 단계 1452에서 형성된 절연체는 주변 영역의 게이트 산화물(805b) 역할을 한다. 트랜지스터 게이트는 또한, 메모리셀의 제어 게이트를 형성하기 위해 사용된 재료로 형성된 최상부(821a)를 가질 수 있음을 주목해야 한다.
도 15b는 비휘발성 저장요소와 트랜지스터를 형성하는 공정(1500)의 일 구현형태를 나타낸다. 이 공정(1500)은 도 15a의 공정(1450)의 일 구현형태를 보다 자세하게 나타낸다. 공정(1500)의 많은 단계를 거친 후의 결과를 도시하는 도 16a~16e을 참조하여 도 15b를 설명할 것이다. 이 흐름도에, 주입(implant) 공정, 플로팅 게이트 적층 사이에 에칭된 체적으로 채워진 간극, 또는 접촉부(contact)의 형성, 금속증착(metallization), 비아(via) 형성, 보호처리(passivation), 및 당업계에 알려진 제조 공정의 다른 부분을 모두 설명하지는 않았음을 주목해야 한다. 구현형태에 따라 메모리를 제조하는 방법에는 여러 가지가 있으며, 따라서, 발명자들은 도 15b에 설명된 이외의 다양한 방법을 사용할 수 있음을 주목하고 있다. 플래시 메모리 칩은 코어 메모리와 주변 회로를 포함하지만, 도 15b의 공정 절차는, 단지, 메모리 어레이의 일부의 제작을 위한 하나의 가능한 공정을 일반적인 용어를 사용하여 설명할 것을 의도하고 있다. 예를 들어, 플로팅 게이트는 다양한 형태로 형성될 수 있다. 일부 구현형태에서, 플로팅 게이트는 상대적으로 넓은 기단부와 이 기단부 위에 있는 상대적으로 좁은 기둥부를 가진다.
단계 1502는 실리콘 기판 위에 산화 물질을 성장하는 것에 관한 것이다. 기판은 터널 산화물 성장을 위한 준비로서 에칭할 수 있다. 기판은 원하는 터널 산화물의 두께에 따라 다른 깊이로 에칭할 수 있다. 그 다음, 터널(또는 게이트) 산화물 층을 메모리 어레이 및 주변 영역 모두에서 기판 위에 성장할 수 있다. 게이트 산화물의 질을 향상시키기 위해 질화(nitridation)를 수행할 수 있다.
단계 1504에서, p형 반도체가 산화물 층 위에 형성된다. 예를 들어, 플로팅 게이트를 형성하는 데 사용되는 폴리실리콘 층을 CVD, PVD, ALD 또는 다른 적절한 방법을 사용하여 산화물 재료 위에 증착한다. 이와 같이 반도체는 실리콘을 사용할 수 있다. 이 층은 증착하면서 도핑하거나, 증착 후에 도핑할 수 있다. 하나의 구현형태에서, 이 층은 p- 이다(약하게 도핑된 p층이라고도 함). 하나의 예로서, 도핑 농도는 1.0×1019/cm3 일 수 있다. 그러나 도핑 농도는 더 낮거나 높을 수 있다. 불순물로는 예를 들어 붕소를 사용할 수 있다.
단계 1506에서, 금속 영역이 p형 반도체 위에 형성될 수 있다. 이 층은 플로팅 게이트의 상부를 위한 층이며, 이 뿐만 아니라, 트랜지스터 게이트의 일부분을 위한 층이 될 수 있다. 도 16a는 단계 1506의 결과를 나타낸다. 도 16a는, 여러 개의 NAND 스트링 상의 메모리셀이 형성될 영역과 주변부 트랜지스터가 형성될 영역의 여러 층을 나타낸다. 이 그림은 도 8a의 B-B'선을 따라 도시한 것이다. 도 16a은 도 8b의 구조와 유사한 구조를 형성하기 위한 시초 단계를 끝낸 후의 결과를, 형성 중인 주변부 트랜지스터와 함께 나타낸다. 기판(340) 위에 산화물 층(1605a, 1605b)이 있다. 주변부 트랜지스터(예컨대, 고전압 트랜지스터)를 위한 특정 영역에서의 산화물 층(1605b)은 메모리 어레이(예컨대, NAND 스트링) 영역에서의 층(1605a) 보다 더 두꺼울 수 있음을 주목해야 한다. P- 영역(1604)의 일부는 최종적으로 플로팅 게이트의 하부, 그리고 트랜지스터 게이트의 하부가 된다. 금속 영역(1608)은 플로팅 게이트의 상부, 그리고 트랜지스터 게이트의 일부에 사용될 것이다.
단계 1508에서, 에칭으로 STI 구조를 형성할 수 있도록 SiN 하드마스크를 금속 영역(1608) 위에 형성한다. SiN 마스크의 형성은 다음과 같이 수행할 수 있다. 첫째, SiN을 예컨대 CVD를 이용하여 전체 금속 영역(1608) 위에 증착할 수 있다. 다음, 포토레지스트 층을 SiN 위에 추가할 수 있다. 포토레지스트에 노광을 하고 마스크 패턴을 형성하기 위해 현상할 수 있다. 이 패턴은 SiN으로 전사되어 SiN 하드마스크가 형성된다.
단계 1510에서, 얕은 트렌치 분리 트렌치를 SiN 하드마스크를 이용해서 형성한다. 단계 1512에서, 금속 영역(1608), p- 폴리실리콘 층(1604), 터널 산화물 재료(1605), 그리고 실리콘 기판(340)의 상부를 에칭할 수 있다. 이는 반응형 이온 에칭(RIE: reactive ion etching)을 통해 행할 수 있다. 하나의 구현형태에서, 에칭은 얕은 트렌치 분리(STI) 영역을 만들기 위해 기판(340) 속으로 약 0.2 미크론 정도 깊이로 행하는데, 이때 트렌치의 바닥은 P형 웰 속으로 들어가게 된다. 얕은 트렌치 분리 트렌치를 형성시에는 또한, NAND 스트링이 형성될 방향으로 진행하는 스트립이 생성되도록 폴리실리콘을 에칭한다. 따라서, STI 구조는 인접한 NAND 스트링들을 분리한다. 에칭 후에는 세척을 한다(예컨대, STI 습식 세척).
STI 트렌치를 형성하는 에칭에 의해서 p- 폴리실리콘(1604)에 손상을 일으킬 수도 있다. 하나의 구현형태에서, 선택적 산화단계 1512(FG/AA)를 수행하여 에칭에 의한 폴리실리콘의 손상을 제거할 수 있다. 그러나 금속(1608)은 산화시키지 않는 것이 바람직하다. 따라서 이것은 선택적 산화(FG/AA)일 수 있다. 단계 1514에서, 이후의 공정에 의한 손상을 방지하기 위해 상기 구조물은 예컨대 SiO2로 캡슐화 될 수 있다(capsulate). 이에 의해 금속과 p- 폴리실리콘의 측벽을 덮을 수 있다.
단계 1516에서, STI 트렌치에 CVD, 신속 ALD, 또는 다른 방법을 사용하여 SiN 하드마스크의 상부까지, TEOS(tetraethyl orthosilicate), HDP(high density plasma), PSZ(polysilazane), SiO2(또는 다른 적합한 재료)와 같은 절연 재료를 충전한다. 단계 1518에서, 화학기계 연마(CMP) 또는 다른 적절한 방법으로 절연 재료를 평탄하게 SiN 하드마스크에 도달할 때까지 연마한다.
도 16b는 단계 1518의 결과를 나타낸다. 도 16b는 도 16a와 같은 방향이다. 도 16b는 서로 다른 NAND 스트링의 메모리셀이 될 것을 분리하는 STI 구조(836)를 나타낸다. 플로팅 게이트는 아직 완전히 형성되지 않았음을 주목해야 한다. 공정(1500)의 이후의 단게는 플로팅 게이트 형성의 완료에 관한 것이 될 것이다. 따라서, 금속 영역(1608')이 최종적으로 플로팅 게이트 내의 금속 영역(808)이 될 것이다. 산화된 부분(1605a')은 터널 산화물(805a)에 사용될 것이다. SiO2(1609)는 기판(340), p- 폴리실리콘(1604'), 그리고 금속(1608')의 측벽에서 볼 수 있다. 논의한 바와 같이, Si02(1609)는 금속(1608')을 보호할 수 있다. SiN 하드마스크(1607)가 아직 자리에 붙어있음을 볼 수 있다.
단계 1520은 STI 분리 재료를 에치백하는 것이다. 단계 1522에서는 SiN 하드마스크를 제거한다. 단계 1524에서, 게이트간 유전체가 성장 또는 증착된다. 게이트간 유전체 산화물은 산화물과 질화물이 교대로 형성된 등각 층(conformal layer)을 포함할 수 있다. 예를 들어, 산화물 질화물 산화물(ONO)의 폴리간 유전체(inter-poly dielectric)가 사용된다. 하나의 구현형태에서, 게이트간 유전체는 질화물-산화물-질화물-산화물-질화물을 포함한다.
단계 1526에서, 폴리실리콘(또는 다른 반도체)의 제1층을, 메모리셀의 제어 게이트의 하부를 위해 형성한다(이는 또한 트랜지스터 게이트로도 사용될 수 있다). 일부 구현형태에서, 이는 N+ 반도체이다(증착시에 도핑되거나, 나중에 도핑됨).
단계 1528에서, 트랜지스터 영역에서 에칭을 수행하여 "컷아웃(cutout)"을 형성한다. 이 컷아웃은 트랜지스터 영역 내의 게이트간 유전체의 최소한 일부를 잘라낸다. 제어 게이트/IPD 컷아웃은 트랜지스터의 제어 게이트(예를 들어, 선택 게이트 트랜지스터)가 형성될 영역에서 이루어진다. 컷아웃은 또한, 주변부 트랜지스터의 제어 게이트가 형성될 영역에도 형성될 수 있다. 이 컷아웃을 형성하는 이유는 장벽을 형성하는 IPD가 없는 제어 게이트를 형성하기 위한 것이다. 다른 말로, 메모리셀은 IPD에 의해 제어 게이트로부터 분리되는 플로팅 게이트를 갖는 반면, 트랜지스터의 게이트는 플로팅 게이트를 갖지 말아야 한다. 따라서 선택 게이트와 다른 트랜지스터들이 형성될 곳에서 IPD의 일부가 제거된다. 도 16c~16d는 단계 1528 후의 결과를 도시한다. 도 16c는 도 16a~16b와 유사한 결과 모습을 나타낸다. 도 16c는 NAND 스트링 영역의 금속(1608') 위의 게이트간 유전체(810)의 등각 층을 나타낸다. 그 위에는 폴리실리콘 영역(1612)이 있는데, 이는 제어 게이트의 하부에 사용할 수 있다. 이 영역(1612)은 N+ 반도체일 수 있다. "컷아웃"은 주변부 트랜지스터가 형성되는 곳에 최소한 게이트간 유전체(810)를 관통하여 형성되었음을 주목하여야 한다. 일부 게이트간 유전체가 트랜지스터 게이트 영역에 남아있는 것은 허용된다. 그러나, 게이트간 유전체 모두를 트랜지스터 게이트 영역에서 제거할 수 있다.
도 16d는 NAND 스트링의 일부분이 초기 형성된 것을 보여 주지만, 주변부 트랜지스터의 형성은 도시하지 않았다. 하지만 NAND 스트링은 그 끝에 선택 트랜지스터를 가짐을 주목해야 한다. 도 16d는 도 8a와 유사한 모습의 결과를 나타낸다. 도 16d는 이미 논의한 각 재료 층을 나타낸다. 이 그림에서 게이트간 유전체(810)는 비교적 평평한 층으로 되어 있지만 반드시 그러해야 할 필요는 없다는 점을 주목해야 한다. "컷아웃"이 선택 트랜지스터의 게이트를 형성하기 위한 준비로서 최소한 게이트간 유전체(810)를 관통하여 형성되었다. 일부 게이트간 유전체(810)가 트랜지스터 게이트 영역에 남아있는 것은 허용된다. 그러나, 게이트간 유전체(8100 모두를 트랜지스터 게이트 영역에서 제거할 수 있다. 본 구현형태에서, 컷아웃의 에칭시에 금속 영역(1608') 내로는 에칭되지 않는다. 다른 구현형태에서, 컷아웃의 에칭시에 금속 영역(1608') 내로 에칭할 수 있다.
단계 1532에서, 폴리실리콘(또는 다른 재료)의 제2층이 메모리셀의 제어 게이트를 위해 형성된다(이는 또한 트랜지스터 게이트로도 사용됨). 일부 구현형태에서, 이것은 N형이다(증착시에 도핑되거나 나중에 도핑됨). 하나의 구현형태에서는 이 단계에서 반도체를 증착하는 대신에 금속을 형성한다. 따라서, 제어 게이트의 상부 부분은 금속일 수 있다.
단계 1534에서, 마스크 층을 폴리실리콘의 제2층 위에 형성할 수 있다. 나중에 플로팅 게이트 적층체 및 제어 게이트 또는 트랜지스터를 형성하기 위해 에칭을 할 수 있도록 마스크에 패턴이 형성된다. 하나의 구현형태에서, SiN 하드마스크는 다음과 같이 패턴형성된다. SiN은 예를 들어 CVD를 사용하여 폴리실리콘의 제3층 전체 위에 증착할 수 있다. SiN 위에는 포토레지스트 층을 도포할 수 있다. 포토레지스트에 노광을 하고 마스크 패턴을 형성하기 위해 현상할 수 있다. 패턴이 SiN 하드마스크로 전사되고 이에 SiN 하드마스크가 형성된다. 플로팅 게이트 적층체와 트랜지스터 적층체는 단계 1536에서, 마스크를 이용하여 에칭에 의해 형성할 수 있다.
에칭 후에, 단계 1538에서 측벽(SW) ULT SiO2를 수행하여 금속 (그리고 폴리실리콘)의 손상을 방지할 수 있다. 이것은 저온 증착일 수 있다(예컨대, 300-500℃). 예로서, SiO2는 약 2nm~10nm일 수 있다. 그러나, SiO2는 이보다 얇거나 두꺼울 수도 있다.
단계 1540에서, 메모리셀을 위한 소스/드레인 영역 그리고 트랜지스터(예를 들어, 선택 게이트 트랜지스터, 주변부 트랜지스터)를 위한 소스 및/또는 드레인 영역을 생성하기 위해 도핑을 행할 수 있다. 소스/드레인 영역을 만들기 위한 도핑 중에 하드마스크는 그 자리에 남아있을 수 있다. 나중에 하드마스크를 제거할 수 있다. 단계 1542에서, 열처리 어닐링(annealing)이 수행된다. 어닐링은 단계 1540 진행중에 주입된 도펀트를 확산시키는 역할을 한다. 이와 동일한 공정 절차 중에 다른 구조물, 가령, 저항을 형성할 수도 있음을 주목해야 한다.
도 16e는 단계 1540 이후의 결과를 나타낸다. 도 16e는 NAND 스트링 방향으로의 모습을 나타낸다. 이 도면이 축척에 맞는 것은 아님을 주목해야 한다. 예를 들어, 트랜지스터의 소스/드레인 영역이 메모리셀에 대해서 보다 더 넓을 수 있다. 마찬가지로, 트랜지스터 게이트가 플로팅 게이트 적층체의 너비보다 넓을 수 있다. 단계 1538에서 ULT를 사용하여 추가된 SiO2를 플로팅 게이트 적층체 및 선택 게이트 적층체의 측벽을 따라 형성된 층(899)로서 볼 수 있다. 주변 영역의 트랜지스터 적층체(도 16e에는 도시하지 않음)도 또한, 단계 1538에 의한 결과로서 자신의 측벽에 SiO2 층을 가질 수 있다. 일부 잔여 게이트간 유전체(810)와 N+ 층(1612)의 일부 잔여물이 트랜지스터 게이트에 표시되어 있음을 주목해야 한다. 이들은 필요한 요소는 아니다.
도 17a는 비휘발성 저장요소와 트랜지스터를 형성하는 공정(1700)의 일 구현형태를 나타낸다. 이 공정(1700)은 공정(1400)에서 단계 1402 및 1404의 하나의 구현형태이다. 이 공정(1700)에서, 트랜지스터가 형성되는 곳에 처음에 증착된 금속을 제거하여 이 트랜지스터는 N+ 반도체가 된다. 이 공정(1700)은 도 8d에 나타낸 것과 같은 비휘발성 저장요소 및 트랜지스터를 형성하는 데 뿐만 아니라, 구체적으로 도시하거나 설명되지 않은 다른 것들을 형성하는 데도 사용할 수 있다.
단계 1502-1526은 공정 1500과 유사하다. 이들 단계에서는 비휘발성 저장요소가 형성될 하나 이상의 제1영역과 트랜지스터가 형성될 하나 이상의 제2영역에서 절연체 위에 P- 반도체 영역이 형성된다. 또한, 금속 영역이, 상기 하나 이상의 제1영역과 하나 이상의 제2영역의 P- 반도체 영역 위에 형성된다. 나아가, 게이트간 유전체가 형성된다.
단계 1702에서, 게이트간 유전체와 금속은 트랜지스터가 형성될 영역에서 에칭된다. 이 에칭은 p- 폴리실리콘의 아래로만 진행할 수 있음을 주목해야 한다.
단계 1704에서, 카운터 도핑(counter-doping)을 행하여 트랜지스터 게이트가 형성될 영역에서 p- 폴리실리콘을 n+ 폴리실리콘으로 변화시킨다. 도 18a 와 18b는 단계 1704의 결과를 나타낸다. 도 18a, 18b는 각각 도 16c, 16d의 관점과 유사하다. 도 18a는 각각 다른 NAND 스트링 상에 형성되고 있는 여러 메모리셀과 주변 영역에 형성되고 있는 트랜지스터를 나타내고 있다. 도 18b는 NAND 스트링에 따라 도시한 그림이다. 컷아웃 영역(화살표 표시)은 선택 게이트 트랜지스터가 형성되고 있는 영역을 나타낸다. 이 화살표들이 카운터 도핑을 나타낸다. 게이트 산화물(1605')에 가까운 쪽의 트랜지스터 게이트 부분이 N+ 영역(1804)으로 변화되었다.
카운터 도핑을 한 후, 실리콘 등의 반도체를 증착할 수 있다(단계 1706). 이 실리콘은 N+ 로 도핑할 수 있다. 실리콘은 트랜지스터 게이트가 형성될 금속에서 에칭으로 깎아낸 부분 내에 형성할 수 있다. 그 다음의 처리 단계는 공정 1500의 단계 1534~1542와 유사할 수 있다. 그 결과는 도 8d에 나타낸 것과 같다. 이 예에서는, 트랜지스터 게이트의 대부분은 N+ 이다. 컷아웃이 형성된 방식에 따라서는, 트랜지스터 게이트에 게이트간 유전체가 잔류하지 않을 수도 있음을 주목해야 한다. 그러나 일부 남아있는 게이트간 유전체(810)가 있는 경우에는 이 유전체(810)의 바로 아래에도 일부 남아있는 금속이 있을 수 있다. 즉, 단계 1702에서의 금속 에칭에 의해서도 잔여 게이트간 유전체(810) 아래의 금속이 모두 제거되지 않을 수 있다.
다른 구현형태에서는, 카운터 도핑 단계 후에(예를 들어, 도 17a의 단계 1704 이후), 금속에서 에칭으로 깎아낸 부분에 폴리실리콘을 충전하지 않고, 에칭으로 깎아낸 트랜지스터가 형성될 금속 부분의 충전을 위해서 금속을 사용한다. 도 17b는 이 구현형태에 따른 메모리 어레이를 형성하기 위한 공정(1720)의 한 구현형태이다. 이 공정(1720)은 공정 1700과 유사하지만, 실리콘을 증착하는 대신에 단계 1726에서 금속을 증착한다. 이 금속은 또한, 메모리셀의 제어 게이트의 최소한 일부분에도 사용할 수 있음을 주목해야 한다. 공정 결과는 도 8f에 도시한 것과 같다. 트랜지스터 게이트의 맨 아래에 N+ 영역(821d)이 있음을 주목해야 한다. 위에서 언급한 바와 같이, 이 N+ 영역(821d)은 플로팅 게이트에 사용되었던 p- 영역을 카운터 도핑하여 형성되었을 수 있다. 그러나, 트랜지스터 게이트의 나머지는 금속일 수 있다.
도 19는 트랜지스터와 비휘발성 저장요소를 형성하는 공정(1800)의 일 구현형태의 흐름도이다. 이 공정(1800)은 공정 1400의 단계 1402와 1404의 일 구현형태이다. 이 공정(1800)에서, 트랜지스터는 게이트 산화물에 인접해서도 게이트 산화물에서 먼쪽에서도 N+ 이다. 이 공정(1800)은 도 8g에 도시된 것과 같은 비휘발성 저장요소와 트랜지스터를 형성하는 데, 그리고 구체적으로 도시하거나 설명하지 않은 다른 것들을 형성하는 데도 사용할 수 있다. 몇 단계는 앞의 공정(1500)과 유사함을 주목해야 한다. 따라서 유사한 참조 번호를 사용하였다.
단계 1504에서 n+ 폴리실리콘 층(또는 제1 반도체 영역)을 형성한 후, 단계 1805에서, n+ 폴리실리콘 위에 에칭 저지층을 형성한다. n+ 폴리실리콘 층과 에칭 저지층은 모두, 메모리셀이 형성되는 영역과 주변 영역 모두에서 형성될 수 있음을 주목해야 한다. 단, 궁극적으로 에칭 저지층은 플로팅 게이트가 형성될 곳에만 필요할 수 있다.
단계 1806에서, N+ 폴리실리콘(또는 제2 반도체 영역)이 에칭 저지층 위에 형성된다. 이 N+ 반도체는 플로팅 게이트가 형성될 영역과 트랜지스터 게이트 가 형성될 영역 모두에서 형성되는 것을 주목해야 한다. 단, 나중에, 플로팅 게이트가 형성될 영역에서는 제거될 것이다. 단계 1806 이후의 결과는 도 20a에 도시되어 있다. 이 도면은 메모리 어레이 영역 및 주변 영역에서의 초기 형성을 보여주는 것으로서, 기판(340), 질화물(1605a, 1605b), N+ 반도체(2004), 에칭 저지층(2005), n+ 반도체(2008)가 층 구조를 이루고 있다.
다음으로, 단계 1508~1518이 수행된다. 단계 1518이 끝나면, STI 트렌치가 형성되고 충전된다. 또한, 단계 1518에서, CMP를 이용하여 STI 산화물을 평탄화할 수 있다. 그 다음, 단계 1813에서, 단계 1508에서 형성한 SiN 하드마스크를 제거할 수 있다. 다음으로, 단계 1815에서, 선택 게이트 트랜지스터가 형성될 영역 위에 마스크를 덮는다(마스킹). 주변부 트랜지스터가 형성될 곳에도 또한 마스킹을 행할 수 있다.
그 다음, 단계 1817에서, 단계 1806에서 증착된 N+ 폴리실리콘을, 플로팅 게이트가 형성될 영역에서 제거한다. 따라서 플로팅 게이트가 형성될 곳에 트렌치가 형성된다. 단계 1805에서, 형성된 에칭 저지층(2005')의 일부가 여전히 그 자리에 잔류할 수 있음을 주목해야 한다. 단계 1819에서, 카운터 도핑을 행하여 플로팅 게이트가 형성되는 영역에서 n+ 반도체를 p- 반도체로 변환한다. 카운터 도핑은 에칭 저지층을 관통해 수행될 수 있음을 주목해야 한다. 도 20b는 플로팅 게이트가 형성될 곳에 있는 트렌치로서, 단계 1819의 결과를 나타낸다. 트랜지스터 게이트가 형성될 곳에 n+ 반도체 영역(2004', 2008')이 모두 아직 남아 있다. 주변부 트랜지스터가 형성될 곳의 n+ 반도체(2008') 위에 마스크(2035)가 도시되어 있다. 단, 원래의 n+ 반도체(2004)는 플로팅 게이트가 형성될 곳에 p- 반도체(2034)로 변환되어 있다. 도 20b에서는 형성할 선택 게이트 트랜지스터를 표시하지는 않지만, 본 공정 처리 중에 n+ 반도체가 제거되는 것을 방지하기 위해 해당 영역 위에 마스크가 존재할 수도 있음을 주목해야 한다. 또한 이 마스크(2035)는 트랜지스터 게이트가 형성될 영역의 위에 있는 n+ 반도체(2008)에 카운터 도핑이 영향을 주는 것을 방지할 수 있음을 주목해야 한다.
단계 1820에서, 트렌치에 금속을 채운다(충전). 단계 1821에서, 트랜지스터용 마스크를 제거할 수 있다. 단계 1822에서, 플로팅 게이트용 금속의 CMP를 수행한다. 이 결과를 도 20c에 나타내었는데, 플로팅 게이트가 형성될 금속 영역(2007)이 도시되어 있다. 그 다음, 단계 1520에서, STI 산화물의 등 부분을 에칭해서 깎아낼 수 있다. 다음, 단계 1524~1542에서 공정이 완료된다. 이 결과는 도 8g에 나타낸 것과 같은데, 도 8g에는 p- 폴리실리콘(804)과 플로팅 게이트(808) 금속 사이에 있는 에칭 저지층(819)가 도시된다. 언급한 바와 같이, 에칭 저지층(819)은 트랜지스터 게이트에서는 필요하지 않을 수 있다. 그러나 에칭 저지층(819)이 N+ 영역(821a)과 n+ 영역(821f) 사이의 트랜지스터 게이트 적층체에서는 있을 수도 있다.
위에서 설명한 구조와 공정의 본 발명의 사상에 포함된 많은 대안들이 있다. 기존의 NAND의 구현형태에서와 같이, 이들 대안은 기존의 NMOS에 비해, 다양한 동작에 있어서의 반대 극성의 바이어스 조건을 갖는 PMOS 장치로부터 메모리셀을 제작하는 것이다. 위의 예에서, 기판은 실리콘으로 만들어진다. 그러나, 당 업계에 공지된 다른 재료, 가령, 갈륨비소(GaAs) 등을 사용할 수도 있다.
여기 개시된 하나의 구현형태에는, 기판 내의 채널 영역, 채널 영역 위의 터널 산화물, 플로팅 게이트, 제어 게이트, 그리고 플로팅 게이트와 제어 게이트 사이의 게이트간 유전체 영역을 포함하는 메모리 어레이가 포함된다. 플로팅 게이트는 P형 반도체로 된 제1영역과 금속으로 된 제2영역을 구비할 수 있다. 제1영역은 채널 영역 위의 터널 산화물과 경계를 이루고 있다.
여기 개시된 하나의 구현형태에는, 기판 위에 있는 다수의 비휘발성 저장요소를 포함하는 메모리 어레이가 포함된다. 각 비휘발성 저장에는 기판 위의 터널 산화물, 플로팅 게이트, 제어 게이트, 그리고 플로팅 게이트와 제어 게이트 사이의 게이트간 유전체 영역이 포함된다. 플로팅 게이트는 P- 반도체로 된 제1영역과 금속으로 된 제2영역을 구비할 수 있다. 플로팅 게이트의 제1영역은 터널 산화물과 경계를 이루고 있다. 플로팅 게이트의 제2영역은 게이트간 유전체와 경계를 이루고 있다.
여기 개시된 하나의 구현형태에는 메모리 어레이를 형성하는 방법이 포함되는데, 이 방법은 다음을 포함할 수 있다. 트랜지스터와 비휘발성 저장요소가 형성된다. 각 트랜지스터는 게이트와 게이트 산화물을 가질 수 있다. 비휘발성 저장요소를 형성하는 것에는, 기판의 채널영역에 터널 산화물을 형성; 터널 산화물 위에 플로팅 게이트를 형성; 제어 게이트를 형성; 그리고 플로팅 게이트의 제2영역과 제어 게이트 사이에 게이트간 유전체를 형성하는 것을 포함할 수 있다. 플로팅 게이트는 P- 반도체로 형성된 제1영역과 금속으로 형성된 제2영역을 구비할 수 있는데, 제1영역은 채널 영역 위의 터널 산화물과 경계를 이룬다.
하나의 구현형태에서, 트랜지스터를 형성하는 것과 비휘발성 저장요소를 형성하는 것에는, 비휘발성 저장요소가 형성될 하나 이상의 제1영역과 트랜지스터가 형성될 하나 이상의 제2영역에 있는 절연체 위에 P- 반도체 영역을 형성하는 것이 포함된다. 상기 하나 이상의 제1영역과 하나 이상의 제2영역에서 P- 반도체 영역 위에 금속 영역이 형성된다. 상기 하나 이상의 제2영역에서 트랜지스터가 형성될 영역을 에칭에 의해 금속의 일부를 제거한다. 트랜지스터 게이트가 형성될 영역에서 P- 반도체 영역에 카운터 도핑을 행하여 각 트랜지스터 게이트에 대해 N+ 반도체 영역을 형성한다. 상기 하나 이상의 제1영역에, 이 하나 이상의 제1영역에 있는 P- 반도체 영역 및 금속 영역으로부터 플로팅 게이트를 형성한다. 이때 상기 절연체는 터널 산화물 역할을 한다. 상기 하나 이상의 제2영역에 트랜지스터 게이트를 형성한다. 이때 각 트랜지스터 게이트는 최소한, N+ 반도체 영역을 포함하고 상기 절연체는 터널 산화물 역할을 한다.
하나의 구현형태에서, 트랜지스터를 형성하는 것과 비휘발성 저장요소를 형성하는 것에는, 비휘발성 저장요소가 형성될 하나 이상의 제1영역 및 트랜지스터가 형성될 하나 이상의 제2영역에 있는 절연체 위에 N+의 반도체 영역을 형성한다. N+ 영역 위에 에칭 저지층을 형성할 수 있다. 상기 하나 이상의 제1영역과 하나 이상의 제2영역에서 n+ 반도체 영역 위에 제2 반도체 영역을 형성한다. 상기 하나 이상의 제1영역에서 플로팅 게이트가 형성될 제2 반도체 영역을 제거하여 개구부를 형성한다. 플로팅 게이트의 하부 부분을 카운터 도핑하여 n+ 반도체를 p- 로 변환한다. 상기 개구부를 금속으로 충전한다. 상기 하나 이상의 제1영역에서 제1 반도체 영역 및 금속으로부터 플로팅 게이트를 형성한다. 상기 하나 이상의 제2영역에, 제2 반도체 영역의 최소한 일부를 포함하는 트랜지스터 게이트를 형성한다.
이상의 상세한 설명은 도시 및 설명의 목적으로 제시한 것으로서, 개시한 그대로의 형식으로 그 구현형태를 제한하거나 한정하기 위한 것이 아니다. 이상의 내용에 근거하여 많은 수정과 변형이 가능하다. 위에서 설명한 구현형태들은 원리와 실용적 적용성을 설명함으로써, 당업자가 다양한 구현형태를, 구체적인 사용시에 적합하게 다양하게 수정하여 활용토록 하는 데 가장 적합한 것으로서 선택된 것이다. 구현형태의 범위는 이하 첨부한 특허청구범위에 의해 정의된다.

Claims (15)

  1. 메모리 어레이로서,
    선택 트랜지스터 및 기판 상에 있는 복수의 비휘발성 저장요소들을 포함하는 NAND 스트링을 포함하며, 상기 복수의 비휘발성 저장요소들 중 하나는,
    상기 기판(340) 내의 채널 영역(807);
    상기 채널 영역 위의 터널 산화물(805a);
    상기 터널 산화물 위에 있는 플로팅 게이트(811) - 상기 플로팅 게이트는 P형 반도체로 형성된 제 1 영역(804)과 금속으로 형성된 제 2 영역(808)을 가지며, 상기 제 1 영역은 상기 채널 영역 위의 상기 터널 산화물과 경계를 이루고 있음 -;
    제어 게이트(812); 및
    상기 플로팅 게이트의 상기 제 2 영역과 상기 제어 게이트 사이의 게이트간(inter-gate) 유전체 영역(810)을 포함하고,
    상기 선택 트랜지스터는 게이트, 상기 기판 내의 채널 및 상기 채널 위의 트랜지스터 게이트 산화물을 포함하며, 상기 선택 트랜지스터의 게이트는 상기 트랜지스터 게이트 산화물과 경계를 이루는 N+ 영역을 갖는 것을 특징으로 하는 메모리 어레이.
  2. 제1항에 있어서,
    상기 제1영역은 P- 인 것을 특징으로 하는 메모리 어레이.
  3. 제1항 또는 제2항에 있어서,
    상기 제 1 영역은, 소거 전압이 상기 제어 게이트에 인가될 때 터널 산화물에 인접한 곳에서 상기 제 1 영역이 역전되게끔 하는 도핑 농도를 갖는 것을 특징으로 하는 메모리 어레이.
  4. 제1항 또는 제2항에 있어서,
    상기 플로팅 게이트는 P-/금속 접합을 갖는 것을 특징으로 하는 메모리 어레이.
  5. 제1항 또는 제2항에 있어서,
    상기 플로팅 게이트는 상부 부분과 하부 부분을 가지며, 상기 제 1 영역은 상기 하부 부분의 실질적으로 모든 부분을 점유하고, 상기 제 2 영역은 상기 상부 부분의 실질적으로 모든 부분을 점유하는 것을 특징으로 하는 메모리 어레이.
  6. 제1항 또는 제2항에 있어서,
    상기 채널 영역은 n- 채널인 것을 특징으로 하는 메모리 어레이.
  7. 삭제
  8. 메모리 어레이 형성 방법으로서,
    선택 트랜지스터 및 비휘발성 저장요소들을 포함하는 NAND 스트링을 형성하는 단계(1404)
    를 포함하며,
    상기 비휘발성 저장요소들을 형성하는 것은,
    기판 내의 채널 영역 위에 터널 산화물을 형성하는 단계(1404a);
    P- 반도체로 형성된 제 1 영역과 금속으로 형성된 제 2 영역을 갖는 플로팅 게이트를 상기 터널 산화물 위에 형성하는 단계(1404b)- 상기 제 1 영역은 상기 채널 영역 위의 상기 터널 산화물과 경계를 이루고 있음;
    제어 게이트를 형성하는 단계(1404d); 및
    상기 플로팅 게이트의 상기 제 2 영역과 상기 제어 게이트 사이에 게이트간 유전체 영역을 형성하는 단계(1404c)
    를 포함하고,
    상기 선택 트랜지스터를 형성하는 것은, 게이트, 상기 기판 내의 채널 및 상기 채널 위의 트랜지스터 게이트 산화물을 형성하는 단계를 포함하며, 트랜지스터의 게이트는 상기 트랜지스터 게이트 산화물과 경계를 이루는 N+ 영역을 갖는 것을 특징으로 하는 메모리 어레이 형성 방법.
  9. 제8항에 있어서,
    상기 선택 트랜지스터 및 상기 비휘발성 저장요소들을 포함하는 상기 NAND 스트링을 형성하는 단계는,
    상기 비휘발성 저장요소들이 형성될 하나 이상의 제 1 영역들과 상기 선택 트랜지스터가 형성될 하나 이상의 제 2 영역들에 있는 절연체 위에 P- 반도체 영역을 형성하는 단계(1452);
    상기 하나 이상의 제 1 영역들과 하나 이상의 제 2 영역들에서 상기 P- 반도체 영역 위에 금속 영역을 형성하는 단계(1454);
    상기 하나 이상의 제 1 영역들에, 상기 P- 반도체 영역 및 상기 하나 이상의 제 1 영역들에 있는 상기 금속 영역으로부터 상기 비휘발성 저장요소들을 위한 플로팅 게이트들을 형성하는 단계(1456) - 상기 절연체는 터널 산화물로서 역할을 함 -; 및
    상기 하나 이상의 제 2 영역들에 상기 선택 트랜지스터의 게이트를 형성하는 단계(1458) - 상기 선택 트랜지스터의 게이트는 적어도 상기 금속 영역 및 상기 P- 반도체 영역을 포함하고, 상기 절연체는 게이트 산화물로서 역할을 함 -
    를 포함하는 것을 특징으로 하는 메모리 어레이 형성 방법.
  10. 제8항에 있어서,
    상기 선택 트랜지스터 및 상기 비휘발성 저장요소들을 포함하는 상기 NAND 스트링을 형성하는 단계는,
    상기 비휘발성 저장요소들이 형성될 하나 이상의 제 1 영역들과 상기 선택 트랜지스터가 형성될 하나 이상의 제 2 영역들에 있는 절연체 위에 P- 반도체 영역을 형성하는 단계(1452);
    상기 하나 이상의 제 1 영역들과 하나 이상의 제 2 영역들의 상기 P- 반도체 영역 위에 금속 영역을 형성하는 단계(1454);
    상기 하나 이상의 제 2 영역들에서 상기 선택 트랜지스터의 게이트가 형성될 곳에서 상기 금속의 일부분들을 에칭하는 단계(1702);
    선택 트랜지스터의 게이트가 형성될 영역에서 상기 P- 반도체 영역을 카운터 도핑하여 상기 선택 트랜지스터의 게이트에 대해 N+ 반도체 영역을 형성하는 단계(1704);
    상기 하나 이상의 제 1 영역들에, 상기 P- 반도체 영역 및 상기 하나 이상의 제 1 영역들에 있는 상기 금속 영역으로부터 플로팅 게이트들을 형성하는 단계(1456), 상기 절연체는 터널 산화물로서 역할을 하며; 및
    상기 하나 이상의 제 2 영역들에 상기 선택 트랜지스터의 게이트를 형성하는 단계(1458) - 상기 선택 트랜지스터의 게이트는 각각의 N+ 반도체 영역을 적어도 포함하고, 상기 절연체는 게이트 산화물로서 역할을 함 -
    를 포함하는 것을 특징으로 하는 메모리 어레이 형성 방법.
  11. 제10항에 있어서,
    상기 하나 이상의 제 2 영역들에서 상기 선택 트랜지스터의 게이트가 형성될 곳의 상기 금속의 에칭된 일부분들 내에 그리고 상기 하나 이상의 제 1 영역의 상기 금속 위에 폴리실리콘을 형성하는 단계(1706) - 상기 선택 트랜지스터의 게이트는 상기 폴리실리콘의 일부분 및 상기 N+ 반도체 영역들 중 하나로부터 형성됨 - 를 더 포함하는 것을 특징으로 하는 메모리 어레이 형성 방법.
  12. 제11항에 있어서,
    상기 폴리실리콘으로부터 비휘발성 저장요소의 제어 게이트들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 어레이 형성 방법.
  13. 제11항에 있어서,
    상기 하나 이상의 제 2 영역들에서 상기 선택 트랜지스터의 게이트가 형성될 곳의 상기 금속의 에칭된 일부분들 내에 그리고 상기 하나 이상의 제 1 영역들의 상기 금속 위에 금속을 형성하는 단계(1726) - 상기 선택 트랜지스터의 게이트는 상기 금속 및 상기 N+ 반도체 영역으로 형성됨 - 를 더 포함하는 것을 특징으로 하는 메모리 어레이 형성 방법.
  14. 제8항에 있어서,
    상기 선택 트랜지스터 및 상기 비휘발성 저장요소들을 포함하는 상기 NAND 스트링을 형성하는 단계는,
    상기 비휘발성 저장요소들이 형성될 하나 이상의 제 1 영역들과 상기 상기 선택 트랜지스터가 형성될 하나 이상의 제 2 영역들에 있는 절연체 위에 제 1 반도체 영역을 형성하는 단계(1504) - 상기 제 1 반도체 영역은 n+ 임 -;
    상기 하나 이상의 제 1 영역들과 하나 이상의 제 2 영역들의 상기 제 1 반도체 영역 위에 제 2 반도체 영역을 형성하는 단계(1806);
    상기 하나 이상의 제 1 영역들에서 플로팅 게이트들이 형성될 곳에서 상기 제 2 반도체 영역을 제거하여 개구부들을 형성하는 단계(1817);
    플로팅 게이트들이 형성될 영역들에서 상기 제 1 반도체 영역을 카운터 도핑하여 상기 제 1 반도체 영역을 플로팅 게이트들이 형성될 p- 로 변환시키는 단계;
    상기 개구부들을 금속으로 충전하는 단계(1820);
    상기 제 1 반도체 영역 및 상기 금속으로부터 상기 플로팅 게이트들을 상기 하나 이상의 제 1 영역에 형성하는 단계(1536); 및
    선택 트랜지스터의 게이트를 상기 하나 이상의 제 2 영역들에 형성하는 단계(1536) - 상기 선택 트랜지스터의 게이트는 상기 제 2 반도체 영역의 적어도 일부분들을 포함함 -
    를 포함하는 것을 특징으로 하는 메모리 어레이 형성 방법.
  15. 제14항에 있어서,
    상기 하나 이상의 제 1 영역들과 상기 하나 이상의 제 2 영역들에서 상기 제 1 반도체 영역과 상기 제 2 반도체 영역 사이에 에칭 저지층을 형성하는 단계(1805)를 더 포함하는 것을 특징으로 하는 메모리 어레이 형성 방법.
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