JP2014183293A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP2014183293A
JP2014183293A JP2013058557A JP2013058557A JP2014183293A JP 2014183293 A JP2014183293 A JP 2014183293A JP 2013058557 A JP2013058557 A JP 2013058557A JP 2013058557 A JP2013058557 A JP 2013058557A JP 2014183293 A JP2014183293 A JP 2014183293A
Authority
JP
Japan
Prior art keywords
polycrystalline silicon
film
insulating film
silicon film
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013058557A
Other languages
English (en)
Inventor
Hidehito Takekida
秀人 武木田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2013058557A priority Critical patent/JP2014183293A/ja
Priority to US14/010,686 priority patent/US20140284682A1/en
Publication of JP2014183293A publication Critical patent/JP2014183293A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor

Abstract

【課題】浮遊ゲート電極や制御ゲート電極の多結晶シリコンに導入する不純物や導電型を変更しても、周辺回路等の再設計が必要がなく、コスト上昇を回避した不揮発性半導体記憶装置を提供し、単位面積当たりの容量値が大きな容量素子を提供する。
【解決手段】実施形態は、ｐ型の半導体基板とゲート絶縁膜を介して形成されたメモリセルトランジスタ及び周辺回路トランジスタを備える。メモリセルトランジスタは、ｐ型の第１多結晶シリコン膜を有する浮遊ゲート電極と、電極間絶縁膜と、ｐ型の第２多結晶シリコン膜を有する制御ゲート電極とを積層したメモリゲート電極を備える。周辺回路トランジスタは、ｎ型の第３多結晶シリコン膜を有する下部電極と、電極間絶縁膜と、電極間絶縁膜に設けた開口を介して第２多結晶シリコン膜と第３多結晶シリコン膜とが接触するようにして設けた上部電極とを積層したゲート電極を備える。
【選択図】図５

Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。
ＮＡＮＤ型フラッシュメモリのような不揮発性半導体記憶装置において、メモリセルトランジスタのゲート電極は、浮遊ゲート電極と制御ゲート電極とが電極間絶縁膜を介して積層して形成されている。浮遊ゲート電極及び制御ゲート電極には不純物が導入された多結晶シリコンを使用している。また、周辺回路の回路素子（トランジスタ、抵抗性素子、容量性素子など）は、メモリセル領域と一括して形成する関係上、例えば周辺回路トランジスタのゲート電極や容量性素子の容量電極は、メモリセルトランジスタの膜構成を利用して形成される場合が多い。しかし、メモリセルトランジスタに合わせて浮遊ゲート電極と制御ゲート電極の導電型の組み合わせを決めると、周辺トランジスタ、または、容量性素子の特性に影響を与える場合がある。
特開２００５―２３５９８７号公報
メモリセルトランジスタの浮遊ゲートに依存しない回路素子を有する不揮発性半導体記憶装置を提供することである。
本実施形態の不揮発性半導体記憶装置は、ｐ型の半導体基板と、半導体基板にゲート絶縁膜を介して形成されたメモリセルトランジスタ及び周辺回路トランジスタを備える。メモリセルトランジスタは、ｐ型の第１多結晶シリコン膜を有する浮遊ゲート電極と、電極間絶縁膜と、ｐ型の第２多結晶シリコン膜を有する制御ゲート電極とを積層したメモリゲート電極を備える。周辺回路トランジスタは、ｎ型の第３多結晶シリコン膜を有する下部電極と、電極間絶縁膜と、第２多結晶シリコン膜を電極間絶縁膜の開口を介して第３多結晶シリコン膜に接触するように設けた上部電極とを積層したゲート電極を備える。
実施形態におけるＮＡＮＤ型フラッシュメモリ装置の電気的構成をブロック図により概略的に示す図の一例である。 メモリセル領域の一部のレイアウトパターンを模式的に示す平面図の一例である。 図２中ＡＡ線に沿う部分の断面構造を簡略的に示す図の一例である。 図４（ａ）は周辺回路領域ＰＡの周辺回路トランジスタＰＴの平面レイアウトを模式的に示す図の一例、図４（ｂ）は容量性素子Ｃの平面レイアウトを模式的に示す図の一例、図４（ｃ）は図４（ｂ）に示した容量性素子Ｃの等価回路を示す図の一例である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の構造及び製造工程を模式的に示す図の一例である（図５（ａ）は、図２のＢＢ線に沿う部分の断面構造を模式的に示す図の一例、図５（ｂ）は、図２のＣＣ線に沿う部分の断面構造を模式的に示す図の一例、図５（ｃ）及び（ｄ）は、図４（ａ）のＤＤ線に沿う部分の断面構造を模式的に示す図の一例であり、図５（ｃ）はｎチャネル型トランジスタＴｒｎの断面構造を、図５（ｄ）はｐチャネル型トランジスタＴｒｐの断面構造を示す図の一例である。図５（ｅ）は、図４（ｂ）のＥＥ線に沿う部分の断面構造を示す図の一例である。図６〜図２２における各図（ａ）〜（ｅ）について同じ。）。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その１）である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その２）である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その３）である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その４）である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その５）である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その６）である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その７）である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その８）である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その９）である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その１０）である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その１１）である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の構造及び製造工程を模式的に示す図の一例である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その１）である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その２）である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その３）である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その４）である。 第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の構造及び製造工程を模式的に示す図の一例である。 実施形態及び比較例における容量性素子のエネルギーバンド図を模式的に示す図の一例である。 第２の実施形態の周辺回路トランジスタの平面レイアウトの一例である。
（第１の実施形態）
以下、第１の実施形態について、不揮発性半導体記憶装置としてＮＡＮＤ型のフラッシュメモリ装置に適用したものを図１〜図１６及び図２３を参照して説明する。尚、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。
図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成を概略的に示すブロック図の一例である。図１に示すように、ＮＡＮＤ型フラッシュメモリ装置１は、多数のメモリセルをマトリクス状に配設したメモリセルアレイＡｒと、メモリセルアレイＡｒの各メモリセルの読出／書込／消去を行う周辺回路ＰＣとを有すると共に、図示しない入出力インタフェース回路等を備えている。
メモリセル領域Ｍ内のメモリセルアレイＡｒには、ユニットメモリセルＵＣが複数配設されている。ユニットメモリセルＵＣには、ビット線ＢＬ０〜ＢＬｎ−１との接続側に選択ゲートトランジスタＳＴＤが、ソース線ＳＬ側に選択ゲートトランジスタＳＴＳが設けられている。これら選択ゲートトランジスタＳＴＤ−ＳＴＳ間に２のｋ乗個（例えば３２（＝ｍ）個）のメモリセルトランジスタＭＴ０〜ＭＴｍ−１が直列接続されている。
複数のユニットメモリセルＵＣはメモリセルブロックを構成し、複数のメモリセルブロックはメモリセルアレイＡｒを構成する。すなわち、１つのブロックは、ユニットメモリセルＵＣを行方向（図１中左右方向）にｎ列並列に配列したものである。メモリセルアレイＡｒは、ブロックを列方向（図１中上下方向）に複数配列したものである。尚、説明を簡略化するため図１には１つのブロックを示している。
制御線ＳＧＤは、選択ゲートトランジスタＳＴＤのゲートに接続される。ワード線ＷＬｍ−１は、ビット線ＢＬ０〜ＢＬｎ−１に接続されるｍ番目のメモリセルトランジスタＭＴｍ−１の制御ゲートに接続される。ワード線ＷＬ２は、ビット線ＢＬ０〜ＢＬｎ−１に接続される３番目のメモリセルトランジスタＭＴ２の制御ゲートに接続される。ワード線ＷＬ１は、ビット線ＢＬ０〜ＢＬｎ−１に接続される２番目のメモリセルトランジスタＭＴ１の制御ゲートに接続される。ワード線ＷＬ０は、ビット線ＢＬ０〜ＢＬｎ−１に接続される１番目のメモリセルトランジスタＭＴ０の制御ゲートに接続される。制御線ＳＧＳは、ソース線ＳＬに接続される選択ゲートトランジスタＳＴＳのゲートに接続される。制御線ＳＧＤ、ワード線ＷＬ０〜ＷＬｍ−１、制御線ＳＧＳ及びソース線ＳＬは、ビット線ＢＬ０〜ＢＬｎ−１とそれぞれ交差する。
周辺回路領域ＰＡはメモリセル領域Ｍの周辺に設けられており、周辺回路ＰＣは周辺回路領域ＰＡに形成されている。この周辺回路ＰＣは、アドレスデコーダＡＤＣ、センスアンプＳＡ、チャージポンプ回路を有する昇圧回路ＢＳ、転送トランジスタ部ＷＴＢ等を具備している。アドレスデコーダＡＤＣは、昇圧回路ＢＳを介して転送トランジスタ部ＷＴＢに電気的に接続されている。周辺回路ＰＣには、ここでは図示はしていないが回路素子として容量性素子Ｃが含まれている。
アドレスデコーダＡＤＣは、外部からアドレス信号が与えられることに応じて１つのブロックを選択する。昇圧回路ＢＳは、アドレスデコーダＡＤＣの外部から駆動電圧ＶＲＤＥＣが供給されるようになっており、ブロックＢの選択信号が与えられると駆動電圧ＶＲＤＥＣを昇圧して転送ゲート線ＴＧを介して各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ０〜ＷＴｍ−１に所定電圧を供給する。
転送トランジスタ部ＷＴＢは、選択ゲートトランジスタＳＴＤに対応して設けられた転送ゲートトランジスタＷＴＧＤ、選択ゲートトランジスタＳＴＳに対応して設けられた転送ゲートトランジスタＷＴＧＳ、各メモリセルトランジスタＭＴ０〜ＭＴｍ−１に対応してそれぞれ設けられたワード線転送ゲートトランジスタＷＴ０〜ＷＴｍ−１等を備えている。転送トランジスタ部ＷＴＢは、各ブロックに設けられる。
転送ゲートトランジスタＷＴＧＤは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＤＲ１に接続されており、他方が選択ゲートトランジスタＳＴＤを制御する制御線ＳＧＤに接続されている。転送ゲートトランジスタＷＴＧＳは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＤＲ２に接続されており、他方が選択ゲートトランジスタＳＴＳを制御する制御線ＳＧＳに接続されている。また、転送ゲートトランジスタＷＴ０〜ＷＴｍ−１は、ドレイン／ソースのうち一方がワード線駆動信号線ＷＤＬ０〜ＷＤＬｍ−１にそれぞれ接続されており、他方がメモリセルアレイＡｒ（メモリセル領域Ｍ）内に設けられるワード線ＷＬ０〜ＷＬｍ−１にそれぞれ接続されている。
行方向に配列された複数のユニットメモリセルＵＣの選択ゲートトランジスタＳＴＤは、そのゲート電極が制御線ＳＧＤによって電気的に接続されている。同じく行方向に配列された複数のユニットメモリセルＵＣの選択ゲートトランジスタＳＴＳは、そのゲート電極が制御線ＳＧＳによって電気的に接続されている。選択ゲートトランジスタＳＴＳのソースは、ソース線ＳＬに共通接続されている。
行方向に配列された複数のユニットメモリセルＵＣのメモリセルトランジスタＭＴ０〜ＭＴｍ−１は、それぞれ、そのゲート電極がワード線ＷＬ０〜ＷＬｍ−１によって電気的に接続されている。
各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ０〜ＷＴｍ−１は、ゲート電極が転送ゲート線ＴＧによって互いに共通接続されており、昇圧回路ＢＳの昇圧電圧供給端子に接続されている。センスアンプＳＡは、ビット線ＢＬ０〜ＢＬｎ−１に接続されており、データの読出時に当該データを一時的に保存するラッチ回路に接続されている。なお、図５以降では、周辺回路領域ＰＡに形成される周辺回路トランジスタの代表例として、ｎチャネル型トランジスタをＴｒｎ、ｐチャネル型トランジスタをＴｒｐと称して用いる。
図２は、メモリセル領域Ｍの一部のレイアウトパターンを模式的に示した平面図の一例である。なお、以下、個々のビット線ＢＬ０〜ＢＬｎ−１をビット線ＢＬと、ワード線ＷＬ０〜ＷＬｍ−１をワード線ＷＬと、メモリセルトランジスタＭＴ０〜ＭＴｍ−１をメモリセルトランジスタＭＴと称する。
図２において、ソース線ＳＬ、制御線ＳＧＳ、ワード線ＷＬ、及び制御線ＳＧＤが、Ｙ方向（図において上下方向。図１における列方向。）に互いに離間されＸ方向（図において左右方向。図１における行方向。）に延伸して並列配置される。ビット線ＢＬがＸ方向に互いに所定の間隔で離間されＹ方向に延伸して並列配置される。
このビット線ＢＬの下方の、シリコン基板２のメモリセル領域には、トレンチ内に絶縁膜を埋め込むＳＴＩ（shallow trench isolation）構造の素子分離領域Ｓｂが図中Ｙ方向に沿って延伸して形成されている。この素子分離領域Ｓｂは、図中Ｘ方向に所定間隔で複数形成される。これにより、素子領域ＳａがＹ方向に沿って延伸形成されることになり、シリコン基板２の表層部に複数の素子領域ＳａがＸ方向に分離して形成される。すなわち、素子領域Ｓａ間には素子分離領域Ｓｂが設けられており、半導体基板は素子分離領域Ｓｂによって複数の素子領域Ｓａに分離されている。
ワード線ＷＬは、素子領域Ｓａと直交する方向（図２中Ｘ方向）に沿って延伸形成されている。ワード線ＷＬは、図中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと素子領域Ｓａの交点部分にはメモリセルトランジスタＭＴが配置されている。同様に、制御線ＳＧＳ、ＳＧＤと素子領域Ｓａの交点部分には選択ゲートトランジスタＳＴＳ、ＳＴＤが配置されている。
Ｙ方向に隣接した複数のメモリセルトランジスタＭＴはＮＡＮＤ列（メモリセルストリング）の一部となる。選択ゲートトランジスタＳＴＳ、ＳＴＤは、ＮＡＮＤ列の端部のメモリセルトランジスタＭＴのＹ方向両外側に隣接して設けられる。ソース線ＳＬ側の選択ゲートトランジスタＳＴＳはＸ方向に複数設けられており、複数の選択ゲートトランジスタＳＴＳのゲート電極は制御線ＳＧＳにより電気的に接続されている。選択ゲートトランジスタＳＴＳのゲート電極ＳＧは制御線ＳＧＳと素子領域Ｓａが交差する部分に形成されている。ソース線コンタクトＳＬＣは、ソース線ＳＬとビット線ＢＬの交差部分に設けられる。
選択ゲートトランジスタＳＴＤは、図中Ｘ方向に複数設けられており、選択ゲートトランジスタＳＴＤのゲート電極ＳＧは制御線ＳＧＤによって電気的に接続されている。選択ゲートトランジスタＳＴＤは制御線ＳＧＤと素子領域Ｓａが交差する部分に形成されている。ビット線コンタクトＢＬＣは、隣接する選択ゲートトランジスタＳＴＤ間の、それぞれの素子領域Ｓａ上に形成されている。
図３は、図２中ＡＡ線に沿う部分の断面構造を簡略的に示した図の一例である。図３において、シリコン基板２の上面にゲート絶縁膜３を介して、メモリセルトランジスタＭＴのゲート電極ＭＧ、及び選択ゲートトランジスタＳＴＳ及びＳＴＤのゲート電極ＳＧが形成されている。メモリセルトランジスタＭＴは、ゲート絶縁膜３上に形成されたゲート電極ＭＧとソース／ドレイン領域２ａとを含む構成である。メモリセルトランジスタＭＴは図における左右方向に複数隣接して形成されている。これらメモリセルトランジスタＭＴの端部のものに隣接して一対の選択ゲートトランジスタＳＴＳが一端側に形成され、一対の選択ゲートトランジスタＳＴＤが他端側に形成されている。
メモリセルトランジスタＭＴのゲート電極ＭＧは、ゲート絶縁膜３上に形成されており、電荷を蓄積するための浮遊ゲート電極４、電極間絶縁膜５、制御ゲート電極６を備えている。
ゲート電極ＭＧ−ＭＧ間、ＳＧ−ＭＧ間に位置するシリコン基板２の表層にはソース／ドレイン領域２ａが設けられている。また、ゲート電極ＳＧ−ＳＧ間に位置するシリコン基板２の表層には高濃度に不純物が導入されたソース／ドレイン領域２ｂが設けられている。
選択ゲートトランジスタＳＴＤ及びＳＴＳのゲート電極ＳＧは、図３では簡略的に示しているが、メモリセルトランジスタＭＴのゲート電極ＭＧとほぼ同様の構造であり、ゲート絶縁膜３上に、浮遊ゲート電極４に相当する膜、電極間絶縁膜５、制御ゲート電極６に相当する膜が積層されている。ゲート電極ＳＧにおいては、電極間絶縁膜５の中央部には開口部２５（図５（ｃ）（ｄ）参照）を形成することで浮遊ゲート電極４に相当する膜と制御ゲート電極６に相当する膜とが電気的に導通した状態とされ、これにより浮遊ゲート電極を持たない通常のトランジスタのゲート電極として機能する。
上記構成の各ゲート電極ＭＧ、ＳＧの上部には層間絶縁膜７が設けられている。図３には詳しく図示していないが、ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間には層間絶縁膜７を埋め込まないでエアギャップ（空隙部）ＡＧを設けて絶縁するエアギャップ構造（図５（ａ）参照）を有することができる。
ソース線コンタクトＳＬＣは、層間絶縁膜７を貫通して、選択ゲートトランジスタＳＴＳのゲート電極ＳＧ−ＳＧ間のシリコン基板２のソース／ドレイン領域２ｂに接触するように設けられている。また、ビット線コンタクトＢＬＣは、層間絶縁膜７を貫通して、選択ゲートトランジスタＳＴＤのゲート電極ＳＧ−ＳＧ間のシリコン基板２のソース／ドレイン領域２ｂに接触するように設けられている。層間絶縁膜７にはソース線ＳＬとビット線ＢＬが設けられており、それぞれソース線コンタクトＳＬＣ及びビット線コンタクトＢＬＣと接続している。ソース線ＳＬとビット線ＢＬとは、相互に直交する方向に延伸して形成されている。以上が、第１の実施形態が適用されるＮＡＮＤ型フラッシュメモリ装置の基本的な構成である。
次に、図４〜図１６を参照して、本実施形態の周辺回路素子の具体的な構成について説明する。
図４（ａ）は周辺回路トランジスタＰＴの平面レイアウトを模式的に示した図の一例、図４（ｂ）は容量性素子Ｃの平面レイアウトを模式的に示した図の一例、図４（ｃ）は図４（ｂ）に示した容量性素子Ｃの等価回路図の一例である。図４（ａ）〜（ｃ）についての説明は後述する。
図５（ａ）は、図２のＢＢ線に沿う部分の断面構造を模式的に示した図の一例であり、メモリセルトランジスタから選択ゲートトランジスタＳＴＤ及びビット線コンタクトＢＬＣまでに至る部分の断面構造を示している。図５（ｂ）は、図２のＣＣ線に沿う部分の断面構造を模式的に示した図の一例であり、メモリセルのワード線に沿う方向での断面構造を示している。図５（ｃ）及び（ｄ）は、図４（ａ）のＤＤ線に沿う部分の断面構造を模式的に示した図の一例であり、周辺回路トランジスタＰＴのゲート長方向の断面構造を示している。
ここで、図５（ｃ）はｎチャネル型トランジスタＴｒｎの断面構造を示した図の一例であり、図５（ｄ）はｐチャネル型トランジスタＴｒｐの断面構造を示した図の一例である。図５（ｅ）は、図４（ｂ）のＥＥ線に沿う部分の断面構造を示した図の一例であり、容量性素子Ｃの断面構造の一例を示している。
次に、図５（ａ）及び（ｂ）を参照して、メモリセル領域のメモリセルトランジスタＭＴからビット線側の選択ゲートトランジスタＳＴＤ及びそのコンタクト領域に至る領域の構成について詳細に説明する。なお、ソース線側の選択ゲートトランジスタＳＴＳの構造も以下に説明するビット線側の選択ゲートトランジスタＳＴＤと略同じである。
図５（ａ）において、シリコン基板２は、素子領域Ｓａに相当している。シリコン基板２上にメモリセルトランジスタＭＴのゲート電極ＭＧ及び選択ゲートトランジスタＳＴＤのゲート電極ＳＧが設けられている。シリコン基板２としてはｐ型のシリコン基板を用いている。メモリセルトランジスタＭＴのゲート電極ＭＧは、ゲート絶縁膜３上に、浮遊ゲート電極４、電極間絶縁膜５、制御ゲート電極６を順に積層して形成されている。
ゲート絶縁膜３は例えばシリコン酸化膜により形成されている。浮遊ゲート電極４は例えば不純物が導入された第１多結晶シリコン膜１２により形成されている。第１多結晶シリコン膜１２には不純物として例えばボロンが導入されており、その導電型はｐ型となっている。なお、以下の説明において、シリコン若しくは多結晶シリコンについて、単にｐ型、ｎ型という場合は、その導電型がｐ型、ｎ型であることを意味するものとする。
電極間絶縁膜５は、例えばＯＮＯ（oxide-nitride-oxide）膜やＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜あるいは高誘電率を有する絶縁膜等により形成されている。制御ゲート電極６は、不純物がドープされた第２多結晶シリコン膜１３及び第３多結晶シリコン膜１４とタングステン等により形成された金属膜１５を含む積層膜により形成されている。第２多結晶シリコン膜１３、第３多結晶シリコン膜１４には、不純物として例えばボロンが導入されており、ｐ型となっている。浮遊ゲート電極４と制御ゲート電極６は電極間絶縁膜５により相互に絶縁されている。
メモリセルトランジスタＭＴは、ゲート電極ＭＧとその両側のシリコン基板２に形成されたソース／ドレイン領域２ａにより構成されている。メモリセルトランジスタＭＴは複数隣接して形成され、隣接するソース／ドレイン領域２ａを共有するようにして形成されている。最端に位置するメモリセルトランジスタＭＴに隣接して選択ゲートトランジスタＳＴＤが設けられている。
選択ゲートトランジスタＳＴＤのゲート電極ＳＧは、メモリセルトランジスタＭＴのゲート電極ＭＧとほぼ同様の膜構造であり、ゲート絶縁膜３上に、第１多結晶シリコン膜１２、電極間絶縁膜５、第２多結晶シリコン膜１３、第３多結晶シリコン膜１４及び金属膜１５が積層された構造である。第１多結晶シリコン膜１２はゲート電極ＭＧでは浮遊ゲート電極４に相当する膜（以下、下部電極膜と称する）であり、第２多結晶シリコン膜１３、第３多結晶シリコン膜１４及び金属膜１５はゲート電極ＭＧでは制御ゲート電極６に相当する膜（以下、上部電極膜と称する）である。
第１多結晶シリコン膜１２、第２多結晶シリコン膜１３、第３多結晶シリコン膜１４には、上述のように不純物として例えばボロンが導入されており、ｐ型となっている。上部電極膜と下部電極膜とは、電極間絶縁膜５に設けられた開口部２５部分で接続しており、電気的に導通した状態とされている。これにより選択ゲートトランジスタＳＴＤは、通常のトランジスタとして機能する。金属膜１５の上部にはシリコン窒化膜１６が形成されている。
ゲート電極ＭＧ−ＭＧ間、及びゲート電極ＭＧ−ＳＧ間に位置するシリコン基板２の表層にはソース／ドレイン領域２ａが設けられている。ソース／ドレイン領域２ａには不純物として例えばリンが導入されている。ゲート電極ＳＧの他方の側面に隣接するシリコン基板２の表層にはＬＤＤ（lightly doped drain）構造のドレイン領域に対応する低濃度ソース／ドレイン領域２ｃが設けられている。ソース／ドレイン領域２ａ及び低濃度ソース／ドレイン領域２ｃは、シリコン基板２の表層に不純物を導入して形成することができる。また、ゲート電極ＳＧの側面に設けられたスペーサ１８ａに隣接する位置のシリコン基板２の表層には高濃度で不純物が導入された高濃度ソース／ドレイン領域２ｄが形成されている。低濃度ソース／ドレイン領域２ｃと高濃度ソース／ドレイン領域２ｄによりＬＤＤ構造が形成されている。
ゲート電極ＭＧ−ＭＧ間、ゲート電極ＳＧ−ＭＧ間にはエアギャップＡＧが設けられている。ゲート電極ＭＧ、ゲート電極ＳＧ、及びエアギャップＡＧ上には、エアギャップＡＧ上部に蓋をするように形成された第１絶縁膜１７が設けられている。第１絶縁膜１７は例えばシリコン酸化膜によって形成されている。ゲート電極ＳＧのエアギャップＡＧが形成されていない側の側壁には、スペーサ１８ａが形成されている。スペーサ１８ａは例えばシリコン酸化膜を用いて形成されている。
第１絶縁膜１７上には、第２絶縁膜１９及び第３絶縁膜２０が、第１絶縁膜１７上を覆うように形成されている。第３絶縁膜２０上には層間絶縁膜７が、ゲート電極ＳＧ−ＳＧ間の凹部を埋めると共に、ゲート電極ＭＧ、ＳＧの上面を覆うように形成されている。コンタクトプラグ２１ａは、層間絶縁膜７を上部から下部に貫通し、さらに第３絶縁膜２０、第２絶縁膜１９を貫通して、ゲート電極ＳＧに隣接する領域のシリコン基板２に達するように形成されている。
図５（ｂ）は前述の図５（ａ）に対して直角方向の断面である。図５（ｂ）において、素子領域Ｓａは素子分離領域Ｓｂにより図において左右方向（図２のＸ方向）に分離されている。素子領域Ｓａ上には、ゲート絶縁膜３が設けられており、その上に浮遊ゲート電極４が設けられている。浮遊ゲート電極４は不純物としてボロンが導入されたｐ型の第１多結晶シリコン膜１２により形成されている。
素子分離領域Ｓｂには素子分離絶縁膜２２が充填形成されており、その上面が浮遊ゲート電極４のおよそ中ほどに達している。電極間絶縁膜５が、浮遊ゲート電極４と素子分離絶縁膜２２の表面を覆うように設けられており、その上には、第２多結晶シリコン膜１３、第３多結晶シリコン膜１４及び金属膜１５により形成された制御ゲート電極６が設けられている。金属膜１５の上部にはシリコン窒化膜１６が形成されている。
上述のように、メモリセルトランジスタＭＴは、ｐ型のシリコン基板２上に、ゲート絶縁膜３を介して形成された浮遊ゲート電極４がｐ型の多結晶シリコンで形成されており、ソース／ドレイン領域２ａはｎ型の不純物領域となっている。従って、メモリセルトランジスタＭＴは、いわゆるｐゲート−ｎチャンネル型トランジスタとなるため、埋め込みチャネル型のｎチャネルＭＩＳＦＥＴとなる。
選択ゲートトランジスタＳＴＤは、ｐ型のシリコン基板２上に、ゲート絶縁膜３を介して形成された下部電極膜がｐ型の多結晶シリコンで形成されており、ソース／ドレイン領域２ｃ、２ｄはｎ型の不純物領域となっている。従って、選択ゲートトランジスタＳＴＤは、いわゆるｐゲート−ｎチャンネル型トランジスタとなるため、埋め込みチャネル型のｎチャネルＭＩＳＦＥＴとなる。
次に図４（ａ）、図５（ｃ）及び（ｄ）を参照して、周辺回路トランジスタＰＴの構成について説明する。
図４（ａ）は周辺回路トランジスタＰＴの平面レイアウトを説明するための図の一例であり、図５（ｃ）及び（ｄ）で後述するｎチャネル型トランジスタＴｒｎ及びｐチャネル型トランジスタＴｒｐに共通する態様を示している。ｎチャネルトランジスタとｐチャネルトランジスタの平面レイアウトはほぼ同じであるため、図４（ａ）でそれぞれの平面レイアウトを表している。図４（ａ）を参照すると、シリコン基板２には、矩形状の素子領域Ｓａを残すように素子分離領域Ｓｂが形成されている。素子領域Ｓａには、これを横切るように孤立したゲート電極ＰＧが形成され、その両側に位置するシリコン基板２に不純物を拡散して形成したソース／ドレイン領域ＰＤが設けられている。
次に図５（ｃ）及び（ｄ）を参照して、周辺回路トランジスタＰＴの断面構造について説明する。ｎチャネル型トランジスタＴｒｎは図５（ｃ）に示されており、ｐチャネル型トランジスタＴｒｐは図５（ｄ）に示されている。
図５（ｃ）及び（ｄ）において、ゲート絶縁膜３はシリコン基板２の上面に設けられている。ゲート絶縁膜３の膜厚は、適用されるトランジスタの耐圧によって異なり、耐圧が高い場合は厚い膜厚で形成されている。ゲート絶縁膜３上にゲート電極ＰＧが設けられている。ゲート電極ＰＧは、第４多結晶シリコン膜２３を有する下部電極膜と、電極間絶縁膜５と、第２多結晶シリコン膜１３、第３多結晶シリコン膜１４及び金属膜１５を有する上部電極膜とにより形成されている。金属膜１５の上にはシリコン窒化膜１６が積層されている。シリコン窒化膜１６の上には、第１絶縁膜１７が形成されている。
ゲート電極ＰＧにおいては、電極間絶縁膜５の中央部に開口部２５が設けられ、この部分で、下部導電層と上部電極層とが接触して電気的に導通した状態となる。第４多結晶シリコン膜２３は、不純物として例えばリン若しくはヒ素が導入されたｎ型の多結晶シリコンである。第２多結晶シリコン膜１３及び第３多結晶シリコン膜１４は、図５（ａ）及び（ｂ）において説明した第２多結晶シリコン膜１３及び第３多結晶シリコン膜１４と同じ多結晶シリコン膜であり、不純物として例えばボロンが導入されたｐ型の多結晶シリコンである。
スペーサ１８ａは、ゲート電極ＰＧの両側壁に形成されている。第２絶縁膜１９及び第３絶縁膜２０は、ゲート電極ＰＧの上面、側面のスペーサ１８ａの表面、ゲート電極ＰＧの両脇のシリコン基板２の表面のゲート絶縁膜３を覆うように設けられている。ゲート電極ＰＧの両脇のシリコン基板２には、低濃度ソース／ドレイン領域２ｃと高濃度ソース／ドレイン領域２ｄが設けられており、これらによりＬＤＤ構造が形成されている。
層間絶縁膜７は、第３絶縁膜２０を覆うように形成されている。コンタクトプラグ２１ａは、層間絶縁膜７、第３絶縁膜２０及び第２絶縁膜１９を上面から貫通して、高濃度ソース／ドレイン領域２ｄ上に達するように形成されている。コンタクトプラグ２１ｂは、層間絶縁膜７、第３絶縁膜２０、第２絶縁膜１９、第１絶縁膜１７及びシリコン窒化膜１６を上面から貫通して、金属膜１５上に達するように形成されている。
ここで、図５（ｃ）に示すｎチャネル型トランジスタＴｒｎでは、低濃度ソース／ドレイン領域２ｃには例えばリンが、高濃度ソース／ドレイン領域２ｄには例えばヒ素が導入されており、ｎ型の不純物拡散領域となっている。また、シリコン基板２はｐ型のシリコン基板を用いているため、このｐ型のシリコン基板２上にｎチャネル型トランジスタＴｒｎを形成しても良いし、ｐ型のシリコン基板２にさらにｐウェル領域を設けて、このｐウェル領域にｎチャネル型トランジスタＴｒｎを形成しても良い。
一方、図５（ｄ）に示すｐチャネル型トランジスタＴｒｐでは、低濃度ソース／ドレイン領域２ｃ及び高濃度ソース／ドレイン領域２ｄに濃度を変えてボロンが導入されており、ｐ型の不純物拡散領域となっている。また、シリコン基板２にｎウェル領域２ｅを形成し、このｎウェル領域２ｅにｐチャネル型トランジスタＴｒｐが形成されている。
上記ｎチャネル型トランジスタＴｒｎは、ｐ型のシリコン基板２若しくはｐウェル上に形成されており、シリコン基板２に対向するゲート電極がｎ型の第４多結晶シリコン膜２３である。従って、ｎチャネル型トランジスタＴｒｎは、いわゆるｎゲート−ｎチャンネル型トランジスタとなるため、表面チャネル型のＭＩＳＦＥＴとなる。一方、上記ｐチャネル型トランジスタＴｒｐは、シリコン基板２に形成されたｎウェル領域２ｅ上に形成されており、シリコン基板２に対向するゲート電極がｎ型の第４多結晶シリコン膜２３である。従って、ｐチャネル型トランジスタＴｒｐは、いわゆるｎゲート−ｐチャンネル型トランジスタとなるため、埋め込みチャネル型のＭＩＳＦＥＴとなる。
ここで、ｎ型の第４多結晶シリコン膜２３と、ｐ型の第２多結晶シリコン膜１３及び第３多結晶シリコン膜１４の接触部分にはｐｎ接合が形成されるが、第２及び第３多結晶シリコン膜１２、１４に正の電圧を印加する場合は、ｐｎ接合が順方向バイアスになるのでｎ型の第４多結晶シリコン膜２３にキャリアが移動できる。なお、第４多結晶シリコン膜２３、第２多結晶シリコン膜１３及び第３多結晶シリコン膜１４には不純物が高濃度（例えば１×１０２０〜１×１０２１ａｔｍｓ／ｃｍ３程度）に導入されている。ｎ型の第４多結晶シリコン膜２３と、ｐ型の第２多結晶シリコン膜１３及び第３多結晶シリコン膜１４の接触部分にはｐｎ接合が形成されるが、上述のように高濃度のｎ型／ｐ型領域において接触するため、この部分ではトンネルダイオードに近い状態となる。従って、このｐｎ接合に対して逆方向のバイアス電圧を印加しても、トンネル現象によりキャリアの移動が生じる。すなわち、この構成であれば、コンタクトプラグ２１ｂから金属膜１５、第２多結晶シリコン膜１３及び第３多結晶シリコン膜１４を介してｐｎ接合に対して順方向／逆方向のどちらの電圧を印加する場合にも、第４多結晶シリコン膜２３と導通状態となり、第４多結晶シリコン膜２３に印加する電圧を制御することが可能である。
次に、図４（ｂ）、（ｃ）及び図５（ｅ）を参照して、容量性素子Ｃの構成について説明する。図４（ｂ）は、周辺回路領域に形成される容量性素子Ｃの平面図のレイアウトを模式的に示した図の一例である。容量性素子Ｃは素子領域Ｓａに形成されている。この素子領域Ｓａ上には、ゲート絶縁膜３を介して、第４多結晶シリコン膜２３が形成されている。第４多結晶シリコン膜２３は、容量性素子Ｃの第１導電体Ｃａを構成する。第１導電体Ｃａの上面には、メモリセルトランジスタのゲート構造を形成する制御ゲート電極６と同様の構成が第２導電体Ｃｂとして形成されている。第１導電体Ｃａと第２導電体Ｃｂの間には、電極間絶縁膜５が設けられている。
第１導電体Ｃａ上には、第２導電体及び電極間絶縁膜５が設けられていない領域（以下、第２導電体除去領域Ｚという）が設けられている。第２導電体除去領域Ｚの第１導電体Ｃａ上にコンタクトプラグ２１ｃが形成されており、コンタクトプラグ２１ｃと第１導電体Ｃａは電気的に接続されている。第２導電体Ｃｂ上にはコンタクトプラグ２１ｂが形成されており、コンタクトプラグ２１ｂと第２導電体Ｃｂは電気的に接続されている。なお、第２導電体除去領域Ｚは方形に限られず、円形、楕円形などでも良い。また、第２導電体Ｃｂを左右に分離するような直線状でも良い。
上記のように形成された容量性素子Ｃの等価回路の一例が、図４（ｃ）に示されている。容量性素子Ｃは、素子領域Ｓａのシリコン基板２と第１導電体Ｃａとそれらの間に設けられたゲート絶縁膜３とにより形成された並行平板型の第１容量性素子Ｃ１と、第１導電体Ｃａと第２導電体Ｃｂとそれらの間に設けられた電極間絶縁膜５とにより形成された並行平板型の第２容量性素子Ｃ２を直列に接続してなる容量性素子Ｃである。
図５（ｅ）を参照して、容量性素子Ｃの断面構造について説明する。図５（ｅ）は、図４（ｂ）のＥＥ線に沿う部分の断面構造を示す図の一例である。シリコン基板２は、素子領域Ｓａに相当し、周囲が素子分離領域Ｓｂにより絶縁分離されている。シリコン基板２の上面にゲート絶縁膜３が設けられている。ゲート絶縁膜３には、例えばシリコン酸化膜が用いられる。ゲート絶縁膜３の上面に容量性素子Ｃの第１導電体Ｃａとしての第４多結晶シリコン膜２３が設けられている。第４多結晶シリコン膜２３には不純物としてリン又はヒ素がドープされており、ｎ型の多結晶シリコンとなっている。第４多結晶シリコン膜２３の上部には電極間絶縁膜５が設けられている。電極間絶縁膜５の上部には、容量性素子Ｃの第２導電体Ｃｂとしての第２多結晶シリコン膜１３、第３多結晶シリコン膜１４及び金属膜１５が設けられている（メモリセルトランジスタＭＴにおける制御ゲート電極６を構成する膜構成に相当する）。
第１導電体Ｃａと第２導電体Ｃｂは、電極間絶縁膜５により絶縁されている。第２多結晶シリコン膜１３、第３多結晶シリコン膜１４には不純物として例えばボロンがドープされており、ｐ型の多結晶シリコンとなっている。金属膜１５の上部にはシリコン窒化膜１６が設けられており、その上には第１絶縁膜１７が設けられている。
第４多結晶シリコン膜２３上には、第２導電体除去領域Ｚが設けられており、第２導電体除去領域Ｚ端部での第２導電体Ｃｂ、シリコン窒化膜１６及び第１絶縁膜１７で形成された積層膜の側壁には、スペーサ１８ｂが形成されている。また、容量性素子Ｃの端部において、第１導電体Ｃａ、電極間絶縁膜５、第２導電体Ｃｂ、シリコン窒化膜１６及び第１絶縁膜１７で形成された積層膜の側面にはスペーサ１８ａが形成される。スペーサ１８ａ、１８ｂは例えばシリコン酸化膜を用いて形成されている。
上記構成の上部には、第２絶縁膜１９、第３絶縁膜２０、及び層間絶縁膜７が設けられている。第２導電体除去領域Ｚにおける第１導電体Ｃａ上には、層間絶縁膜７、第３絶縁膜２０及び第２絶縁膜１９を上面から貫通して、第４多結晶シリコン膜２３の表層部分まで達するコンタクトプラグ２１ｃが設けられている。第２導電体Ｃｂ上には、層間絶縁膜７、第３絶縁膜２０、第２絶縁膜１９、第１絶縁膜１７及びシリコン窒化膜１６を上面から貫通して、金属膜１５の表層部分まで達するコンタクトプラグ２１ｂが設けられている。こうして、シリコン基板２と第１導電体Ｃａにより構成された第１容量性素子Ｃ１、及び、第１導電体Ｃａと第２導電体Ｃｂによって構成された第２容量性素子Ｃ２を具備する容量性素子Ｃが構成される。
図４（ｃ）に、上記容量性素子Ｃの等価回路を示す。図において、容量性素子Ｃは、端子Ｖ２、Ｖ３間に直列に接続された第１容量性素子Ｃ１と第２容量性素子Ｃ２を有している。第１容量性素子Ｃ１と第２容量性素子Ｃ２間の電極に接続する端子Ｖ１は、上述のコンタクトプラグ２１ｃに相当する。コンタクトプラグ２１ｃは、第１導電体Ｃａに接続しており、第１容量性素子Ｃ１と第２容量性素子Ｃ２の第１導電体Ｃａに共通に所定の電位を与える。
第１容量性素子Ｃ１の他方の端子Ｖ２はシリコン基板２（素子領域Ｓａ）に相当する。シリコン基板２は、上述のゲート絶縁膜３を介して第１導電体Ｃａと対向し、第１容量性素子Ｃ１を構成する。
第２容量性素子Ｃ２の他方の端子Ｖ３はコンタクトプラグ２１ｂに相当する。コンタクトプラグ２１ｂは、上述の第２導電体Ｃｂに接続している。第２導電体Ｃｂは電極間絶縁膜５を介して第１導電体Ｃａと対向し、第２容量性素子Ｃ２を構成する。
すなわち、容量性素子Ｃは、第１導電体Ｃａを共通しに、それぞれ素子領域Ｓａと第２導電体Ｃｂとの間に形成された、第１容量性素子Ｃ１と第２容量性素子Ｃ２により構成されている。端子Ｖ２−Ｖ３間には第１容量性素子Ｃ１と第２容量性素子Ｃ２とが直列に接続されており、一体として容量性素子Ｃを構成している。
次に、上記容量性素子Ｃの動作について説明する。上述のように、容量性素子Ｃは、ｐ型のシリコン基板２、ｎ型の第４多結晶シリコン膜２３により形成された第１導電体Ｃａ、及び、ｐ型の第２多結晶シリコン膜１３、第３多結晶シリコン膜１４及び金属膜１５により形成された第２導電体Ｃｂにより形成されている。ここで、シリコン基板２及び第２導電体Ｃｂに対してマイナスとなる電圧を、第１導電体Ｃａに印加する。図２３（ａ）に、この場合のシリコン基板２、ゲート酸化膜３、第１導電体Ｃａの第４多結晶シリコン膜２３、電極間絶縁膜５、及び第２導電体Ｃｂの第２多結晶シリコン膜１３及び第３多結晶シリコン膜１４のエネルギーバンド図の一例を模式的に示している。
図２３（ａ）において、左から、シリコン基板２、ゲート酸化膜３、第１導電体Ｃａ（第４多結晶シリコン膜２３）、電極間絶縁膜５、第２導電体Ｃｂ（第２多結晶シリコン膜１３及び第３多結晶シリコン膜１４）が順に並んでおり、縦方向は電子のエネルギーを表している。シリコン基板２、第１導電体Ｃａ、第２導電体Ｃｂの各バンドにおいて、上側の実線ＣＢは伝導帯の底を示し、下側の実線ＶＢは価電子帯の頂上を示す。実線ＣＢ−ＶＢ間はバンドギャップを表し、バンドギャップ中の波線Ｆはフェルミ準位を表わしている。
図２３（ａ）において、第１導電体Ｃａにマイナスの電圧を印加した場合、第１導電体Ｃａのエネルギーが上昇する。これに伴い、ゲート酸化膜３のバンドが曲げられると共に、シリコン基板２のゲート酸化膜３との界面近傍でのバンドが、図における上方向に曲げられる。同様に、電極間絶縁膜５のバンドと、第２導電体Ｃｂの第２多結晶シリコン膜１３及び第３多結晶シリコン膜１４の電極間絶縁膜５との界面付近でのバンドが、上方向に曲げられる。また、第１導電体Ｃａのゲート絶縁膜３界面近傍、及び第２導電体Ｃｂの電極間絶縁膜５との界面近傍のバンドは下方向に曲げられる。
上述のように、シリコン基板２はｐ型であり、第１導電体Ｃａの第４多結晶シリコン膜２３はｎ型であり、第２導電体Ｃｂの電極間絶縁膜５と接する第２多結晶シリコン膜１３及び第３多結晶シリコン膜１４はｐ型である。従って、ゲート絶縁膜３界面近傍でのシリコン基板２、ゲート絶縁膜３界面近傍及び電極間絶縁膜５界面近傍での第１導電体Ｃａ、電極間絶縁膜５界面近傍の第２導電体Ｃｂは蓄積状態となる。すなわち、シリコン基板２のゲート絶縁膜３界面近傍ではホールが蓄積しており、第１導電体Ｃａのゲート絶縁膜３界面近傍及び電極間絶縁膜５界面近傍では電子が蓄積しており、第２導電体Ｃｂの電極間絶縁膜５界面近傍ではホールが蓄積している。
従って、容量性素子Ｃの容量値は、ゲート絶縁膜３をシリコン基板２及び第１導電体Ｃａでサンドイッチした構造の第１容量性素子Ｃ１と、電極間絶縁膜５を第１導電体Ｃａ及び第２導電体Ｃｂでサンドイッチした構造の第２容量性素子Ｃ２の容量値の和となる。
図２３（ｂ）は、上述の容量性素子Ｃと比較するための比較例の容量性素子Ｃｄにおけるバンド図の一例を示している。比較例における容量性素子Ｃｄでは、シリコン基板２及び、第１導電体Ｃａを構成する多結晶シリコン、第２導電体Ｃｂを構成する多結晶シリコンは共にｐ型である。
この構造は、例えば、第１導電体Ｃａを構成する多結晶シリコン、第２導電体Ｃｂを構成する多結晶シリコンを、メモリセルトランジスタの浮遊ゲート電極４及び制御ゲート電極６を構成する多結晶シリコンと共通の工程で形成した場合を想定している。第１の実施形態におけるメモリセルトランジスタの浮遊ゲート電極４はｐ型の第１多結晶シリコン膜１２を用いており、制御ゲート電極６はｐ型の第２多結晶シリコン膜１３及び第３多結晶シリコン膜１４を用いている。すなわち、比較例における第１導電体Ｃａはｐ型の第１多結晶シリコン膜１２により形成されており、第２導電体Ｃｂはｐ型の第２多結晶シリコン膜１３及び第３多結晶シリコン膜１４により形成されている場合を想定している。
この構造の場合、容量性素子Ｃｄの第１導電体Ｃａにマイナスの電圧を印加すると、ゲート酸化膜３界面近傍のシリコン基板２、及び電極間絶縁膜５界面近傍の第２導電体Ｃｂ（第２多結晶シリコン膜１３及び第３多結晶シリコン膜１４）は蓄積状態となる。一方、第１導電体Ｃａを構成する第１多結晶シリコン膜１２はｐ型であるため、第１導電体Ｃａのゲート絶縁膜３界面近傍及び電極間絶縁膜５界面近傍では空乏状態となる。すなわち、第１導電体Ｃａのゲート絶縁膜３界面近傍及び電極間絶縁膜５界面近傍には空乏層が形成される。空乏層は電気的には絶縁領域として振る舞う。そのため、容量性素子Ｃｄの容量絶縁膜は、それぞれ、ゲート絶縁膜３と空乏層、電極間絶縁膜５と空乏層により構成されることになり、空乏層が存在しない場合の容量値に比較して空乏層が生じた分だけ小さくなる。
以上より、空乏層が存在しない容量性素子Ｃの容量値は、空乏層が存在する容量性素子Ｃｄの容量値よりも大きい値となる。従って、第１の実施形態によれば、単位面積当たりの容量値が大きな容量性素子を得ることが可能となるため、不揮発性半導体記憶装置のチップ面積縮小に寄与し、ひいてはコスト削減につながる。
次に、図５〜図１６を参照して、第１の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
先ず、図６に示すように、シリコン基板２上に、ゲート酸化膜３を形成する。シリコン基板２はｐ型のシリコン基板を用いている。ゲート酸化膜３はドライＯ２による熱酸化により形成することが可能である。
次いで、図７に示すように、ゲート酸化膜３上に、ＣＶＤ(Chemical Vapor Deposition)法を用いて不純物を導入していない多結晶シリコンを成膜し、次に、リソグラフィ法を用いてレジストマスクを形成しイオン注入法により不純物を注入することによって、ｐ型の第１多結晶シリコン膜１２と、ｎ型の第４多結晶シリコン膜２３を形成する。ｐ型の第１多結晶シリコン膜１２は図７（ａ）（ｂ）に示すメモリセル領域に形成され、ｎ型の第４多結晶シリコン膜２３は図７（ｃ）（ｄ）（ｅ）に示す周辺回路領域に形成される。第１多結晶シリコン膜１２及び第４多結晶シリコン膜２３上に、マスクシリコン窒化膜２４を形成する。
なお、上述のように、第１多結晶シリコン膜１２及び第４多結晶シリコン膜２３の形成方法について、一旦不純物が導入されていない多結晶シリコンを成膜し、その後リソグラフィ法を用いてマスクを形成しイオン注入法により不純物を打ち分けることによってｎ型及びｐ型の多結晶シリコンを形成する方法を示したが、この方法に代えて、以下に示す方法を用いることができる。すなわち、多結晶シリコンのＣＶＤ法による成膜中に不純物として例えばボロンを導入しながら成膜してｐ型の多結晶シリコンを形成した後、メモリセル領域以外のｐ型多結晶シリコンを除去する。次いで、同様の手法によりｎ型多結晶シリコンを形成した後に、メモリセル領域のｎ型多結晶シリコンを除去する。この方法を用いても図７に示す構成を実現できる。
次に、図８に示すように、リソグラフィ法によって素子領域Ｓａ、素子分離領域Ｓｂを形成するためのレジストマスクを形成し、これをマスクにして、マスクシリコン窒化膜２４、第１多結晶シリコン膜１２、第４多結晶シリコン膜２３、ゲート酸化膜３、シリコン基板２を異方性条件にて順にドライエッチングする。これにより、第１多結晶シリコン膜１２及び第４多結晶シリコン膜２３をパターニングすると共に、素子分離溝Ｓｃを形成する。
次いで、素子分離溝Ｓｃに素子分離絶縁膜２２を充填するように成膜し、さらにＣＭＰ（chemical mechanical polishing）によりマスクシリコン窒化膜２４上の位置まで素子分離絶縁膜２２を研磨除去する。素子分離絶縁膜２２は、例えば塗布型のシリコン酸化膜を用いて成膜することができる。ＣＭＰによる素子分離絶縁膜２２の研磨はマスクシリコン窒化膜２４をストッパ膜として行い、ＣＭＰ後に、ホットリン酸を用いてマスクシリコン窒化膜２４を除去する。この工程により、素子領域Ｓａ及び素子分離領域Ｓｂが画定される。なお、この素子分離領域Ｓｂの形成では、同時に周辺回路領域の素子分離領域Ｓｂも形成される。
次に、図９に示すように、さらにエッチバック処理を行なってメモリセル領域の素子分離溝Ｓｃ内の素子分離絶縁膜２２の上面を下げ、上面が第１多結晶シリコン膜１２の中間部位程度に位置するように加工する。その後、全面に電極間絶縁膜５、第２多結晶シリコン膜１３を形成する。電極間絶縁膜５は例えばＯＮＯ膜により形成することができる。第２多結晶シリコン膜１３はＣＶＤ法により形成することができる。その後、第２多結晶シリコン膜１３に、イオン注入法により例えばボロンを注入して、ｐ型の多結晶シリコンとする。
その後、図１０に示すように、リソグラフィ法を用いて、選択ゲートトランジスタＳＴＤ、ＳＴＳのゲート電極ＳＧに該当する部分、及び周辺回路におけるトランジスタのゲート電極ＰＧに該当する箇所において第２多結晶シリコン膜１３及び電極間絶縁膜５の一部を選択的に除去し（図１０（ａ）、（ｃ）、（ｄ）参照）、開口部２５を形成する。
次いで、図１１に示すように、全面に不純物が導入されていない第３多結晶シリコン膜１４をＣＶＤ法を用いて成膜し、イオン注入法により例えばボロンを注入して、ｐ型の多結晶シリコンとする。これにより、第３多結晶シリコン膜１４は、開口部２５を介して第１多結晶シリコンと接触し、第１多結晶シリコン膜１２と、第２多結晶シリコン膜１３及び第３多結晶シリコン膜１４との間が電気的に導通される。次いで、金属膜１５及びシリコン窒化膜１６を順次成膜する。金属膜１５は、例えばスパッタリング法を用いてタングステン（Ｗ）を成膜することにより形成することができる。シリコン窒化膜１６はＣＶＤ法を用いて成膜することができる。なお、ここで、第３多結晶シリコン膜１４と金属膜１５の間にバリヤ膜として窒化タングステン（ＷＮ）等を形成しても良い。
上述のように、第２多結晶シリコン膜１３及び第３多結晶シリコン膜１４の成膜方法について、一旦不純物が導入されていない多結晶シリコンを成膜し、その後イオン注入法により多結晶シリコンにボロンを導入する形成方法を示したが、以下の方法に代えることができる。すなわち、多結晶シリコンをＣＶＤ法により成膜する際に、不純物として例えばボロンを導入しながら成膜する方法を用いて、不純物が導入された多結晶シリコンを形成する方法としても良い。
次に、図１２に示すように、リソグラフィ法を用いて、メモリセルトランジスタＭＴのゲート電極ＭＧを形成するための加工を行う。ゲート電極ＭＧの加工は、リソグラフィ法で形成したレジストマスクをエッチングのマスクとして用い、異方性ドライエッチングにより行う。異方性ドライエッチングは、シリコン窒化膜１６、金属膜１５、第３多結晶シリコン膜１４、第２多結晶シリコン膜１３、電極間絶縁膜５及び第１多結晶シリコン膜１２を順次エッチングすることにより行う。この工程により、選択ゲートトランジスタＳＴＤのゲート電極ＳＧのメモリセルトランジスタＭＴ側の側面も加工される。続いて、イオン注入を施すことにより、ゲート電極ＭＧ間、及びゲート電極ＭＧ−ＳＧ間のシリコン基板２に不純物を導入する。不純物としてはリンを用いることができる。この工程により、メモリセルトランジスタＭＴのソース／ドレイン領域２ａが形成される。
次に、図１３に示すように、全面に第１絶縁膜１７を形成する。第１絶縁膜１７は例えばシリコン酸化膜をＣＶＤ法により形成する、この場合、第１絶縁膜１７は被覆性の悪い条件にて成膜する。メモリセルトランジスタＭＴのゲート電極ＭＧ間、及び選択ゲートトランジスタＳＴＤのゲート電極ＳＧとゲート電極ＭＧ間の間隔は狭くなっている。従って、第１絶縁膜１７は、メモリセルトランジスタＭＴのゲート電極ＭＧ間、及び選択ゲートトランジスタＳＴＤのゲート電極ＳＧとゲート電極ＭＧ間を埋設することなく、メモリセルトランジスタＭＴのゲート電極ＭＧ間、及び選択ゲートトランジスタＳＴＤのゲート電極ＳＧとゲート電極ＭＧ間の隙間に蓋をするように上部に成膜される。
結果として、メモリセルトランジスタＭＴのゲート電極ＭＧ間、及び選択ゲートトランジスタＳＴＤのゲート電極ＳＧとゲート電極ＭＧ間に、第１絶縁膜１７により埋設されていないエアギャップＡＧを形成できる。このエアギャップＡＧにより、ゲート電極ＭＧ間の配線間容量を低減することができる。なお、ゲート電極ＭＧ間のゲート絶縁膜３は、第１絶縁膜１７の成膜前の前処理によって除去されている。
次に、図１４に示すように、リソグラフィ法を用いて、異方性ドライエッチングにより、第１絶縁膜１７、シリコン窒化膜１６、金属膜１５、第３多結晶シリコン膜１４、第２多結晶シリコン膜１３、電極間絶縁膜５及び第４多結晶シリコン膜２３を順次エッチングし、選択ゲートトランジスタＳＴＤのゲート電極ＳＧ、周辺回路トランジスタＰＴのゲート電極ＰＧ、及び容量性素子Ｃの外形となるパターンを形成する。次いで、リソグラフィ法及びイオン注入法を用いて、選択ゲートトランジスタＳＴＤのメモリセル領域と反対側のソース／ドレイン領域、及び周辺回路トランジスタＰＴのｎチャネル型トランジスタＴｒｎのソース／ドレイン領域に、例えばリンを低濃度で注入する。同じくｐチャネル型トランジスタＴｒｐのソース／ドレイン領域に例えばボロンを低濃度で注入する。この工程により、トランジスタのＬＤＤ構造における低濃度ソース／ドレイン領域２ｃを形成することができる。
次に、リソグラフィ法を用いて、容量性素子Ｃの第２導電体除去領域Ｚの、第１絶縁膜１７、シリコン窒化膜１６、金属膜１５、第３多結晶シリコン膜１４、第２多結晶シリコン膜１３、電極間絶縁膜５を除去する。このエッチングにより、第２導電体除去領域Ｚにおける第４多結晶シリコン膜２３表面が露呈する。
次に、図１５に示すように、全面にＣＶＤ法により被覆性の良い条件によって絶縁膜を形成し、続いて異方性エッチングによってエッチバックすることにより、ゲート電極ＳＧ、ＰＧ、及び容量性素子Ｃを形成する電極の側面に、各ゲート電極の上面高さからシリコン基板２表面高さまでに及ぶスペーサ１８ａが形成される。同時に、容量性素子Ｃの第２導電体除去領域Ｚにおける第２導電体の側面にも、容量性素子Ｃの第２導電体上面高さから、第４多結晶シリコン膜２３表面高さまでに及ぶスペーサ１８ｂが形成される。スペーサ１８ａ、１８ｂを形成する絶縁膜としては、例えばシリコン酸化膜を用いることができる。次いで、イオン注入法によって、選択ゲートトランジスタＳＴＤのメモリセル領域と反対側のソース／ドレイン領域、及び周辺回路トランジスタのｎチャネル型トランジスタＴｒｎのソース／ドレイン領域のスペーサ１８ａに覆われていない領域に、例えばリン又はヒ素を、同じくｐチャネル型トランジスタＴｒｐのソース／ドレイン領域のスペーサ１８ａに覆われていない領域に、例えばボロンを高濃度で注入する。この工程により、トランジスタのＬＤＤ構造における高濃度ソース／ドレイン領域２ｄを形成することができる。
次に、図１６に示すように、上記工程を経たシリコン基板２の表面を覆うように第２絶縁膜１９、第３絶縁膜２０を順次成膜する。第２絶縁膜１９は、ＣＶＤ法で成膜したシリコン酸化膜を用いることができる。第３絶縁膜２０は、ＣＶＤ法で成膜したシリコン窒化膜を用いることができる。
次いで、図５に示すように、上記工程を経たシリコン基板２上面に、層間絶縁膜７を形成する。その後、周辺回路トランジスタのソース／ドレイン領域、周辺回路トランジスタのゲート電極ＰＧ上及び容量性素子Ｃの第２導電体Ｃｂ上、第２導電体除去領域Ｚにおける第１導電体Ｃａ上にそれぞれ達するコンタクトプラグ２１ａ、２１ｂ、２１ｃを形成する。
コンタクトプラグ２１ａ、２１ｂ、２１ｃの形成は、以下の工程により行う。すなわち、リソグラフィ法で形成したレジストマスクをエッチングマスクとして、層間絶縁膜７、第３絶縁膜２０、第２絶縁膜１９、第１絶縁膜１７、及びシリコン窒化膜１６を順次エッチングする条件にて異方性ドライエッチングを施す。このエッチングにより、層間絶縁膜７表面から、それぞれ、シリコン基板２、金属膜１５、若しくは第４多結晶シリコン膜２３表面に達するコンタクト穴が形成される。次に、コンタクト穴内に導電物を充填する。コンタクト穴に充填する導電物は、例えば窒化チタン（ＴｉＮ）をバリヤ膜として用いたタングステン（Ｗ）を用いることができる。以上の工程により、コンタクトプラグ２１ａ、２１ｂ、２１ｃが形成される。
以上説明した製造方法により、第１の実施形態に係るＮＡＮＤ型のフラッシュメモリ装置が形成される。
上記構成のＮＡＮＤ型のフラッシュメモリ装置によれば、メモリセルトランジスタＭＴのゲート電極ＭＧにおいて、ｐ型の第１多結晶シリコン膜１２とした浮遊ゲート電極４を適用しているため、ｎ型の多結晶シリコンを用いた浮遊ゲート電極に比較して、浮遊ゲート電極内に蓄積された電子の放出が生じにくいという利点を有する。従って、データ保持特性が向上したＮＡＮＤ型のフラッシュメモリ装置を得ることができる。
ここで、メモリセルトランジスタの特性改善に合わせて浮遊ゲート電極をｐ型の多結晶シリコンにすると、周辺トランジスタの素子特性、例えばしきい値電圧特性やパンチスルー特性が調整できなくなる場合がある。しかし、本実施形態のように、周辺回路領域では、メモリセル領域と周辺回路領域の浮遊ゲート電極（周辺回路領域においては下層ゲート電極に相当）を作り分けることにより、メモリセルトランジスタと周辺トランジスタの特性を容易に調整することが可能となる。
ここで、従来は、周辺回路トランジスタＰＴを形成する電極を、メモリセルトランジスタＭＴのゲート電極ＭＧと同じ膜材料を用いた場合が多かった。この場合、周辺回路トランジスタＰＴの下部電極層を構成する多結晶シリコンはｐ型となる。また、周辺回路トランジスタのｎチャネル型トランジスタＴｒｎは、第１の実施形態においてｎゲート−ｎチャネル型トランジスタであったものが、ｐゲート−ｎチャネル型トランジスタとなる。そうすると、ｎチャネル型トランジスタＴｒｎのチャネルとなるシリコン基板２に対向するゲート電極の仕事関数が変化することになる。また、シリコン基板２はｐ型であるため、ｎチャネル型トランジスタＴｒｎは、表面チャネル型から埋め込みチャネル型のトランジスタとなる。
一方、ｐチャネル型トランジスタＴｒｐにおいては、第１の実施形態においてｎゲート−ｐチャネル型トランジスタであったものが、ｐゲート−ｐチャネル型トランジスタとなる。そうすると、ｐチャネル型トランジスタＴｒｐのチャネルとなるシリコン基板２に対向するゲート電極の仕事関数が変わることになる。また、シリコン基板２はｎ型のｎウェルが形成されている領域であるため、ｐチャネル型トランジスタＴｒｐは、埋め込みチャネル型から表面チャネル型のトランジスタになる。
従って、メモリセルトランジスタの性能改善を試みるとｎチャネル型トランジスタＴｒｎ、ｐチャネル型トランジスタＴｒｐの双方においてその特性が大幅に変更されることになる。このような状況においては、不揮発性半導体記憶装置の周辺回路を再設計することによりしきい値電圧等の調整は有る程度可能となるが、これは煩雑であり開発時間の時長を招くことになる。しかし、本実施形態のように、周辺回路領域では、メモリセル領域の第１多結晶シリコン膜１２に相当する膜を形成しないこととし、ｎ型の多結晶シリコン（第４多結晶シリコン膜２３）を形成することとすれば、周辺回路等の再設計を行う必要がなく、コストの上昇を招くことがない。
また、容量性素子Ｃの第１導電膜Ｃａを形成する多結晶シリコンに、メモリセルトランジスタＭＴのゲート電極ＭＧに使用する第１多結晶シリコン１２を用いると、容量性素子Ｃの使用時に第１導電膜Ｃａにおいて空乏層が生じ、容量性素子Ｃの容量値が低下することになる。しかし、第１の実施形態の構成を採れば、上述のような空乏層が形成されることがない。従って、単位面積当たりの容量値が大きな容量性素子Ｃを得ることが可能となるため、不揮発性半導体記憶装置のチップ面積縮小に寄与し、ひいてはコスト削減につながる。
（第２の実施形態）
次に、図１７〜２１、図２４を参照して、第２の実施形態について説明する。図２４は第２の実施形態の周辺回路トランジスタの平面レイアウトの一例である。図１７は、第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の構造及び製造工程を模式的に示す図の一例である。なお、図１７（ｃ）（ｄ）は図２４のＤＤ線に沿った断面の一例である。図２４以外の平面レイアウトは図２、図４と同様であるので説明を省略する。
第２の実施形態において、第１の実施形態と異なる点は、図１７（ｃ）（ｄ）に示すように、周辺回路トランジスタＰＴのゲート電極ＰＧ上へのコンタクトが、ゲート電極ＰＧを構成する第４多結晶シリコン膜２３に直接接続されている点である。従って、第１の実施形態のように、ゲート電極ＰＧへのコンタクトが金属膜１５上に接続されている場合に比較して、金属膜１５と第３多結晶シリコン膜１４との間の界面抵抗を回避することができる。
また、第３多結晶シリコン膜１４−第４多結晶シリコン膜２３間のｐｎ接合によるトンネルダイオードにおいて、順方向バイアス時に若干の負性抵抗が生じるが、ゲート電極ＰＧへのコンタクトを第４多結晶シリコン膜２３に接続することによって、この負性抵抗特性による動作遅延を回避することが可能となる。
次に、図１７〜図２１を参照して、第２の実施形態における不揮発性半導体記憶装置の製造方法を説明する。先ず第１の実施形態において説明した図６〜図９までの工程を進める。次に、図１８に示すように、リソグラフィ法を用いて、選択ゲートトランジスタＳＴＤのゲート電極ＳＧに該当する箇所の表面の一部の第２多結晶シリコン膜１３及び電極間絶縁膜５を選択的に除去し、開口部２５を形成する。第１の実施形態と異なる点は、図１８（ｃ）及び（ｄ）に示すように、周辺回路トランジスタのゲート電極ＰＧ部には開口部２５を形成しない点である。
次に、第１の実施形態で説明した図１１〜図１３までの工程を進める。
続いて、図１９に示すように、リソグラフィ法を用いて、第１絶縁膜１７、シリコン窒化膜１６、金属膜１５、第３多結晶シリコン膜１４、第２多結晶シリコン膜１３、電極間絶縁膜５及び第１多結晶シリコン膜１２に順次異方性ドライエッチングを施す。このエッチングにより、選択ゲートトランジスタＳＴＤのゲート電極ＳＧ、周辺回路トランジスタのゲート電極ＰＧ、及び容量性素子Ｃの外形となるパターンが形成される。
次いで、イオン注入法によって、選択ゲートトランジスタＳＴＤのメモリセル領域と反対側のソース／ドレイン領域、及び周辺回路トランジスタのｎチャネル型トランジスタＴｒｎのソース／ドレイン領域に、例えばリンを低濃度でイオン注入する。また、同じくｐチャネル型トランジスタＴｒｐのソース／ドレイン領域に例えばボロンを低濃度でイオン注入する。この工程により、トランジスタのＬＤＤ構造における低濃度ソース／ドレイン領域２ｃを形成することができる。
次に、図２０に示すように、リソグラフィ法を用いて、容量性素子Ｃの第２導電体除去領域Ｚ及び、周辺回路トランジスタのゲート電極ＰＧ上の上部電極層除去領域Ｚ２の、第１絶縁膜１７、シリコン窒化膜１６、金属膜１５、第３多結晶シリコン膜１４、第２多結晶シリコン膜１３、電極間絶縁膜５を除去する。このエッチングにより、第２導電体除去領域Ｚ及び上部電極層除去領域Ｚ２における第４多結晶シリコン膜２３表面が露呈する。
次に、第１実施形態における図１５において説明した工程を経ると、図２１に示すように、ゲート電極ＳＧ、ＰＧ、及び容量性素子Ｃを形成する電極の側面に、各ゲート電極の上面高さからシリコン基板２表面高さまでに及ぶ、スペーサ１８ａが形成される。同時に、容量性素子Ｃの第２導電体除去領域Ｚにおける第２導電体Ｃｂの側面、及びゲート電極ＰＧの上部電極層除去領域Ｚ２における上部電極層の側面に、それぞれの上面高さから、第４多結晶シリコン膜２３表面高さまでに及ぶスペーサ１８ｂが形成される。
次に、図１７に示すように、シリコン基板２の表面を覆うように第２絶縁膜１９、第３絶縁膜２０を順次成膜した後、層間絶縁膜７を形成する。次いで、リソグラフィ法を用いて、選択ゲートトランジスタＳＴＤ及び周辺回路トランジスタのソース／ドレイン領域上に達するコンタクトプラグ２１ａ、容量性素子Ｃの第２導電体Ｃｂ上に達するコンタクトプラグ２１ｂ、第２導電体除去領域Ｚにおける第１導電体Ｃａ上、及び、上部電極層除去領域Ｚ２におけるゲート電極ＰＧの下部電極層（第４多結晶シリコン膜２３）上に達するコンタクトプラグ２１ｃを形成する。
以上説明した製造方法により、本実施形態に係るＮＡＮＤ型のフラッシュメモリ装置が形成される。
なお、上述のように、本実施形態では、ｎチャネル型トランジスタＴｒｎ及びｐチャネル型トランジスタＴｒｐのゲート電極ＰＧへのコンタクトを、第４多結晶シリコン膜２３に直接接続するように形成した例を示したが、これに代えて、以下の構成を採ることができる。すなわち、例えば、ｎチャネル型トランジスタＴｒｎのゲート電極ＰＧに対するコンタクトを、金属膜１５上に接続するコンタクトとし（図５（ｃ）参照）、ｐチャネル型トランジスタＴｒｐのゲート電極ＰＧに対するコンタクトを第４多結晶シリコン膜２３に直接接続するコンタクト（図１７（ｃ）参照）として形成しても良い。
（第３の実施形態）
次に、図２２を参照して、第３の実施形態について説明する。第３実施形態において、第１の実施形態と異なる点は、第２多結晶シリコン膜１３及び第３多結晶シリコン膜１４が、ｎ型の第５多結晶シリコン膜２６及び第６多結晶シリコン膜２７である点であり、その他の構成は同じである。従って、メモリセルトランジスタのゲート電極ＭＧは、浮遊デート電極を構成する第１多結晶シリコン膜１２がｐ型となり、制御ゲートを構成する第５多結晶シリコン膜２６及び第６多結晶シリコン膜２７がｎ型となる。一方、選択ゲートトランジスタのゲート電極ＳＧは、ｐ型の第１多結晶シリコン膜１２と、ｎ型の第５多結晶シリコン膜２６及び第６多結晶シリコン膜２７とが、開口部２５において接続している構造となる。また、周辺回路トランジスタにおいては、ｎ型の第４多結晶シリコン膜２３と、ｎ型の第５多結晶シリコン膜２６及び第６多結晶シリコン膜２７とが、開口部２５において接続している構造となる。
ここで、選択ゲートトランジスタのゲート電極ＳＧでは、開口部２５においてｐ型の第１多結晶シリコン膜１２と、ｐ型の第６多結晶シリコン膜２７間で、ｐｎ接合が生じる。しかし、第１の実施形態における周辺回路トランジスタと同様に、第１多結晶シリコン膜１２及び第６多結晶シリコン膜２７には不純物が高濃度（例えば１×１０２０〜１×１０２１ａｔｍｓ／ｃｍ３程度）に導入されている。そのため、開口部２５において形成されるｐｎ接合は、高濃度のｎ型／ｐ型領域において形成されるトンネルダイオードに近い状態となる。従って、このｐｎ接合に対して逆方向のバイアス電圧を印加しても、トンネル現象によりキャリアの移動が生じ、順方向／逆方向のどちらの電圧制御を行う場合にも導通状態となる。
一方、周辺回路トランジスタでは、メモリセルトランジスタの浮遊ゲート電極４である第１多結晶シリコン膜１２とは異なる導電型の第４多結晶シリコン膜２３を用いている。その結果、メモリセルトランジスタと周辺トランジスタの特性を別々に調整することが可能となる。また、開口部２５においてｐｎ接合は形成されないため、第１の実施形態のようにｐｎ接合によって形成されたトンネルダイオードを介して導通を図る必要がなくなり、トランジスタの動作速度を速くすることが可能である。
なお、第３の実施形態において、選択ゲートトランジスタのゲート電極ＳＧに対するコンタクトの構造を、第２の実施形態の周辺回路トランジスタのゲート電極ＰＧに対するコンタクトのように、第１多結晶シリコン膜１２に直接接続する構造としても良い。この場合、選択ゲートトランジスタのゲート電極ＳＧにおいて、金属膜１５と第６多結晶シリコン膜２７との界面抵抗を回避することができる。また、開口部２５におけるｐｎ接合のトンネルダイオードにおいて、順方向バイアス時に若干の負性抵抗が生じるが、ゲート電極ＰＧへのコンタクトを第１多結晶シリコン膜１２に接続することによって、この負性抵抗特性による動作遅延を回避することが可能となる。従って、選択ゲートトランジスタの高速動作が可能となる。
第３の実施形態の構成を実現するための製造方法は、第１の実施形態において、図９〜図１１に至る工程での第２多結晶シリコン膜１３及び第３多結晶シリコン膜１４の形成に代えて、ｎ型の第５多結晶シリコン膜２６及び第６多結晶シリコン膜２７を形成する工程とすれば足りる。なお、第５多結晶シリコン膜２６及び第６多結晶シリコン膜２７に導入する不純物は、例えばリン又はヒ素等とすれば良い。
（他の実施形態）
上記実施形態で説明したもの以外に次のような変形をすることができる。
容量性素子Ｃの一例として、図４（ｃ）に示す等価回路に適用した例を示したが、これ以外の等価回路を構成する場合、例えば、第１容量性素子Ｃ１と第２容量性素子Ｃ２を並列に接続した容量性素子Ｃに適用しても良い。
ＮＡＮＤ型のフラッシュメモリ装置に適用した一例を示したが、その他、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置に適用しても良い。
上述のように、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
図面中、１はＮＡＮＤ型フラッシュメモリ装置、２はシリコン基板、３はゲート絶縁膜、４は浮遊ゲート電極、５は電極間絶縁膜、１２は第１多結晶シリコン膜、１３は第２多結晶シリコン膜、１４は第３多結晶シリコン膜、２１ａ、２１ｂ及び２１ｃはコンタクトプラグ、２５は開口部、ＭＴはメモリセルトランジスタ、ＰＴは周辺回路トランジスタ、ＭＧ及びＰＧはゲート電極、Ｃは容量性素子、Ｃ１は第１容量性素子、Ｃ２は第２容量性素子、Ｃａは第１導電層、Ｃｂは第２導体層である。

Claims (6)

  1. ｐ型の半導体基板と、
    前記半導体基板上にゲート絶縁膜を介して形成されたメモリセルトランジスタ及び周辺回路トランジスタを備え、
    前記メモリセルトランジスタは、ｐ型の第１多結晶シリコン膜を有する浮遊ゲート電極と、電極間絶縁膜と、ｐ型の第２多結晶シリコン膜を有する制御ゲート電極とを積層したメモリゲート電極を備え、
    前記周辺回路トランジスタは、ｎ型の第３多結晶シリコン膜を有する下部電極と、前記電極間絶縁膜と、前記第２多結晶シリコン膜を前記電極間絶縁膜の開口を介して前記第３多結晶シリコン膜に接触するように設けた上部電極とを積層したゲート電極を備えた
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記周辺回路トランジスタは、前記下部電極に接触するように形成された第１コンタクトを有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. ｐ型の半導体基板と、
    前記半導体基板上にゲート絶縁膜を介して形成されたメモリセルトランジスタ及び容量性素子を備え、
    前記メモリセルトランジスタは、ｐ型の第１多結晶シリコン膜を有する浮遊ゲート電極と、電極間絶縁膜と、ｐ型の第２多結晶シリコン膜を有する制御ゲート電極とを積層したメモリゲート電極を備え、
    前記容量性素子は、前記半導体基板及び前記ゲート絶縁膜を介して設けられるｎ型の第３多結晶シリコン膜を有する第１導電体の対向部分からなる第１容量と、前記第１導電体及び前記電極間絶縁膜を介して設けられる前記第２多結晶シリコン膜を有する第２導電体の対向部分からなる第２容量と、前記第１導電体に接触するように接続されたコンタクトとを備えた
    ことを特徴とする不揮発性半導体記憶装置。
  4. 前記コンタクトは、前記第２容量を構成する前記第２導電体の除去領域を介して前記第１導電体の前記第３多結晶シリコン膜と接触するように形成されていることを特徴とする請求項３記載の不揮発性半導体記憶装置。
  5. 請求項１または請求項２に記載の不揮発性半導体記憶装置であって、
    さらに、前記半導体基板上に形成された容量性素子を備え、
    前記容量性素子は、前記半導体基板及び前記ゲート絶縁膜を介して設けられる前記第３多結晶シリコン膜を有する第１導電体の対向部分からなる第１容量と、前記第１導電体及び前記電極間絶縁膜を介して設けられる前記第２多結晶シリコン膜を有する第２導電体の対向部分からなる第２容量と、前記第１導電体に接触するように接続された第２コンタクトとを備えた
    ことを特徴とする不揮発性半導体記憶装置。
  6. ｐ型の半導体基板と、
    前記半導体基板上にゲート絶縁膜を介して形成されたメモリセルトランジスタ及び周辺回路トランジスタを備え、
    前記メモリセルトランジスタは、ｐ型の第１多結晶シリコン膜を有する浮遊ゲート電極と、電極間絶縁膜と、ｎ型の第２多結晶シリコン膜を有する制御ゲート電極とを積層したメモリゲート電極を備え、
    前記周辺回路トランジスタは、ｎ型の第３多結晶シリコン膜を有する下部電極と、前記電極間絶縁膜と、前記第２多結晶シリコン膜を前記電極間絶縁膜の開口を介して前記第３多結晶シリコン膜に接触するように設けた上部電極とを積層したゲート電極を備えた
    ことを特徴とする不揮発性半導体記憶装置。
JP2013058557A 2013-03-21 2013-03-21 不揮発性半導体記憶装置 Pending JP2014183293A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2013058557A JP2014183293A (ja) 2013-03-21 2013-03-21 不揮発性半導体記憶装置
US14/010,686 US20140284682A1 (en) 2013-03-21 2013-08-27 Nonvolatile semiconductor storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013058557A JP2014183293A (ja) 2013-03-21 2013-03-21 不揮発性半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2014183293A true JP2014183293A (ja) 2014-09-29

Family

ID=51568516

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013058557A Pending JP2014183293A (ja) 2013-03-21 2013-03-21 不揮発性半導体記憶装置

Country Status (2)

Country Link
US (1) US20140284682A1 (ja)
JP (1) JP2014183293A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9935115B2 (en) 2015-11-18 2018-04-03 Toshiba Memory Corporation Nonvolatile semiconductor storage device and method of manufacturing nonvolatile semiconductor storage device

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170007928A (ko) * 2015-07-13 2017-01-23 에스케이하이닉스 주식회사 비휘발성 메모리 소자 제조 방법
US9673210B1 (en) * 2016-02-25 2017-06-06 Globalfoundries Inc. Semiconductor structure including a nonvolatile memory cell having a charge trapping layer and method for the formation thereof
JP6482690B1 (ja) * 2018-01-11 2019-03-13 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US11038108B2 (en) * 2019-05-24 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Step height mitigation in resistive random access memory structures

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07176743A (ja) * 1993-09-02 1995-07-14 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH10256400A (ja) * 1997-03-10 1998-09-25 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP2005235987A (ja) * 2004-02-19 2005-09-02 Toshiba Corp 半導体記憶装置及び半導体記憶装置の製造方法
JP2008166415A (ja) * 2006-12-27 2008-07-17 Toshiba Corp 半導体装置及びその製造方法
JP2011211112A (ja) * 2010-03-30 2011-10-20 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US20120243337A1 (en) * 2011-03-22 2012-09-27 Sanghyun Lee P-/metal floating gate non-volatile storage element

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120228691A1 (en) * 2011-03-08 2012-09-13 Mohan Dunga Pn floating gate non-volatile storage element

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07176743A (ja) * 1993-09-02 1995-07-14 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH10256400A (ja) * 1997-03-10 1998-09-25 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP2005235987A (ja) * 2004-02-19 2005-09-02 Toshiba Corp 半導体記憶装置及び半導体記憶装置の製造方法
JP2008166415A (ja) * 2006-12-27 2008-07-17 Toshiba Corp 半導体装置及びその製造方法
JP2011211112A (ja) * 2010-03-30 2011-10-20 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US20120243337A1 (en) * 2011-03-22 2012-09-27 Sanghyun Lee P-/metal floating gate non-volatile storage element

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9935115B2 (en) 2015-11-18 2018-04-03 Toshiba Memory Corporation Nonvolatile semiconductor storage device and method of manufacturing nonvolatile semiconductor storage device

Also Published As

Publication number Publication date
US20140284682A1 (en) 2014-09-25

Similar Documents

Publication Publication Date Title
CN109148461B (zh) 3d存储器件及其制造方法
US7511332B2 (en) Vertical flash memory
KR102128469B1 (ko) 반도체 장치
JP2012227326A (ja) 不揮発性半導体記憶装置とその製造方法
JP2012094694A (ja) 不揮発性半導体記憶装置
JP2006286720A (ja) 半導体装置およびその製造方法
JP2014179361A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2014183293A (ja) 不揮発性半導体記憶装置
KR101194917B1 (ko) 반도체 메모리 소자 및 그 제조방법
US20070090453A1 (en) Non-volatile memory and manufacturing method and operating method thereof
JP2006526284A (ja) ビット線構造およびその製造方法
JP2013191807A (ja) 不揮発性半導体記憶装置およびその製造方法
KR102554249B1 (ko) 비휘발성 기억소자 및 그 제조방법
JP2011253881A (ja) 不揮発性半導体記憶装置
JP2015177187A (ja) 不揮発性半導体記憶装置
JP2011171475A (ja) 不揮発性半導体記憶装置
US11139314B2 (en) Semiconductor device
JP2021106298A (ja) 半導体メモリの製造方法
US10388660B2 (en) Semiconductor device and method for manufacturing the same
US20090184364A1 (en) Non-volatile semiconductor storage device and method of manufacturing the same
US20150263139A1 (en) Semiconductor device
KR20130023616A (ko) 불휘발성 메모리 소자 및 그 제조방법
US20150069488A1 (en) Nonvolatile semiconductor memory device
JP2010135561A (ja) 不揮発性半導体記憶装置
JP2007335750A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150203

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150414

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150416

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20151006