CN109148461B - 3d存储器件及其制造方法 - Google Patents

Abstract

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：半导体衬底；阵列结构，位于半导体衬底上，阵列结构包括位于半导体衬底上方的栅叠层结构、以及贯穿栅叠层结构的多个导电通道；以及接触层，包括沉积形成的金属硅化物，位于半导体衬底中，其中，接触层分别与形成在半导体衬底中的有源区以及导电通道接触。该3D存储器件在衬底中形成接触层，减少了导电通道与衬底中有源区之间的接触电阻，从而为存储单元串的互联提供了很好的条件。

Description

3D存储器件及其制造方法

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，阵列结构包括叠层结构、贯穿叠层结构的沟道柱以及导电通道，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用沟道柱提供选择晶体管和存储晶体管的沟道层与栅介质叠层，以及采用导电通道实现存储单元串的互连。随着叠层结构的层数越来越多，导电通道不能够很好地为存储单元串的互联，叠层结构层数因此受到限制。

期望进一步改进3D存储器件的结构及其制造方法，不仅提高3D存储器件的存储密度，而且进一步提高良率和可靠性。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，其中，在衬底中形成接触层，减少了导电通道与衬底中有源区之间的接触电阻，从而为存储单元串的互联提供了很好的条件。

根据本发明的一方面，提供一种3D存储器件，包括：半导体衬底；阵列结构，位于所述半导体衬底上，所述阵列结构包括位于所述半导体衬底上方的栅叠层结构、以及贯穿所述栅叠层结构的多个导电通道；以及接触层，位于所述半导体衬底中，其中，所述接触层包括沉积形成的金属硅化物，分别与形成在所述半导体衬底中的有源区以及所述导电通道接触。

优选地，所述导电通道通过所述接触层与所述有源区形成欧姆接触。

优选地，所述有源区包括：深阱区，形成在所述半导体衬底中；第一高压阱区，形成在所述深阱区中并且掺杂类型相反；第二高压阱区，与所述第一高压阱区邻接并且掺杂类型相反；第一掺杂区，形成在所述第一高压阱区中并且掺杂类型相同；以及第二掺杂区，形成在所述第二高压阱区中并且掺杂类型相同。

优选地，所述接触层包括：第一接触层，位于所述第一高压阱区中；第二接触层，位于所述第一掺杂区中；以及第三接触层，位于所述第二掺杂区中。

优选地，所述导电通道包括：第一导电通道，与所述第一接触层接触，用于形成多个沟道柱的供源极连接；第二导电通道，与所述第二接触层接触，用于形成所述第一掺杂区与外部电路之间的电连接；以及第三导电通道，与所述第三接触层接触，用于形成所述第二高压阱区与外部电路之间的电连接。

优选地，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层。

优选地，还包括：栅线缝隙，用于将所述栅叠层结构中的所述栅极导体分割成多条栅线。

优选地，所述导电通道位于所述栅线缝隙中。

优选地，所述接触层的材料包括硅化钨。

根据本发明的另一方面，提供一种制造3D存储器件的方法，包括：在所述半导体衬底中沉积形成接触层；以及在所述半导体衬底上形成阵列结构，形成所述阵列结构的步骤包括在所述半导体衬底上方形成栅叠层结构、贯穿所述栅叠层结构形成多个导电通道，其中，所述接触层包括金属硅化物并且分别与形成在所述半导体衬底中的有源区以及所述导电通道接触。

优选地，所述导电通道通过所述接触层与所述有源区形成欧姆接触。

优选地，形成所述有源区的步骤包括：在所述半导体衬底中形成深阱区；在所述深阱区中形成第一高压阱区并且掺杂类型相反；在所述半导体衬底中形成与所述第一高压阱区邻接的第二高压阱区，并且所述第二高压阱区与所述第一高压阱区掺杂类型相反；在所述第一高压阱区中形成第一掺杂区并且掺杂类型相同；以及在所述第二高压阱区中形成第二掺杂区并且掺杂类型相同。

优选地，形成所述接触层的步骤包括：图案化所述衬底，在所述衬底中形成多个开口；以及在所述多个开口中沉积所述金属硅化物。

优选地，所述开口的深度范围包括0-5μm。

优选地，形成所述接触层的步骤包括：在所述第一高压阱区中形成第一接触层；在所述第一掺杂区中形成第二接触层；以及在所述第二掺杂区中形成第三接触层。

优选地，所述导电通道包括：第一导电通道，与所述第一接触层接触，用于形成多个沟道柱的供源极连接；第二导电通道，与所述第二接触层接触，用于形成所述第一掺杂区与外部电路之间的电连接；以及第三导电通道，与所述第三接触层接触，用于形成所述第二高压阱区与外部电路之间的电连接。

优选地，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层。

优选地，形成导电通道的步骤包括形成栅线缝隙，用于将所述栅叠层结构中的栅极导电层分割成多条栅线，在所述栅线缝隙中形成导电通道。

优选地，形成导电通道的步骤包括：刻蚀所述第一阵列结构，形成导电通道孔；以及在所述导电通道孔中沉积所述导电通道的材料，其中，所述刻蚀在遇到所述接触层时停止。

优选地，所述接触层的材料包括硅化钨。

根据本发明实施例的3D存储器件及其制造方法，通过在衬底中形成接触层，并使触层分别与形成在半导体衬底中的有源区以及导电通道接触，从而减少了导电通道与衬底中有源区之间的接触电阻与接触电容。

与现有技术不同，本发明实施例的3D存储器采用接触层使电通道与有源区形成欧姆接触，增大了电通道与有源区形成欧姆接触的面积，从而减少了电通道与有源区之间的电阻率，提高了3D存储器的电性和良率。

进一步地，本发明实施例的3D存储器件制造方法采用接触层作为刻蚀停止层，当刻蚀到达接触层时停止，增大了刻蚀窗口，增加了刻蚀层数。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。

图2示出根据本发明实施例的3D存储器件的立体图。

图3示出根据本发明实施例的3D存储器件制造方法的流程图。

图4至8示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

在理想的工艺中，采用刻蚀步骤与填充步骤形成贯穿阵列结构的导电通道。在填充步骤中，先沉积金属(例如，TI)加热与底部硅衬底反应形成TiSix来作为接触层实现欧姆接触并降低接触电阻。然而，本申请的发明人发现，随着阵列结构的叠层结构的层数越来越多，刻蚀步骤无法保证刻蚀终点的开口与衬底中有源区的面积匹配，若导电通道与衬底之间的接触不足(例如，Ti沉积不足或TISIx厚度不足)，器件的导电性能将会大幅降低，从而影响产品良率。因此，期待进一步改进导电通道与有源区的接触结构，从而进一步提高良率和可靠性。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线(Bit-Line,BL)，第二端连接至源极线(Source Line,SL)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线(Selection Gate for Drain,SGD)，第二选择晶体管Q2的栅极连接至源选择线(Selection Gate for Source,SGS)。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。

如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体层122和123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。

在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。

在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。

在写入操作中，存储单元串100利用FN隧穿效应将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，源选择线SGS偏置到大约零伏电压，使得对应于源选择线SGS的选择晶体管Q2断开，串选择线SGD偏置到高电压VDD，使得对应于串选择线SGD的选择晶体管Q1导通。进一步地，位线BL2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

图2示出3D存储器件的立体图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。

在该实施例中示出的3D存储器件包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。

沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。

沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

串选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SGD1至SGD4之一)。

存储晶体管M1和M4的栅极导体层121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体层121由栅线缝隙分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。

源选择晶体管Q2的栅极导体连接成一体。如果源选择晶体管Q2的栅极导体123由栅线缝隙分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条源选择线SGS。

优选地，在衬底半导体衬底101中例如包括CMOS电路。采用导电通道提供CMOS电路与外部电路之间的电连接。

图3示出根据本发明实施例的3D存储器件制造方法的流程图，图4至图8示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取，下面将结合图3至图8对发明存储器结构的制造方法进行详细的说明。

在步骤S01中，在半导体衬底中沉积形成接触层。具体地，如图4所示，在半导体衬底101中形成有源区，包括：深阱区102、第一高压阱区103、第二高压阱区104、第一掺杂区105以及第二掺杂区106。深阱区102与第二高压阱区104位于半导体衬底101中，第一高压阱区103位于深阱区102中，并且第一高压阱区103与第二高压阱区104邻接，第一掺杂区105位于第一高压阱区103中，第二掺杂区106位于第二高压阱区104中，其中，半导体衬底101、第一高压阱区103以及第一掺杂区105为第一掺杂类型，深阱区102、第二高压阱区104以及第二掺杂区106为第二掺杂类型，第一掺杂类型可选自N型掺杂与P型掺杂的一种，第二掺杂类型可选自N型掺杂与P型掺杂的另一种，在本实施例中，第一掺杂类型为P型掺杂，第二掺杂类为N型掺杂。在本实施例中，高压P阱(第一高压阱区)103作为沟道柱的公共源区，高压N阱(第二高压阱区)104用于对公共源区的预充电，P+掺杂区(第一掺杂区)105和N+掺杂区(第二掺杂区)106分别作为接触区以减小接触电阻。

进一步地，例如在半导体衬底101的表面上形成光致抗蚀剂掩模，然后进行各向异性刻蚀，在第一高压阱区103、第一掺杂区105以及第二掺杂区106中分别形成开口10，开口10的深度范围包括0-5μm，如图5所示。

现有技术中，需要从阵列结构开始向衬底打孔，为保证导电通道与衬底的接触面积，衬底中的孔深相对较深，在实际生产中，操作难度较大，与现有技术相比，本发明实施例开口10的深度较浅，且不需要经过阵列结构，可以直接在半导体衬底101上形成，更加简单、方便。

进一步地，例如利用化学气相沉积法(Chemical Vapor Deposition,CVD)、物理气相沉积法(Physical Vapor Deposition,PVD)、原子层沉积(Atomic Layer Deposition,ALD)在开口10中形成接触层，包括：位于第一高压阱区103中的多个第一接触层1071、位于第一掺杂区105中的第二接触层1072、以及位于第二掺杂区106中的第三接触层1073。接着，利用化学机械抛光工艺(Chemical Mechanical Polishing,CMP)对半导体衬底101进行抛光，如图6所示。

在本实施例中，接触层的材料包括金属硅化物，例如硅化钨，由于开口10的深度较浅，且直接将接触层的材料沉积在开口10中，从而使接触材料在开口10中均匀分布。

在步骤S02中，在半导体衬底上形成阵列结构。具体地，在半导体衬底101上方形成包括交替堆叠的多个层间绝缘层141和多个牺牲层的绝缘叠层结构。在该实施例中，半导体衬底101例如是单晶硅衬底，层间绝缘层141例如由氧化硅组成，牺牲层例如由氮化硅组成。在下文中，牺牲层将替换成栅极导体层121、122和122等，以形成叠层结构120，栅极导体层进一步连接至字线，并采用绝缘层142覆盖绝缘叠层结构，如图7所示。

进一步地，在阵列结构中形成贯穿绝缘叠层结构的沟道柱110以及在栅叠层结构中形成导电通道以形成本实施例的3D存储器件，如图8所示。

在沟道柱110的中间部分，沟道柱110包括依次堆叠在沟道层上的隧穿介质层、电荷存储层和阻挡介质层，在沟道柱110的两端，沟道柱110包括堆叠在沟道层上的阻挡介质层。沟道柱110的下端与半导体衬底101中的高压P阱103相接触。在最终的3D存储器件中，沟道柱110的上端与位线相连接，从而形成有效的存储单元。

形成导电通道的步骤包括：刻蚀第一阵列结构以形成导电通道孔，刻蚀在遇到接触层时停止，这是由于接触层的材料为硅化钨，硅化钨相对于氧化物与氮化物的选择性比较高，使接触层可以作为刻蚀停止层。接着，在导电通道孔中沉积导电通道的材料，以形成与有源区接触的导电通道，导电通道通过接触层与有源区形成欧姆接触。导电通道的材料包括氮化钛或钨，也可以是氮化钛和钨的组合，还可以是氮化钛、钨以及多晶硅的组合。具体地，当导电通道的材料包括氮化钛和钨时，导电通道的芯部的材料为钨，氮化钛围绕芯部并与导电通道的内表面接触。当导电通道的材料包括氮化钛、钨以及多晶硅时，导电通道的芯部的材料包括钨与多晶硅，芯部的下部为多晶硅，芯部的上部为钨以满足应力需求，氮化钛围绕芯部并与导电通道的内表面接触。

现有技术中，导电通道的材料需要从阵列结构向衬底中的孔沉积，由于工艺限制，导致孔内填充的材料分布不均，无法保证导电通道与半导体衬底的接触面积，与现有技术相比，本发明实施例的导电通道的材料仅需要与接触层接触即可，而接触层在之前的步骤中已经形成在半导体衬底中，保证了接触层与衬底的接触面积，进而保证了导电通道与衬底的接触面积。

在本实施例中，导电通道孔可以是栅线缝隙，用于将栅叠层结构中的栅极导体层121、122、123分割成多条栅线，导电通道形成在栅线缝隙中。

在本实施例中，导电通道包括：第一导电通道151、第二导电通道152以及第三导电通道153，其中，第一导电通道151与第一接触层1071接触，用于形成多个沟道柱110的供源极连接，第二导电通道152与第二接触层1072接触，用于形成高压p阱区103与外部电路之间的电连接，第三导电通道153与第三接触层1073接触，用于形成高压n阱区与外部电路之间的电连接。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (11)

1.一种制造3D存储器件的方法，包括：

在半导体衬底中沉积形成接触层；以及

在所述半导体衬底上形成阵列结构，形成所述阵列结构的步骤包括在所述半导体衬底上方形成栅叠层结构、贯穿所述栅叠层结构的多个沟道柱以及形成多个导电通道，部分所述导电通道贯穿所述栅叠层结构，

其中，所述接触层包括金属硅化物并且分别与形成在所述半导体衬底中的有源区以及所述导电通道接触，

至少部分所述导电通道用于形成所述多个沟道柱的供源极连接。

2.根据权利要求1所述的方法，其中，所述导电通道通过所述接触层与所述有源区形成欧姆接触。

3.根据权利要求1所述的方法，其中，形成所述有源区的步骤包括：

在所述半导体衬底中形成深阱区；

在所述深阱区中形成第一高压阱区并且掺杂类型相反；

在所述半导体衬底中形成与所述第一高压阱区邻接的第二高压阱区，并且所述第二高压阱区与所述第一高压阱区掺杂类型相反；

在所述第一高压阱区中形成第一掺杂区并且掺杂类型相同；以及

在所述第二高压阱区中形成第二掺杂区并且掺杂类型相同。

4.根据权利要求1所述的方法，其中，形成所述接触层的步骤包括：

图案化所述衬底，在所述衬底中形成多个开口；以及

在所述多个开口中沉积所述金属硅化物。

5.根据权利要求4所述的方法，其中，所述开口的深度范围包括0-5μm，所述开口的深度不包括0μm。

6.根据权利要求3所述的方法，其中，形成所述接触层的步骤包括：

在所述第一高压阱区中形成第一接触层；

在所述第一掺杂区中形成第二接触层；以及

在所述第二掺杂区中形成第三接触层。

7.根据权利要求6所述的方法，其中，所述导电通道包括：

第一导电通道，与所述第一接触层接触，用于形成所述多个沟道柱的供源极连接，所述第一导电通道贯穿所述栅叠层结构；

第二导电通道，与所述第二接触层接触，用于形成所述第一掺杂区与外部电路之间的电连接；以及

第三导电通道，与所述第三接触层接触，用于形成所述第二高压阱区与外部电路之间的电连接。

8.根据权利要求1所述的方法，其中，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层。

9.根据权利要求1所述的方法，其中，形成导电通道的步骤包括形成栅线缝隙，用于将所述栅叠层结构中的栅极导电层分割成多条栅线，在所述栅线缝隙中形成导电通道。

10.根据权利要求1所述的方法，其中，形成导电通道的步骤包括：

刻蚀所述阵列结构，形成导电通道孔；以及

在所述导电通道孔中沉积所述导电通道的材料，

其中，所述刻蚀在遇到所述接触层时停止。

11.根据权利要求1-10任一所述的方法，其中，所述接触层的材料包括硅化钨。

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