CN110828470B - 3d存储器件及其制造方法 - Google Patents

Abstract

公开了一种3D存储器件及其制造方法。该方法包括：在衬底中形成公共源区和源接触，所述衬底包括彼此相对的第一表面和第二表面，所述公共源区与所述源接触彼此接触且邻近所述衬底的第一表面；在所述衬底的第一表面上形成存储单元阵列，所述存储单元阵列包括栅叠层结构以及贯穿所述栅叠层结构的多个沟道柱；形成导电通道，所述导电通道从所述衬底的第二表面到达所述公共源区，其中，在形成所述导电通道的步骤中，所述源接触作为蚀刻停止层。该3D存储器件的导电通道位于所述衬底的第二表面中，避免了与字线之间可能出现的漏电情况，并且源接触作为蚀刻停止层，降低了导电通道在形成过程中的工艺控制要求。

Description

3D存储器件及其制造方法

技术领域

本发明涉及存储技术领域，特别涉及一种3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件，即3D存储器件。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存，两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在3D存储器件中，通过在第一晶片的第一表面制造阵列共源极(Array CommonSource，ACS)，在第一晶片的第二表面制造导电通道(ACS CT)，从而消除字线与导电通道之间的漏电可能性，但由于在形成导电通道(ACS CT)的蚀刻过程中没有有效的蚀刻停止层，只能通过控制蚀刻时间来控制通道的深度，因此对工艺控制要求较高。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，通过在第一晶片的第一表面中制作出具有蚀刻停止层功能的嵌入式公共源区，从而有效控制形成导电通道的蚀刻过程，降低工艺中的控制要求。

根据本发明的一方面，提供一种3D存储器件的制造方法，包括：在衬底中形成公共源区和源接触，所述衬底包括彼此相对的第一表面和第二表面，所述公共源区与所述源接触彼此接触且邻近所述衬底的第一表面；在所述衬底的第一表面上形成存储单元阵列，所述存储单元阵列包括栅叠层结构以及贯穿所述栅叠层结构的多个沟道柱，所述多个沟道的底端和所述公共源区之间经由沟道区连接；以及形成导电通道，所述导电通道从所述衬底的第二表面到达所述公共源区，其中，在形成所述导电通道的步骤中，所述源接触作为蚀刻停止层。

优选地，所述衬底和所述公共源区分别为彼此相反的掺杂类型，且所述沟道区为所述衬底的一部分区域。

优选地，所述衬底为第一晶片或第一晶片上的半导体层。

优选地，还包括第二晶片，所述第二晶片和所述第一晶片将所述存储单元阵列夹在二者之间。

优选地，所述形成公共源区和源接触的步骤包括：在所述衬底的第一表面形成开口；在所述开口的侧壁和底部注入掺杂剂以形成所述公共源区；在所述开口中填充导电材料以形成源接触。

优选地，所述开口的截面为近似梯形，且所述开口顶部的宽度大于底部的宽度。

优选地，形成所述导电通道的步骤包括：从所述衬底的第二表面形成到达所述公开源区的通道孔，其中去除所述公共源区位于所述开口底部的至少一部分；以及在所述通道孔中填充导电材料以形成所述导电通道。

优选地，还包括形成与所述导电通道电连接的源极线。

优选地，在形成所述导电通道的步骤之前，还包括：减薄所述第一晶片。

优选地，所述形成存储单元阵列的步骤包括：在所述衬底的第一表面上形成绝缘叠层结构，所述绝缘叠层结构包括堆叠成多个层面的牺牲层以及将所述多个层面的牺牲层彼此隔开的绝缘层；形成栅线缝隙，所述栅线缝隙从所述绝缘叠层结构的表面延伸至所述衬底中的源接触表面附近；经由所述栅线缝隙将所述多个层面的牺牲层置换成多个栅极导体，形成栅叠层结构；采用绝缘材料填充所述栅线缝隙；形成贯穿所述栅极叠层结构的多个沟道柱。

优选地，所述多个沟道柱与所述多个层面的栅极导体形成存储晶体管和选择晶体管。

优选地，所述第二晶片包括CMOS电路，以提供读取所述3D存储器件的存储单元的控制芯片的至少一部分功能。

根据本发明的另一方面，提供一种3D存储器件，包括：第一晶片，包括半导体衬底，所述衬底包括彼此相对的第一表面和第二表面；公共源区、源接触以及导电通道，所述公共源区与所述源接触彼此接触且邻近所述衬底的第一表面，所述导电通道从所述衬底的第二表面到达所述公共源区；存储单元阵列，所述存储单元阵列包括栅叠层结构以及贯穿所述栅叠层结构的多个沟道柱，所述多个沟道柱的底端和所述公共源区之间经由沟道区连接，其中，在形成所述导电通道的过程中，所述源接触作为蚀刻停止层。

优选地，所述衬底和所述公共源区分别为彼此相反的掺杂类型，且所述沟道区为所述衬底的一部分区域。

优选地，所述公共源区通过离子注入工艺形成。

优选地，所述源接触的材料包括W。

优选地，所述第一晶片的半导体衬底经过减薄。

优选地，还包括第二晶片，所述第二晶片和所述第一晶片将所述存储单元阵列夹在二者之间。

优选地，所述公共源区和所述源接触的截面形状为近似梯形，且所述截面靠近所述衬底第一表面的顶部宽度大于底部宽度。

优选地，所述第二晶片为CMOS电路，以提供读取所述3D存储器件的存储单元的控制芯片的至少一部分功能。

本发明提供的3D存储器件及其制造方法，形成存储单元阵列之后，将存储单元阵列的自由表面与第二晶片键合。第二晶片不仅在后续的工艺中作为半导体结构的支撑衬底，使得可以在第一晶片的第二表面中形成导电通道，而且第二晶片还是CMOS电路，作为读取存储单元的控制芯片，因此，第二晶片可以作为最终的3D存储器件的一部分。

在替代的实施例中，可以采用任意的支撑衬底替代第二晶片。该支撑衬底例如是选自半导体衬底、塑料片、金属片、陶瓷片的任意一种组成。在形成存储单元阵列之间，将支撑衬底附着于存储单元阵列的自由表面上，在后续的工艺中作为支撑衬底，使得可以在第一晶片的第二表面上形成导电通道。在最终的3D存储器件中，去除该支撑衬底。进一步将3D存储器件与外部控制芯片相连接。

本发明提供的3D存储器件及其制造方法，在第一晶片的第一表面中形成具有蚀刻停止功能的公共源区ACS，在第一晶片的第二表面中形成导电通道。该方法不仅可以消除字线与导电通道之间可能存在的漏电情况，而且在后续形成导电通道时不需要通过控制蚀刻时间来控制通道孔的深度，降低了工艺中的控制要求。

本发明提供的3D存储器件及其制造方法，公共源区采用梯形侧壁源区，增大了公共源区与半导体衬底之间的接触面积，增强了导电情况，提高了3D存储器件的良率。

本发明提供的3D存储器件及其制造方法，在第二晶片与存储单元阵列的自由表面键合之后，减薄第一晶片，不仅可以保证半导体结构在制造工艺中始终有足够的机械强度，从而可以提高3D存储器件的良率，而且可以减小最终的3D存储器件的厚度，实现小型化。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出了现有技术的3D存储器件结构示意图；

图2a和图2b分别示出3D存储器件的存储单元串的等效电路图和结构示意图；

图3示出了根据本发明实施例的3D存储器件的立体示意图；

图4a至4i示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。

具体实施方式

以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中，除非特别指出，“半导体结构”指的是包括晶片及其上形成的栅叠层结构的中间结构。

在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用单沟道组(single channel formation)结构形成具有存储功能的存储单元串。在现有技术中，为了消除字线与公共源区ACS之间的漏电可能性，在第一晶片的第二表面制造导电通道ACSCT，如图1所示。

参考图1，3D存储器件包括第一晶片110，栅叠层结构，沟道柱130以及第二晶片140。其中，栅叠层结构包括堆叠的多个栅极导体121、122、123，相邻栅极导体之间由绝缘层124彼此隔开。在第一晶片110的第一表面形成有阵列共源极(ACS)112，即公共源区，在第一晶片110的第二表面形成有导电通道(ACS CT)113。但在形成导电通道(ACS CT)113的过程中，由于阵列共源极ACS 112没有有效的蚀刻停止层，只能通过控制蚀刻时间来控制导电通道的通道孔深度，因而对工艺的控制要求较高。

本申请的发明人注意到上述影响3D存储器件的工艺技术难度的问题，因而提出进一步改进的3D存储器件及其制造方法。

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。

图2a和图2b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括3个存储单元的情况。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图2a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M3、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M3的栅极分别连接至字线WL1至WL3的相应字线。

如图2b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M3分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱170。沟道柱170贯穿栅叠层结构。在沟道柱170的中间部分，栅极导体121与沟道层171之间夹有隧穿介质层172、电荷存储层173和阻挡介质层174，从而形成存储晶体管M1至M3。在沟道柱170的两端，栅极导体122和123与沟道层171之间夹有阻挡介质层174，从而形成第一选择晶体管Q1和第二选择晶体管Q2。

在该实施例中，沟道层171例如由掺杂多晶硅组成，隧穿介质层172和阻挡介质层174分别由氧化物组成，例如氧化硅，电荷存储层173由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层171用于提供控选择晶体管和存储晶体管的沟道区，沟道层171的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层171可以是N型掺杂的多晶硅。

在该实施例中，沟道柱170的芯部为附加的绝缘层，沟道层171，隧穿介质层172、电荷存储层173和阻挡介质层174形成围绕芯部绝缘层侧壁的叠层结构。在替代的实施例中，沟道柱170的芯部为沟道层171，隧穿介质层172、电荷存储层173和阻挡介质层174形成围绕芯部的叠层结构。

在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M3使用公共的沟道层171和阻挡介质层174。在沟道柱170中，沟道层171提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和阻挡介质层以及存储晶体管M1至M3的半导体层和阻挡介质层。

在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M3中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层172到达电荷存储层173，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层173中。

在读取操作中，存储单元串100根据存储晶体管M1至M3中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1和M3始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

图3示出了根据本发明实施例的3D存储器件的立体图。为了清楚起见，在图3中仅仅示出了半导体结构和导电结构，而未示出用于将半导体结构和导电结构彼此隔开的层间绝缘层。

如图3所示，在该实施例中示出的3D存储器件200包括第一晶片以及位于第一晶片和第二晶片240之间的存储单元阵列220和位于第一晶片中的源极结构。

第一晶片包括半导体衬底210，半导体衬底210例如为P型衬底，衬底中形成有多个陷区。

源极结构包括公共源区211、源接触212以及导电通道213。公共源区211和源接触212为在半导体衬底210的第一表面中形成的嵌入式结构且互相接触，截面形状例如为梯形，导电通道213在半导体衬底210的第二表面中形成，与源接触212相接触。源接触212还作为在形成导电通道213的通道孔过程中的蚀刻停止层。

存储单元阵列220包括8*3共计24个存储单元串，每个存储单元串包括3个存储单元，从而形成3*8*3共计72个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

存储单元阵列220位于第一晶片的第一表面，包括位于第一晶片上的栅叠层结构、贯穿栅叠层结构的沟道柱230、位于栅叠层结构上的互连结构(图3中未示出)。该互连结构包括多个导电通道，源极线、位线以及至少一个的绝缘层，多个导电通道连接栅极导体与源极线和位线。栅叠层结构例如包括栅极导体221、222和223。栅叠层结构中的多个栅极导体例如形成台阶状，用于提供字线和选择线的导电通道延伸到达相应的栅极导体的空间。

在存储单元阵列220中，存储单元串分别包括各自的沟道柱230，以及公共的栅极导体221、222和223。栅极导体221、222和223与图2b中的存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。

在该实施例中，沟道柱230的内部结构如图2b所示，在此不再进行详细说明。沟道柱230贯穿栅叠层结构，并且排列成阵列。第一晶片的半导体衬底位于栅叠层结构上方，其中在半导体衬底210的第一表面中形成有公共源区211。沟道柱230的第一端通过沟道区共同连接至公共源区211，沟道柱230的第二端经由导电通道连接至相应的位线。栅叠层结构由栅线缝隙(gate line slit)206分割成不同的栅线，公共源区211和源接触212位于与栅线缝隙206位置相对应的半导体衬底210中。

第一选择晶体管Q1的栅极导体222由栅线缝隙(gate line slit)206分割成不同的栅线。同一行的多个沟道柱230的栅线分别经由导电通道连接至相应的布线层。为了清楚起见，在图3中未示出与栅极导体222连接的导电通道和串选择线。

存储晶体管M1至M3的栅极导体221分别连接至相应的字线。如果存储晶体管M1和M3的栅极导体221由栅线缝隙206分割成不同的栅线，则同一层面的栅线分别经由导电通道连接至相应的字线。为了清楚起见，在图3中未示出与栅极导体221连接的字线及其导电通道。

第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管Q2的栅极导体223由栅线缝隙206分割成不同的栅线，则栅线分别经由导电通道连接至相应的地选择线。

在该实施例中，所述3D存储器件还包括第二晶片240，与所述存储单元阵列220电连接。其中，第二晶片240与第一晶片相对设置，将存储单元阵列220夹在两个晶片之间。

图4a至图4i示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图，例如，沿图3中AA线所示的方向截取3D存储器件的局部结构获得的截面图。在截面图中不仅示出多个半导体和/或导电结构，而且示出了将多个半导体和/或导电结构彼此隔开的层间绝缘层。

该方法开始于第一晶片。第一晶片包括半导体衬底210以及在半导体衬底210第一表面形成的多个陷区，其中，第一晶片的第一表面即半导体衬底210的第一表面，第一晶片的第二表面即半导体衬底210的第二表面。在该实施例中，半导体衬底210例如是P型的单晶硅衬底。所述陷区例如为沟道区。

如图4a所示，在半导体衬底210的第一表面形成至少一个开口202。

在该步骤中，在半导体衬底210的第一表面上形成掩膜201，掩膜201例如为光致抗蚀剂层，然后图案化掩膜201并进行各向异性蚀刻，在衬底210中形成开口202。在该实施例中，各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，控制开口202在半导体衬底210中延伸的深度。

在该实施例中，开口202的截面形状例如为梯形，且开口202顶部的宽度大于底部的宽度。当开口202为多个时，多个开口202并行排列。

进一步地，通过开口202在半导体衬底210中形成公共源区211，如图4b所示。

在该步骤中，采用离子注入(IMP)工艺，通过开口202的侧壁表面和底部表面向半导体衬底210中注入相应的掺杂剂，从而在半导体衬底210中形成与半导体衬底210掺杂类型相反的公共源区211，该公共源区211从开口202的表面向半导体衬底210中延伸一定的深度。

在该实施例中，注入的掺杂剂例如为离子P或As。

进一步地，在开口202中沉积导电材料形成源接触212，如图4c所示。

在该步骤中，采用沉积工艺，例如物理气相沉积、化学气相沉积等工艺，在开口202中沉积材料形成源接触212。在沉积之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模203，并通过化学机械抛光使半导体结构的表面平坦化。在该实施例中，源接触212的材料例如为W，公共源区211位于源接触212与半导体衬底210之间。源接触212作为后续导电通道形成过程中的蚀刻停止层。

进一步地，在第一晶片的第一表面上形成绝缘叠层结构，如图4d所示。

该绝缘叠层结构包括堆叠的多个牺牲层205，相邻的牺牲层205由绝缘层224彼此隔开。在该实施例中，绝缘层224例如由氧化硅组成，牺牲层205例如由氮化硅组成。

如下文所述，牺牲层205将置换成栅极导体221至223，栅极导体222一步连接至串选择线，栅极导体223一步连接至地选择线，栅极导体221一步连接至字线。为了形成从栅极导体221至223到达选择线和字线的导电通道，多个牺牲层205例如图案化为台阶状，即，每个牺牲层205的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层205的图案化步骤之后，可以采用绝缘层覆盖绝缘叠层结构。在图4d中将多个牺牲层205之间的层间绝缘层和覆盖绝缘叠层结构的层间绝缘层整体示出为绝缘层205。然而，本发明不限于此，可以采用多个独立的沉积步骤形成多个牺牲层205之间及其上方的多个层间绝缘层。

进一步地，如图4e所示，形成栅线缝隙206，并经由栅线缝隙206将绝缘叠层结构中的牺牲层205置换成栅极导体221至223，形成栅叠层结构。

在该步骤中，在绝缘叠层结构中形成栅线缝隙206，栅线缝隙206从绝缘叠层的表面向下延伸至第一晶片的第一表面，从而暴露半导体衬底210中的源接触212的表面。接着，采用绝缘层224作为蚀刻停止层，经由栅线缝隙206通过蚀刻去除牺牲层205以形成空腔，以及采用金属层填充空腔以形成栅极导体221至223，形成栅叠层结构，其中，多个栅极导体221至223依次堆叠并且由绝缘层224彼此隔开。

在形成栅线缝隙206时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，采用源接触212作为蚀刻停止层，使得蚀刻在第一晶片的源接触212的表面停止。在该实施例中，栅线缝隙206将栅极导体221至223分割成多条栅线。为此，栅线缝隙206贯穿绝缘叠层结构。

在形成空腔时，利用栅线缝隙206作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的牺牲层205从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。

在绝缘叠层结构中的绝缘层224和牺牲层205分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙206。绝缘叠层结构中的牺牲层205的端部暴露于栅线缝隙206的开口中，因此，牺牲层205接触到蚀刻剂。蚀刻剂由栅线缝隙206的开口逐渐向绝缘叠层结构的内部蚀刻牺牲层205。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的绝缘层224去除牺牲层205。

在形成栅极导体221至223时，利用栅线缝隙206作为沉积物通道，采用原子层沉积(ALD)，在空腔中填充金属层，形成栅叠层结构。

在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。

进一步地，如图4f所示，采用绝缘材料填充栅线缝隙206，并在栅叠层结构中形成多个沟道柱230。

在该步骤中，采用沉积工艺，例如物理气相沉积、化学气相沉积等工艺，在半导体结构的表面沉积绝缘材料，将栅线缝隙206中填充满绝缘材料，并通过化学机械抛光使绝缘层224的表面平坦化。

用于填充栅线缝隙206的绝缘材料与用于隔开栅极导体的绝缘层224形成为连续层，因此将二者整体示出为绝缘层224。然而，本发明不限于此，可以采用多个独立的沉积步骤形成相邻栅极导体之间的多个层间绝缘层和栅线缝隙206中的填充材料。

进一步地，在该步骤中，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在栅叠层结构中形成沟道孔。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，采用选择性的蚀刻剂，使得蚀刻到达半导体衬底的表面。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

进一步地，在沟道孔中形成沟道柱230。沟道柱230的侧壁包括多个依次围绕芯部的功能层，在该实施例中，功能层例如为沟道层、遂穿介质层、电荷存储层和阻挡介质层，具体结构如图2b所示。

在最终的3D存储器件中，沟道柱230的上端将与位线相连接，从而形成有效的存储单元。所述沟道柱230的结构例如为ONOP(氧化物-氮化物-氧化物-多晶硅)，即，阻挡介质层、电荷存储层、隧穿介质层和沟道层分别由氧化物、氮化物、氧化物和多晶硅组成。

在该实施例中，沟道柱230还包括作为芯部的绝缘层，沟道层、隧穿介质层、电荷存储层和阻挡介质层形成围绕芯部的叠层结构。在替代的实施例中，沟道柱230中可以省去绝缘层。

进一步地，将第二晶片240与存储单元阵列220键合，如图4g所示。

该步骤中，存储单元阵列220的键合表面为图4g所示半导体结构的自由表面。

在优选的实施例中，存储单元阵列220可以包括附加的互连结构(图中未示出)，例如覆盖位线的层间绝缘层、位于层间绝缘层上的多个外部焊盘、以及将所述多个外部焊盘与多个位线、多个字线、多个源极线、多个选择线中的至少一部分布线相连接的导电通道。存储单元阵列220的键合表面例如是层间绝缘层的表面，并且该键合表面暴露有多个外部焊盘。

第二晶片240的键合表面暴露有多个外部焊盘，在将第二晶片240与存储单元阵列220彼此键合时，第二晶片240的外部焊盘和存储单元阵列220的外部焊盘彼此接触，从而实现第二晶片240与存储单元阵列220之间的电连接。

第二晶片240例如可以为CMOS电路。第二晶片240包括半导体衬底、位于半导体衬底中的多个晶体管，位于半导体衬底上的绝缘层，位于绝缘层上的外部焊盘以及位于绝缘层中在垂直于半导体衬底的表面的方向上提供互连的导电通道。多个晶体管和外部焊盘被绝缘层彼此隔开，导电通道提供晶体管与外部焊盘之间的电连接。

进一步地，减薄第一晶片，并在第一晶片的第二表面中形成通道孔204，如图4h所示。

在该步骤中，通过蚀刻工艺或化学机械抛光工艺从第一晶片的第二表面对第一晶片进行减薄，并在减薄后的第一晶片的第二表面，形成多个通道孔204。在使用蚀刻工艺对第一晶片进行减薄时，可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，还可以采用选择性的湿法蚀刻或气相蚀刻，在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，在气相蚀刻中使用蚀刻气体作为蚀刻剂，例如通过控制蚀刻时间，使得蚀刻在减薄第一晶片后停止蚀刻。

进一步地，在第一晶片的第二表面上形成掩膜，掩膜例如为光致抗蚀剂层，然后图案化掩膜并进行各向异性蚀刻，在第一晶片的半导体衬底210中形成通道孔204，如图4h所示。在该实施例中，各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，采用源接触212作为蚀刻停止层，使得蚀刻在第一晶片第二表面的源接触212的表面停止。

进一步地，通过通道孔204沉积导电材料形成导电通道213，如图4i所示。

在该步骤中，采用沉积工艺，例如物理气相沉积、化学气相沉积等工艺，在半导体结构的表面沉积导电材料，在通道孔204中沉积导电材料，从而形成导电通道213。

在上述的实施例中，在形成存储单元阵列之后，将存储单元阵列220的自由表面与第二晶片240键合。第二晶片240不仅在后续的工艺中作为半导体结构的支撑衬底，使得可以在第一晶片的第二表面中形成导电通道213，而且第二晶片240还是CMOS电路，作为读取存储单元的控制芯片。因此，第二晶片240作为最终的3D存储器件的一部分。

在替代的实施例中，可以采用任意的支撑衬底替代第二晶片240。该支撑衬底例如是选自半导体衬底、塑料片、金属片、陶瓷片的任意一种组成。在形成存储单元阵列220之间，将支撑衬底附着于存储单元阵列220的自由表面上，在后续的工艺中作为支撑衬底，使得可以在第一晶片的第二表面中形成导电通道213。在最终的3D存储器件中，去除该支撑衬底。进一步将3D存储器件与外部控制芯片相连接。

根据该实施例的方法，在第一晶片的第一表面中形成具有蚀刻停止功能的公共源区ACS211和源接触212，在第一晶片的第二表面中形成导电通道213。该方法不仅可以消除字线与导电通道213之间可能存在的漏电情况，而且在后续形成导电通道213时不需要通过控制蚀刻时间来控制通道孔204的深度，降低了工艺中的控制要求。

本发明提供的3D存储器件及其制造方法，公共源区211采用梯形侧壁源区，增大了公共源区211与半导体衬底210之间的接触面积，增强了导电情况，提高了3D存储器件的良率。

进一步地，在第二晶片240与存储单元阵列220的自由表面键合之后，减薄第一晶片，不仅可以保证半导体结构在制造工艺中始终有足够的机械强度，从而可以提高3D存储器件的良率，而且可以减小最终的3D存储器件的厚度，实现小型化。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (20)

1.一种3D存储器件的制造方法，包括：

在衬底中形成公共源区和源接触，所述衬底包括彼此相对的第一表面和第二表面，所述公共源区与所述源接触彼此接触且邻近所述衬底的第一表面；

在所述衬底的第一表面上形成存储单元阵列，所述存储单元阵列包括栅叠层结构以及贯穿所述栅叠层结构的多个沟道柱，所述多个沟道的底端和所述公共源区之间经由沟道区连接；以及

形成导电通道，所述导电通道从所述衬底的第二表面到达所述公共源区，

其中，在形成所述导电通道的步骤中，所述源接触作为蚀刻停止层。

2.根据权利要求1所述的制造方法，其中，所述衬底和所述公共源区分别为彼此相反的掺杂类型，且所述沟道区为所述衬底的一部分区域。

3.根据权利要求1所述的制造方法，其中，所述衬底为第一晶片或第一晶片上的半导体层。

4.根据权利要求3所述的制造方法，其中，还包括第二晶片，所述第二晶片和所述第一晶片将所述存储单元阵列夹在二者之间。

5.根据权利要求1所述的制造方法，其中，所述形成公共源区和源接触的步骤包括：

在所述衬底的第一表面形成开口；

在所述开口的侧壁和底部注入掺杂剂以形成所述公共源区；

在所述开口中填充导电材料以形成源接触。

6.根据权利要求5所述的制造方法，其中，所述开口的截面为近似梯形，且所述开口顶部的宽度大于底部的宽度。

7.根据权利要求5所述的制造方法，其中，形成所述导电通道的步骤包括：

从所述衬底的第二表面形成到达所述公共源区的通道孔，其中去除所述公共源区位于所述开口底部的至少一部分；以及

在所述通道孔中填充导电材料以形成所述导电通道。

8.根据权利要求7所述的制造方法，其中，还包括形成与所述导电通道电连接的源极线。

9.根据权利要求3所述的制造方法，其中，在形成所述导电通道的步骤之前，还包括：减薄所述第一晶片。

10.根据权利要求1所述的制造方法，其中，所述形成存储单元阵列的步骤包括：

在所述衬底的第一表面上形成绝缘叠层结构，所述绝缘叠层结构包括堆叠成多个层面的牺牲层以及将所述多个层面的牺牲层彼此隔开的绝缘层；

形成栅线缝隙，所述栅线缝隙从所述绝缘叠层结构的表面延伸至所述衬底中的源接触表面附近；

经由所述栅线缝隙将所述多个层面的牺牲层置换成多个栅极导体，形成栅叠层结构；

采用绝缘材料填充所述栅线缝隙；

形成贯穿所述栅叠层结构的多个沟道柱。

11.根据权利要求10所述的制造方法，其中，所述多个沟道柱与所述多个层面的栅极导体形成存储晶体管和选择晶体管。

12.根据权利要求4所述的制造方法，其中，所述第二晶片包括CMOS电路，以提供读取所述3D存储器件的存储单元的控制芯片的至少一部分功能。

13.一种3D存储器件，包括：

第一晶片，包括半导体衬底，所述衬底包括彼此相对的第一表面和第二表面；

公共源区、源接触以及导电通道，所述公共源区与所述源接触彼此接触且邻近所述衬底的第一表面，所述导电通道从所述衬底的第二表面到达所述公共源区；

存储单元阵列，所述存储单元阵列包括栅叠层结构以及贯穿所述栅叠层结构的多个沟道柱，所述多个沟道柱的底端和所述公共源区之间经由沟道区连接，

其中，在形成所述导电通道的过程中，所述源接触作为蚀刻停止层。

14.根据权利要求13所述的3D存储器件，其中，所述衬底和所述公共源区分别为彼此相反的掺杂类型，且所述沟道区为所述衬底的一部分区域。

15.根据权利要求14所述的3D存储器件，其中，所述公共源区通过离子注入工艺形成。

16.根据权利要求13所述的3D存储器件，其中，所述源接触的材料包括W。

17.根据权利要求13所述的3D存储器件，其中，所述第一晶片的半导体衬底经过减薄。

18.根据权利要求13所述的3D存储器件，其中，还包括第二晶片，所述第二晶片和所述第一晶片将所述存储单元阵列夹在二者之间。

19.根据权利要求13所述的3D存储器件，其中，所述公共源区和所述源接触的截面形状为近似梯形，且所述截面靠近所述衬底第一表面的顶部宽度大于底部宽度。

20.根据权利要求18所述的3D存储器件，其中，所述第二晶片为CMOS电路，以提供读取所述3D存储器件的存储单元的控制芯片的至少一部分功能。