CN109037230A - 半导体存储器件及其制造方法 - Google Patents

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Abstract

一种半导体存储器件包括第一半导体芯片和第二半导体芯片。第一半导体芯片和第二半导体芯片中的每个半导体芯片可以包括单元阵列区域和外围电路区域。单元阵列区域可以包括电极结构和竖直结构，该电极结构包括顺序地堆叠在体导电层上的电极，该竖直结构延伸穿过电极结构并连接到体导电层。外围电路区域可以包括体导电层上的残留衬底，并且外围晶体管位于该残留衬底上。第二半导体芯片的体导电层的底表面可以面向第一半导体芯片的体导电层的底表面。

Description

半导体存储器件及其制造方法
相关申请的交叉引用
本申请要求于2017年6月12日向韩国知识产权局提交的编号为10-2017-0073390以及2017年11月6日向韩国知识产权局提交的编号为10-2017-0146813的韩国专利申请的优先权，其整体内容通过引用并入本文。
技术领域
本公开涉及半导体器件及其制造方法，并且具体涉及三维非易失性存储器件及其制造方法。
背景技术
半导体器件被期望具有更高的集成度，以满足消费者对卓越性能和低廉价格的需求。在半导体存储器件的情况下，由于集成度是确定产品价格的重要因素，所以尤其期望增加的集成度。在传统的二维或平面半导体存储器件的情况下，由于它们的集成度主要由单元存储器单元所占据的面积来确定，所以集成度受到精细图案(pattern)形成技术和技巧的水平(“成熟度”)的很大影响。然而，增加图案精细度所需的工艺设备可能非常昂贵。结果，与用于增加集成度的这种工艺设备相关的资本支出可能对增加二维或平面半导体存储器件的集成度造成实际限制。
发明内容
本发明构思的一些示例实施例提供一种能够简化半导体存储器件的制造过程和/或提高半导体存储器件的可靠性的方法。
本发明构思的一些示例实施例提供具有减小的厚度的半导体存储器件。
根据本发明构思的一些示例实施例，一种半导体存储器件可以包括第一半导体芯片和第二半导体芯片。第一半导体芯片和第二半导体芯片中的每个半导体芯片可以包括单元阵列区域和外围电路区域。该单元阵列区域包括电极结构和多个竖直结构，该电极结构包括顺序堆叠在体导电层上的多个电极，该竖直结构延伸穿过电极结构并连接到体导电层。该外围电路区域包括体导电层上的残留衬底，并且外围晶体管位于该残留衬底上。第二半导体芯片的体导电层的底表面面向第一半导体芯片的体导电层的底表面。
根据本发明构思的一些示例实施例，一种半导体存储器件可以包括第一半导体芯片和第二半导体芯片。第一半导体芯片和所述第二半导体芯片中的每个半导体芯片可以包括单元阵列区域和外围电路区域。该单元阵列区域包括电极结构和多个竖直结构，该电极结构包括顺序堆叠在体导电层上的多个电极，该竖直结构延伸穿过电极结构并连接到体导电层。外围电路区域可以包括体导电层上的残留衬底。该残留衬底可以比体导电层更厚。第二半导体芯片的底表面面向第一半导体芯片的底表面。第二半导体芯片的体导电层可以电连接到第一半导体芯片的体导电层。
根据本发明构思的一些示例实施例，一种制造半导体存储器件的方法，方法可以包括制备第一半导体芯片和第二半导体芯片。第一半导体芯片和第二半导体芯片中的每个半导体芯片包括单元阵列区域和外围电路区域。该单元阵列区域包括电极结构和多个竖直结构，该电极结构包括顺序堆叠在体导电层上的多个电极，该竖直结构延伸穿过电极结构并连接到体导电层。外围电路区域包括在体导电层上的残留衬底，并且外围晶体管位于该残留衬底上。该方法还包括将第二半导体芯片绑定到所述第一半导体芯片上，使得第一半导体芯片和第二半导体芯片各自的底表面彼此面对面。
附图说明
根据下面结合附图的简要描述将更清楚地理解示例实施例。附图表示如本文所述的非限制性示例实施例。
图1是示意性示出根据本发明构思的一些示例实施例的半导体存储器件的单元阵列区域的电路图。
图2A是示出根据本发明构思的一些示例实施例的半导体存储器件的平面图。
图2B是沿图2A的线IIB-IIB'-IIB截取的截面图。
图3A和图3B是示出图2B的区域“A”的放大视图。
图4是示出根据本发明构思的一些示例实施例的第一半导体芯片的平面图。
图5、图6、图7、图8、图9、图10、图11、图12、图13和图14是沿图4的线V-V'截取的截面图，以示出了根据本发明构思的一些示例实施例的制造第一半导体芯片的方法。
图15是示出根据本发明构思的一些示例实施例的半导体存储器件的截面图。
图16是示出图15的区域“C”的放大图。
图17是示出根据本发明构思的一些示例实施例的第一半导体芯片的截面图。
图18是示出根据本发明构思的一些示例实施例的半导体存储器件的截面图。
图19是示出根据本发明构思的一些示例实施例的第一半导体芯片的截面图。
图20是示出根据本发明构思的一些示例实施例的半导体存储器件的截面图。
图21至图28是沿图4的线I-I'截取的截面图以示出根据本发明构思的一些示例实施例的半导体存储器件。
应该注意的是，这些图旨在说明在某些示例实施例中使用的方法、结构和/或材料的一般特性，以补充以下提供的书面描述。然而，这些附图不是按比例绘制的，并且可能不会精确地反映任何给定示例实施例的精确结构或性能特征，并且不应被解释为限定或限制由示例实施例涵盖的值或属性的范围。例如，为了清楚起见，分子、层、区域和/或结构元件的相对厚度和位置可以减小或放大。在各个附图中使用相似或相同的附图标记旨在指示存在相似或相同的元件或特征。
具体实施方式
现在将参考附图更充分地描述本发明构思的示例实施例，在附图中示出了示例实施例。
图1是示意性示出根据本发明构思的一些示例实施例的半导体存储器件的单元阵列的电路图。
参考图1，半导体存储器件的单元阵列可以包括公共源极线CSL、多个位线BL以及设置在公共源极线CSL和位线BL之间的多个单元串CSTR。
公共源极线CSL可以是设置在衬底上的导电层或形成在衬底中的杂质区域。位线BL可以是设置在衬底上并与衬底隔开的导电图案(例如，金属线)。位线BL可以二维地排列，并且位线BL中的每一条可以并联地连接到多个单元串CSTR。单元串CSTR可以共同连接到公共源极线CSL。换句话说，多个单元串CSTR可以设置在位线BL和公共源极线CSL之间。在一些示例实施例中，可以提供多个公共源极线CSL。这里，公共源极线CSL可以被施加基本上相同的电压。在某些实施例中，公共源极线CSL的电位可以被独立控制。
单元串CSTR中的每一个可以包括连接到公共源极线CSL的地选择晶体管GST、连接到位线BL的串选择晶体管SST、以及设置在地选择晶体管GST和串选择晶体管SST之间的多个存储单元晶体管MCT。地选择晶体管GST、串选择晶体管SST和存储器单元晶体管MCT可以彼此串联连接。
公共源极线CSL可以共同连接到地选择晶体管GST的源极。此外，设置在公共源极线CSL和位线BL之间的地选择线GSL、多个字线WL1-WLn以及多个串选择线SSL可以分别用作地选择晶体管GST、存储器单元晶体管MCT和串选择晶体管SST的栅电极。此外，存储器单元晶体管MCT中的每一个可以包括数据存储元件。
图2A是示出根据本发明构思的一些示例实施例的半导体存储器件的平面图。图2B是沿图2A的线IIB-IIB'-IIB截取的截面图。图3A和图3B是示出图2B的区域“A”的放大视图。
参考图2A和图2B以及图3A和图3B，可以提供包括第一半导体芯片C1和第二半导体芯片C2的半导体存储器件ME。第一半导体芯片C1可以是与第二半导体芯片C2基本相同或相似的存储芯片。在下文中，将参考第一半导体芯片C1来描述第一半导体芯片C1和第二半导体芯片C2。
第一半导体芯片C1可以包括单元阵列区域CR，连接区域ER和外围电路区域PR。作为示例，第一半导体芯片C1可以是FLASH存储器芯片。单元阵列区域CR可以是其上设置有多个存储器单元的区域，并且在一些示例实施例中，图1的单元阵列可以设置在单元阵列区域CR上。
外围电路区域PR可以是其上设置有字线驱动器、感测放大器、行解码器和列解码器、以及控制电路的区域。为了便于说明，外围电路区域PR被示出为位于单元阵列区域CR的侧边区域中的一个中，但是在某些实施例中，外围电路区域PR可以进一步包括位于单元阵列区域CR的其他侧边区域中的至少一个中的一部分。作为示例，外围电路区域PR可以被设置为包围单元阵列区域CR。
连接区域ER可以是其上设置有连接焊盘的区域。这里，连接焊盘可以是将在以下描述的栅电极的端部，并且可以被形成为具有阶梯形状，允许到栅电极的电连接。
残留衬底103可以设置在外围电路区域PR上，并且外围晶体管PT可以设置(“定位”)在残留衬底103上。外围晶体管PT中的每一个可以包括栅电极和栅极绝缘层。外围晶体管PT可以包括PMOS晶体管和/或NMOS晶体管。
残留衬底103可以包括掩埋绝缘层BX和掩埋绝缘层BX上的外围有源层UT。在一些示例实施例中，残留衬底103可以是绝缘体上半导体(semiconductor-on-insulator)衬底的一部分。例如，残留衬底103可以是从其去除下部半导体层(lower semiconductorlayer)的绝缘体上硅(silicon-on-insulator，SOI)衬底。残留衬底103可以包括器件隔离层102，该器件隔离层102被设置为穿透掩埋绝缘层BX和外围有源层UT。在某些实施例中，残留衬底103可以是硅衬底，其中不包括绝缘层。在下文中，下面的描述将涉及将SOI衬底用作残留衬底103的示例，但是本发明构思不限于此。
残留衬底103可以具有其上设置有栅电极的顶表面103a和作为顶表面103a的相反表面的底表面103b。作为示例，残留衬底103的顶表面103a和底表面103b之间的距离(即，残留衬底103的厚度)可以在从约50nm到1000μm的范围内。
外围有源层UT可以是具有基本上单晶结构的硅层。在本说明书中，术语“基本单晶结构”可以用于指代形成为具有相同取向而没有内部晶界的晶体结构。此外，它还可以用于指代包括具有晶界或不同取向的至少一个局部小部分但绝大部分形成为具有单晶结构的晶体物。例如，实际上，具有单晶结构的层可以包括多个小角度晶界。
外围有源层UT可以是其中形成了外围晶体管PT的源极区域、漏极区域和沟道区域的区域。作为示例，根据外围晶体管PT的类型，外围有源层UT可以包括被掺杂为具有p型或n型导电性的漏极区域和区域。
残留衬底103的一部分(例如，掩埋绝缘层BX的至少一部分)可以从外围电路区域PR延伸到单元阵列区域CR。在某些实施例中，残留衬底103可以局部地设置在外围电路区域PR中。
根据本发明构思的一些示例实施例，外围电路区域PR可以包括设置在残留衬底103下方的体导电层10。因此，残留衬底103可以在体导电层10上。体导电层10可以与残留衬底103的底表面103b接触，但是本发明构思不限于此。体导电层10可以包括半导体材料和/或金属材料。例如，体导电层10可以包括多晶半导体层(例如，多晶硅层)。体导电层10可以不限于硅层，并且在某些实施例中，体导电层10可以是锗层或硅锗层中的至少一个，或包括锗层或硅锗层中的至少一个。体导电层10不仅可以设置在外围电路区域PR中，还可以设置在单元阵列区域CR中。体导电层10可以具有第一导电类型(例如，p型)。
残留衬底103可以包括电连接到体导电层10的拾取杂质区域173。拾取杂质区域173可以具有与体导电层相同的导电类型(例如，共同的导电类型)例如，拾取杂质区域173可以是第一导电类型。残留衬底103可以包括形成在拾取杂质区域173下方的开口OP。再次声明，开口OP可以与拾取杂质区域173竖直重叠。作为示例，开口OP可以是通过去除残留衬底103的掩埋绝缘层BX的一部分而形成的区域。至少如图2B所示，体导电层10可以包括延伸到开口OP中的突出部分。体导电层10可以经由突出部分连接到拾取杂质区域173。
层间绝缘层IL1和IL2可以被设置为覆盖外围晶体管PT。作为示例，层间绝缘层IL1和IL2可以由氧化硅层和/或氮氧化硅层中的至少一个形成，或者包括氧化硅层和/或氮氧化硅层中的至少一个。外围接触件165可以被设置为穿透层间绝缘层IL1和IL2，并且可以连接到外围晶体管PT。连接到外围接触件165的外围线PL可以设置在上部层间绝缘层IL2中。外围接触165和外围线PL可以由导电材料(例如，掺杂硅，金属和导电金属氮化物)中的至少一种形成，或者包括导电材料(例如，掺杂硅，金属和导电金属氮化物)中的至少一种。
单元阵列区域CR可以包括多个电极结构ST，其中的每一个包括顺序堆叠在体导电层10上的栅电极GP。绝缘层120可以设置在栅电极GP之间。例如，栅电极GP和绝缘层120可以交替地和重复地堆叠在体导电层10上。缓冲层111可以设置在栅电极GP中的最下面的一个和体导电层10之间。在一些示例实施例中，绝缘层120和缓冲层111可以由氧化硅层和/或氮氧化硅层中的至少一个形成，或者包括氧化硅层和/或氮氧化硅层中的至少一个。缓冲层111可以比绝缘层120中的每一个更薄。
作为示例，栅电极GP中的最下面的一个可以是地选择晶体管的栅电极的一部分(例如，图1的地选择线GSL的一部分)，并且栅电极GP中的最上面的一个可以是串选择晶体管的栅电极的一部分(例如，图1的串选择线SSL的一部分)。最下面的电极和最上面的电极之间的栅电极GP的其他栅电极中的每一个可以是单元栅电极的一部分(例如，图1的字线WL1-WLn之一的一部分)。尽管示出了六个栅电极，但是构成每个电极结构ST的栅电极的数量可以大于或小于六。
电极结构ST中的栅电极GP中的每一个可以在第一方向D1上延伸。电极结构ST可以在第二方向D2上彼此间隔开，其间插入分隔图案145。例如，可以在电极结构ST之间设置分隔沟槽141，并且分隔图案145可以设置在分隔沟槽141中。分隔图案145中的每一个可以在第一方向D1上延伸。作为示例，分隔图案145可以由氧化硅层、氮化硅层或氮氧化硅层中的至少一个形成，或者包括氧化硅层、氮化硅层或氮氧化硅层中的至少一个。
体导电层10的厚度可以小于残留衬底103的厚度。作为示例，体导电层10的厚度可以是残留衬底103的厚度的大约0.1至大约0.9倍。再次声明，每个半导体芯片的体导电层10可以在往垂直于半导体芯片的底表面延伸的方向上比半导体芯片的残留衬底103更薄。例如，第一体导电层10F可以在往垂直于第一半导体芯片C1的底表面10Fa延伸的方向上比第一半导体芯片C1的残留衬底103更薄，并且第二体导电层10S可以在往垂直于第二半导体芯片C2的底表面10Sa延伸的方向上比第二半导体芯片C2的残留衬底103更薄。进一步再次声明，给定半导体芯片的残留衬底103(第一半导体芯片C1和第二半导体芯片C2的残留衬底103)可以比给定半导体芯片的体导电层10更厚。
公共源极线140可以被设置为穿透分隔图案145并且可以连接到体导电层10。至少如图2B所示，公共源极线140可以位于多个电极结构ST的相邻电极结构ST之间并且可以连接到体导电层10。在一些示例实施例中，公共源极线140中的每一个可以是沿第一方向D1延伸的板形结构。在某些实施例中，公共源极线140中的每一个可以包括多个接触插塞，其被设置为穿透分隔图案145中的每一个。
公共源极线140可以由掺杂硅、金属或导电金属氮化物中的至少一种形成，或包括掺杂硅、金属或导电金属氮化物中的至少一种。例如，在公共源极线140包括掺杂硅的情况下，公共源极线140可以被设置为具有与体导电层10不同的导电类型(例如，第二导电类型)。例如，第二导电类型可以是n型。在公共源极线140包括金属材料(例如，钨、钛、钽、及其氮化物)的情况下，可以在公共源极线140和体导电层10之间进一步设置金属硅化物层(例如，硅化钨层)。
多个竖直结构VS可以被设置为穿透(“延伸穿过”)电极结构ST并且可以连接到体导电层10。竖直结构VS中的每一个可以被成形为类似在朝下的方向上具有减小的宽度的圆柱形。竖直结构VS可以被二维地布置在体导电层10上。在本说明书中，表述“元件，被二维地布置”将用来表示当在平面图中观看时，该元件被布置为在两个正交方向上(例如，在第一方向D1和第二方向D2)形成多个列和多个行。例如，竖直结构VS中的每个列可以包括在第一方向D1上布置的多个竖直结构VS，并且竖直结构VS可以被布置为在电极结构ST中的每一个中形成多个列。作为示例，如图2A所示，竖直结构VS的四个列可以被设置为穿透一个电极结构ST，但是本发明构思不限于此。例如，在电极结构ST中的每一个中设置的列的数量可以大于或小于四。在一些示例实施例中，构成奇数列的竖直结构VS可以在第一方向D1上从构成偶数列的竖直结构VS偏移。
如图3A和3B所示，竖直结构VS中的每一个可以包括掩埋绝缘层139、沟道半导体层CP和数据存储层DS。作为示例，掩埋绝缘层139可以被成形为类似圆柱形，并且沟道半导体层CP和数据存储层DS可以被顺序地设置在掩埋绝缘层139上。在某些实施例中，可以不设置掩埋绝缘层139。作为示例，掩埋绝缘层139可以包括氧化硅层。沟道半导体层CP可以由多晶半导体材料形成，或包括多晶半导体材料。沟道半导体层CP可以处于未掺杂或本征状态，或者可以轻微掺杂以具有第一或第二导电类型。作为示例，沟道半导体层CP可以包括多晶硅层。在某些实施例中，沟道半导体层CP可以包括锗或硅化锗。在某些实施例中，可以设置导电层(例如，金属、导电的金属氮化物、硅化物)或纳米结构(例如，碳纳米管或石墨烯)，而不是沟道半导体层CP。沟道半导体层CP可以被成形为类似底部开口的管状。
数据存储层DS可以包括与栅电极GP相邻的阻挡绝缘层、与沟道半导体层CP相邻的隧道绝缘层、以及其间的电荷存储层。阻挡绝缘层可以由高k介电材料(例如，氧化铝或氧化铪)中的至少一种形成，或包括高k介电材料(例如，氧化铝或氧化铪)中的至少一种。阻挡绝缘层可以是包括多个薄层的多层结构。例如，阻挡绝缘层可以包括第一阻挡绝缘层和第二阻挡绝缘层，并且这里，第一阻挡绝缘层和第二阻挡绝缘层中的每一个可以由氧化铝和/或氧化铪形成，或者包括氧化铝和/或氧化铪。第一阻挡绝缘层和第二阻挡绝缘层中的全部可以沿着沟道半导体层CP延伸或者沿竖直方向延伸，但是在某些实施例中，第一阻挡绝缘层的一部分可以延伸到栅电极GP与绝缘层120之间的区域。
电荷存储层可以是具有导电纳米颗粒的绝缘层或电荷陷阱层。电荷陷阱层可以包括例如氮化硅层。隧道绝缘层可以包括氧化硅层和/或高k电介质层(例如，氧化铪或氧化铝)。电荷存储层和隧道绝缘层可以沿沟道半导体层CP或沿着竖直方向延伸。
如图3A和图3B中所示，数据存储层DS的底表面DSb、沟道半导体层CP的底表面CPb、以及掩埋绝缘层139的底表面139b可以位于基本相同的水平和/或可以彼此共面。作为示例，数据存储层DS的底表面DSb、沟道半导体层CP的底表面CPb、以及掩埋绝缘层139的底表面139b可以与体导电层10的顶表面10a接触。在某些实施例中，根据以下要描述的平坦化工艺，数据存储层DS的底表面DSb、沟道半导体层CP的底表面CPb、以及掩埋绝缘层139的底表面139b之间存在高度差异。
沟道半导体层CP的底表面CPb可以与体导电层10的顶表面10a直接接触。在一些示例实施例中，沟道半导体层CP与体导电层之间可以存在分界面，但是本发明构思不限于此。如图3A中所示，掩埋绝缘层BX可以设置在缓冲层111和体导电层10之间。竖直结构VS可以被设置为穿透缓冲层111和掩埋绝缘层BX，并且可以连接到体导电层。在某些实施例中，缓冲层111可以与栅电极GP中最下面的一个接触。掩埋绝缘层BX可以从外围电路区域PR延伸到单元阵列区域CR(例如，在外围电路区域PR和单元阵列区域CR之间延伸)。
如图3B所示，可以在缓冲层111和体导电层10之间提供蚀刻停止层113。蚀刻停止层113的底表面可以与体导电层10的顶表面10a接触，并且可以位于与数据存储层DS的底表面DSb、沟道半导体层CP的底表面CPb、以及掩埋绝缘层139的底表面139b相同的水平。作为示例，蚀刻停止层113可以由金属氧化物中的至少一种(例如，氧化铝)形成，或包括金属氧化物中的至少一种(例如，氧化铝)。
竖直结构VS可以包括设置在其顶部中的焊盘图案128。焊盘图案128可以由掺杂多晶硅或金属中的至少一种形成，或包括掺杂多晶硅或金属中的至少一种。焊盘图案128中的每一个的侧表面可以与数据存储层DS的内侧表面接触。
位线BL可以设置在竖直结构VS上。位线BL中的每一个可以共同连接到多个竖直结构VS。为了便于说明，图2A中示出了位线BL中的一些。位线BL可以通过位线接触件164电连接到竖直结构VS。将位线BL连接到竖直结构VS的方法不限于图2A所示的方法，并且可以进行各种改变。作为示例，可以在位线BL和位线接触件164之间提供子位线。位线BL和位线接触件164可以由金属(例如，钨、铜、或铝)、导电金属氮化物(例如，氮化钛或氮化钽)或过渡金属(例如，钛或钽)中的至少一种形成，或者包括金属(例如，钨、铜、或铝)、导电金属氮化物(例如，氮化钛或氮化钽)或过渡金属(例如，钛或钽)中的至少一种。
上部互连线ML可以设置在位线BL和外围线PL上。上部互连线ML可以通过上部接触件191连接到位线BL或外围线PL。上部互联线ML和上部接触件191可以由金属或导电金属氮化物中的至少一种形成，或者包括金属或导电金属氮化物中的至少一种。
保护层193可以设置在上部互连线ML上。保护层193可以被设置为覆盖上部层间绝缘层IL2。在一些示例实施例中，保护层193可以由氮化硅或氮氧化硅形成，或者包括氮化硅或氮氧化硅。在某些实施例中，虽然未示出，但可以设置开口以穿透保护层193并暴露上部互连线ML。
如至少在图2B中所示，第二半导体芯片C2的底表面可以被绑定(例如“固定”)到第一半导体芯片C1的底表面。
第一半导体芯片C1的体导电层10F(在下文中，第一体导电层)的底表面10Fa可以面向第二半导体芯片C2的体导电层10S(在下文中，第二体导电层)的底表面10Sa。例如，在半导体存储器件ME中，可以设置第一半导体芯片C1和第二半导体芯片C2以允许体导电层10F和10S彼此连接。第一体导电层10F和第二体导电层10S可以彼此电连接。
作为示例，第一体导电层10F的底表面可以与第二体导电层10S的底表面直接接触。例如，第一半导体芯片C1和第二半导体芯片C2可以被布置为允许第一体导电层10F的底表面与第二体导电层10S的底表面接触，然后，压力和热量可以被施加到第一半导体芯片C1和第二半导体芯片C2，以将第一半导体芯片C1绑定到第二半导体芯片C2。作为示例，当第一半导体芯片C1被绑定到第二半导体芯片C2时，加工温度可以被加热到约300℃到约600℃。在第一体导电层10F和第二体导电层10S之间可能存在结晶的不连续的界面。第一半导体芯片C1和第二半导体芯片C2被示出为具有与插入其间的界面的镜像对称，但是本发明构思不限于此。例如，可以对第一半导体芯片C1和第二半导体芯片C2中的每一个中的单元阵列区域CR和外围电路区域PR的位置、以及栅电极GP的形状和位置进行各种改变。
在根据本发明构思的一些示例实施例的半导体存储器件中，半导体芯片C1和C2可以通过体导电层10彼此连接。因此，可以直接且容易地将半导体芯片C1和C2彼此连接。结果，可以简化制造半导体存储器件的工艺并提高半导体存储器件的可靠性。
此外，在根据本发明构思的一些示例实施例的半导体存储器件中，竖直结构VS可以通过具有相对较小厚度的体导电层10连接到公共源极线140。因此，有可能减小半导体存储器件的厚度。这可以使得有可能增加设置在半导体存储器件中的栅电极的数量和/或包括栅电极的栅极堆叠的数量，并且因此增加半导体存储器件的集成密度。
图4是示出根据本发明构思的一些示例实施例的第一半导体芯片C1的平面图。图5、图6、图7、图8、图9、图10、图11、图12、图13和图14是沿着图4的线I-I'截取的截面图，以示出根据本发明构思的一些示例实施例的制造第一半导体芯片C1的方法。
参考图4和图5，可以提供包括单元阵列区域CR和外围电路区域PR的衬底100。为了便于说明，从图4到图14省略了图2A的连接区域ER。衬底100可以是绝缘体上半导体衬底。作为示例，衬底100可以是绝缘体上硅(SOI)衬底。衬底100可以包括下部半导体层LS、上部半导体层US以及它们之间的掩埋绝缘层BX。下部半导体层LS可以比掩埋绝缘层BX更厚。下部半导体层LS和上部半导体层US中的每一个可以基本上是单晶层。下部半导体层LS和上部半导体层US中的每一个可以是被掺杂为具有第一导电类型的半导体层。第一导电类型可以是p型。在某些实施例中，衬底100可以是其中不包括掩埋绝缘层的硅衬底。
器件隔离层102和外围晶体管PT可以形成在外围电路区域PR之中和之上。器件隔离层102可以被形成为穿透上部半导体层US和掩埋绝缘层BX。器件隔离层102的底表面被示出为与下部半导体层LS的顶表面共面，但是在某些实施例中，器件隔离层102的底表面可以形成在与下部半导体层LS的顶表面隔开的水平。
外围杂质区域171可以形成在上部半导体层US中。外围晶体管PT的形成可以包括在外围杂质区域171上形成栅电极。可以根据外围晶体管PT的类型来确定外围杂质区域171的导电类型。外围杂质区域171的底表面可以与上部半导体层US的底表面相对应。
拾取杂质区域173可以形成在上部半导体层US中。拾取杂质区域173可以被掺杂为具有第一导电类型。拾取杂质区域173可以通过离子注入过程而形成。在形成外围晶体管PT之后，可以形成第一层间绝缘层131以覆盖衬底100。作为示例，第一层间绝缘层131可以由氧化硅层形成，或者包括氧化硅层。
参考图4和图6，可以在单元阵列区域CR中去除衬底100的上部分100u，从而形成凹陷区域RR。作为示例，可以从单元阵列区域CR去除上部半导体层US。因此，在单元阵列区域CR中，掩埋绝缘层BX的顶表面100b可能被暴露。在某些实施例中，可以从单元阵列区域CR去除掩埋绝缘层BX以及上部半导体层US。在下文中，保留在外围电路区域PR中的上部半导体层US的一部分将被称为外围有源层UT。凹陷区域RR的形成可以包括在衬底100上形成掩模图案以暴露单元阵列区域CR，然后使用掩模图案作为蚀刻掩模来蚀刻第一层间绝缘层131和衬底100。蚀刻工艺可以包括干法蚀刻工艺和/或湿法蚀刻工艺中的至少一个。
在一些示例实施例中，参考图3B描述的蚀刻停止层113可以形成在衬底100上。蚀刻停止层113可以局部地形成在单元阵列区域CR中。蚀刻停止层113可以由被选择为相对于将在以下描述的绝缘层120和牺牲层125中的全部具有蚀刻选择性的材料中的至少一种形成。作为示例，蚀刻停止层113可以由金属氧化物中的至少一种(例如，氧化铝)形成，或者包括金属氧化物中的至少一种(例如，氧化铝)。作为另一示例，可以省略蚀刻停止层113。在某些实施例中，可以在形成以下将描述的缓冲层111之后形成蚀刻停止层113。
参考图4和图7，可以在单元阵列区域CR上形成缓冲层111，然后，可以在缓冲层111上交替且重复地形成牺牲层125和绝缘层120。缓冲层111可以是氧化硅层。作为示例，缓冲层111可以通过热氧化过程形成。牺牲层125和绝缘层120可以由被选择为相对于彼此具有蚀刻选择性的不同材料形成。例如，可以选择用于绝缘层120的材料以防止绝缘层120在使用特定蚀刻配方蚀刻牺牲层125的过程中被过度蚀刻。
蚀刻选择性可以通过绝缘层120与牺牲层125的蚀刻速率的比率来定量表示。在一些示例实施例中，牺牲层125可以由其蚀刻选择性相对于绝缘层120在范围1:10到1:200(特别是1:30到1:100)内的材料形成。作为示例，牺牲层125可以由氮化硅，氮氧化硅或多晶硅形成，而绝缘层120可以由氧化硅形成。牺牲层125和绝缘层120可以通过化学气相沉积(chemical vapor deposition，CVD)工艺形成。如图7所示，可以从外围电路区域PR去除牺牲层125和绝缘层120。此后，可以形成第二层间绝缘层132以覆盖外围电路区域PR。作为示例，第二层间绝缘层132可以由氧化硅层形成，或者包括氧化硅层。
参考图4和图8，竖直结构VS可以被形成为穿透牺牲层125和绝缘层120，并且可以连接到下部半导体层LS。竖直结构VS的形成可以包括执行各向异性蚀刻工艺，以形成穿透牺牲层125和绝缘层120并且暴露衬底100的竖直孔(vertical holes)CH，然后在竖直孔CH中顺序地沉积数据存储层DS、沟道半导体层CP、以及掩埋绝缘层139。数据存储层DS、沟道半导体层CP、以及掩埋绝缘层139可以被形成为与图3A和图3B的数据存储层DS、沟道半导体层CP、以及掩埋绝缘层139具有基本相同的特征，并且可以通过化学气相沉积、原子层沉积、以及溅射方法中的至少一种来形成。数据存储层DS和沟道半导体层CP可以被形成为共形地覆盖竖直孔CH的侧表面和底表面。掩埋绝缘层139可以被形成为完全填充竖直孔CH。此后，掩埋绝缘层139和沟道半导体层CP可以部分地凹陷，然后，可以形成焊盘图案128以填充凹陷区域。焊盘图案128可以由掺杂多晶硅层或金属中的至少一个形成，或者包括掺杂多晶硅层或金属中的至少一个。
竖直结构可以被形成为包括插入到衬底100中的下部分VS_B(例如，下部半导体层LS的上部分)。换句话说，可以以过蚀刻的方式执行竖直孔CH的形成，允许竖直孔CH具有比下部半导体层LS的顶表面更低的底表面，且作为结果，竖直结构的下部分VS_B可以埋入下部半导体层LS中。在竖直结构的下部分VS_B中，数据存储层DS可以被形成为包围沟道半导体层CP的下部。可以通过数据存储层DS将通道半导体层CP与下部半导体层LS隔开。
参考图4和图9，分隔沟槽141可以被形成为穿透牺牲层125和绝缘层120。分隔沟槽141可以被形成为暴露下部半导体层LS的顶表面。分隔沟槽141可以通过各向异性蚀刻工艺形成。
参考图4和图10，牺牲层125可以被栅电极GP替代。例如，可以去除由分隔沟槽141暴露的牺牲层125，并且栅电极GP可以在通过去除牺牲层125而形成的空区域中形成。作为示例，可以使用其中包含磷酸的蚀刻溶液来执行牺牲层125的去除。在一些示例实施例中，在形成栅电极GP之前，可以形成阻挡绝缘层以共形地覆盖通过去除牺牲层125而形成的空区域。
分隔图案145和公共源极线140可以在分隔沟槽141中形成，并且公共源极线140可以被形成为穿透分隔图案145，从而连接到衬底100。公共源极线140中的每一个可以是在第一方向D1上延伸的板状结构。作为示例，分隔图案145可以被形成为覆盖分隔沟槽141的侧表面或者具有垫片(spacer)形状，并且公共源极线140可以被形成为填充分隔沟槽141。可替换地，公共电极源极线140的形成可以包括形成穿透分隔图案145的接触孔，并用导电材料填充接触孔。分隔图案145可以由氧化硅、氮化硅或氮氧化硅中的至少一种形成，或者包括氧化硅、氮化硅或氮氧化硅中的至少一种。公共源极线140可以由掺杂硅、金属或导电金属氮化物中的至少一种形成，或者包括掺杂硅、金属或导电金属氮化物中的至少一种。
在公共源极线140包括掺杂硅的情况下，公共源极线140可以(例如，使用原位掺杂法)被掺杂为具有与下部半导体层LS的导电类型不同的导电类型(例如，第二导电类型)。例如，第二导电类型可以是n型。
可以形成第三层间绝缘层135和第四层间绝缘层136以覆盖单元阵列区域CR和外围电路区域PR。位线接触件164可以被形成为穿透第三层间绝缘层135并且连接到竖直结构VS，并且外围接触件165可以被形成为穿透第一到第三层间绝缘层131、132和135，并且连接到外围晶体管PT。外围接触件165中的至少一个可以连接到拾取杂质区域173。位线BL和外围线PL可以形成在第四层间绝缘层136中。第五层间绝缘层137可以被形成为覆盖位线BL和外围线PL。第三至第五层间绝缘层135、136和137可以由氧化硅形成，或者包括氧化硅。位线BL、外围线PL和位线接触件164以及外围接触件165可以由金属(例如，钨、铜、或铝)、导电金属氮化物(例如，氮化钛或氮化钽)、或过渡金属(例如，钛或钽)中的至少一种形成，或者包括(例如，“可以至少部分地包括”)金属(例如，钨、铜、或铝)、导电金属氮化物(例如，氮化钛或氮化钽)、或过渡金属(例如，钛或钽)中的至少一种。
参考图4和图11，可以去除下部半导体层LS。下部半导体层LS的去除过程可以包括：在第五层间绝缘层137上设置载体衬底CS，然后使包括载体衬底CS的结构反向，以允许衬底100的底表面朝上。载体衬底CS可以是绝缘衬底(例如，玻璃衬底)或导电衬底(例如，金属衬底)。作为示例，可以通过插入其间的粘合带和/或粘合层将载体衬底CS绑定到第五层间绝缘层137。
下部半导体层LS的去除过程可以包括化学机械抛光过程。沟道半导体层CP可以通过下部半导体层LS的去除过程而暴露。例如，可以执行下部半导体层LS的去除过程来去除围绕沟道半导体层CP的数据存储层DS的一部分，从而暴露沟道半导体层CP的端部。在一些示例实施例中，可以执行下部半导体层LS的去除过程来去除图10中所示的竖直结构的下部分VS_B。
如上所述，掩埋绝缘层BX的至少一部分可以保留在单元阵列区域CR上，但是在某些实施例中，掩埋绝缘层BX可以从单元阵列区域CR去除，并且缓冲层111可能会暴露。在使用参考图6描述的凹陷区域RR的形成过程的情况下，衬底100的一部分(在下文中，残留衬底103)可以保留在外围电路区域PR上。残留衬底103可以包括在向上方向上暴露的底表面103b和与底表面103b相对的顶表面103a。残留衬底103的底表面103b可以是掩埋绝缘层BX的底表面。残留衬底103的顶表面103a可以是外围有源层UT的顶表面。
参考图4和图12，可以去除掩埋绝缘层BX的一部分以形成暴露拾取杂质区域173的开口OP。开口OP的形成可以包括干法蚀刻过程。在某些实施例中，拾取杂质区域173的形成可以包括形成开口OP以暴露外围有源层UT的一部分，然后在外围有源层UT的暴露部分上执行离子注入工艺。
参考图4和图13，体导电层10可以被形成为覆盖单元阵列区域CR和外围电路区域PR。体导电层10可以包括半导体材料和/或金属材料。作为示例，体导电层10可以由多晶硅形成。体导电层10可以被掺杂为具有第一导电类型(例如，使用原位掺杂工艺)。体导电层10可以使用化学气相沉积工艺或原子层沉积工艺来形成。作为示例，体导电层10的形成可以包括形成非晶硅层并且在其上执行热处理过程。热处理过程可以在从约700℃到约1000℃的温度范围内执行。在一些示例实施例中，体导电层10可以被形成为具有从约5nm到约100μm的范围的厚度。
在外围电路区域PR上，体导电层10可以形成在残留衬底103的底表面103b上。体导电层10可以延伸到开口OP中，并且可以连接到拾取杂质区域173。在单元阵列区域CR上，体导电层10可以连接到沟道半导体层CP。作为示例，体导电层10可以与沟道半导体层CP直接接触。在形成体导电层10之后，可以进一步执行平坦化工艺(例如，化学机械抛光工艺)，并且在某些实施例中，可以省略这种平坦化工艺。
参考图4和图14，可以去除载体衬底CS。接下来，可以执行额外的过程来完成制造第一半导体芯片C1的过程。此后，如参考图2A和图2B所述，第一半导体芯片C1和第二半导体芯片C2可以彼此绑定，从而形成半导体存储器件ME。
图15是示出根据本发明构思的一些示例实施例的半导体存储器件的截面图。图16是示出图15的区域“C”的放大图。为了简要描述，先前描述的元件可以由相同的参考标号来标识而无需重复其重叠的描述。
参考图15和图16，根据一些示例实施例的半导体存储器件ME还可以包括设置在第一半导体芯片C1的第一体导电层10F和第二半导体芯片C2的第二体导电层10S之间的芯片间层184。芯片间层184可以是导电层。第一体导电层10F和第二体导电层10S可以通过芯片间层184彼此电连接。作为示例，芯片间层184可以由金属材料(例如，铜、铝和金)中的至少一种形成，或者包括金属材料(例如，铜、铝和金)中的至少一种。在某些实施例中，芯片间层184可以是由绝缘材料(例如，氧化硅，氮化硅和氮氧化硅)中的至少一种形成，或者包括(例如，至少部分地包括)绝缘材料(例如，氧化硅，氮化硅和氮氧化硅)中的至少一种的绝缘层。
可以通过在将第一半导体芯片C1绑定到第二半导体芯片D2的步骤之前(或在将第一半导体芯片C1绑定到第二半导体芯片D2之前)，在第一体导电层10F和第二体导电层10S中的至少一个上沉淀或附接导电层来形成芯片间层184。作为示例，第一芯片间层184F可以形成在第一体导电层10F上，并且第二芯片间层184S可以形成在第二体导电层10S上。第一芯片间层184F和第二芯片间层184S可以通过在将第一半导体芯片C1绑定到第二半导体芯片C2的步骤中提供的压力和热量而彼此绑定。
图17是示出根据本发明构思的一些示例实施例的第一半导体芯片的截面图。图18是示出根据本发明构思的一些示例实施例的半导体存储器件的截面图。为了简要描述，先前描述的元件可以由相同的参考标号来标识而无需重复其重叠描述。
参考图17，可以在第一半导体芯片C1中形成(“定位”)贯通电极(throughelectrode)VI。接触孔HC可以被形成为穿透(“延伸穿过”)第一体导电层10F。作为示例，接触孔HC可以被形成为穿透(“延伸穿过”)残留衬底103并且暴露外围晶体管PT(例如，外围晶体管PT的栅电极的底表面，所述栅电极在此被称为外围栅电极190)。可以形成隔离绝缘层187以覆盖接触孔HC的侧表面，然后，贯通电极VI可以被形成为穿透(“延伸穿过”)隔离绝缘层187。贯通电极V1可以连接到外围晶体管PT的栅电极(“外围栅电极190”)。贯通电极VI可以通过隔离绝缘层187从第一体导电层10F电断开(“电隔离”，“电绝缘”等)。贯通电极VI可以由金属、导电金属氮化物、或掺杂的半导体材料中的至少一种形成，或者包括金属、导电金属氮化物、或掺杂的半导体材料中的至少一种。隔离绝缘层187可以由氧化硅形成。延伸穿过第一半导体芯片C1的第一体导电层10F和残留衬底103的接触孔HC可以在将第二半导体芯片C2绑定到第一半导体芯片C1之前形成。类似地，延伸穿过第二半导体芯片C2的第二体导电层10S和残留衬底103的接触孔HC可以在将第一半导体芯片C1绑定到第二半导体芯片C2之前形成。
参考图18，第一半导体芯片C1和第二半导体芯片C2可以彼此绑定。第二半导体芯片C2可以被配置为具有与参考图17描述的第一半导体芯片C1基本相同或相似的特征。在绑定步骤中，第一半导体芯片C1的贯通电极V1可以被绑定到第二半导体芯片C2的贯通电极V1，从而可以彼此电连接。第一半导体芯片C1和第二半导体芯片C2可以通过贯通电极VI彼此电连接。重新声明，如图18所示，第一半导体芯片C1的贯通电极V1的底表面可以与第二半导体芯片C2的贯通电极V1的底表面接触(例如，“直接接触”)。
图19是示出根据本发明构思的一些示例实施例的第一半导体芯片的截面图。图20是示出根据本发明构思的一些示例实施例的半导体存储器件的截面图。为了简要描述，先前描述的元件可以由相同的参考标号来标识而无需重复其重叠描述。
参考图19，贯通电极VI可以形成在第一半导体芯片C1中。接触孔HC可以被形成为穿透第一体导电层10F。作为示例，接触孔HC可以被形成为穿透残留衬底103并且暴露外围接触件165的底表面。参考图19，隔离绝缘层187可以被形成为覆盖接触孔HC的侧表面，然后，贯通电极VI可以被形成为穿透隔离绝缘层187。重新声明，隔离绝缘层187可以在形成贯通电极VI之前，在接触孔HC的侧表面上形成。贯通电极VI可以连接到外围接触件165。
参考图20，第一半导体芯片C1和第二半导体芯片C2可以彼此绑定。第二半导体芯片C2可以被配置为具有与参考图19描述的第一半导体芯片C1基本相同或相似的特征。在绑定步骤中，第一半导体芯片C1的贯通电极VI可以被绑定到第二半导体芯片C2的贯通电极V1，从而可以彼此电连接。第一半导体芯片C1和第二半导体芯片C2可以通过贯通电极V1而彼此电连接。
图21至图28是沿图4的线I-I'截取的截面图以示出根据本发明构思的一些示例实施例的半导体存储器件。为了简化描述，将省略对重复组件的说明。
参考图21，根据本发明构思的一些示例实施例，多晶半导体层11和金属层12可以被包括在半导体存储器件的体导电层10中。金属层12可以跨越多晶半导体层11与竖直结构VS间隔开。例如，多晶半导体层11可以是多晶硅层。金属层12可以包括钨、钛、钽、及其任何导电氮化物中的一种或多种。金属层12可以形成得比多晶半导体层11更薄。例如，金属层12可以通过溅射形成。在一些实施例中，可执行多个蚀刻过程以形成用于形成竖直结构VS的竖直孔，并且作为结果，竖直结构VS可具有其宽度不连续地增加或减少的部分。
参考图22，根据本发明构思的一些示例实施例，绝缘图案14可以被包括在半导体存储器件的体导电层10中。例如，绝缘图案14可以穿透体导电层10。绝缘图案14可以包括氧化硅、氮化硅和氮氧化硅中的一种或多种。绝缘图案14的形成可以包括形成体导电层10、蚀刻体导电层10以形成沟槽，以及用绝缘材料填充沟槽。
参考图23，外围电路区域PR可以被设置有其类型与体导电层10的类型不同的层。例如，绝缘图案15可以设置为接触残留衬底103的底表面103b。绝缘图案15可以包括氧化硅、氮化硅和氮氧化硅中的一种或多种。绝缘图案15的形成可以包括去除外围电路区域PR上的体导电层10以在外围电路区域PR上形成空间，以及用绝缘材料填充空间。
参考图24，残留衬底103可以从外围电路区域PR延伸到单元阵列区域CR上。例如，残留衬底103可以在单元阵列区域CR上留下残留部分103E。外围电路区域PR上的残留衬底103可以具有比单元阵列区域CR上的残留部分103E的厚度更大的厚度。
参考图25，残留衬底103可以从外围电路区域PR延伸到单元阵列区域CR上。单元阵列区域CR和外围电路区域PR可以在其上设置有具有基本相同的厚度的半导体衬底100。
参考图26，根据本发明构思的一些示例实施例，体导电层10可以在单元阵列区域CR和外围电路区域PR之间具有不同的杂质浓度。例如，单元阵列区域CR上的体导电层10f的杂质浓度可以大于外围电路区域PR上的体导电层10b的杂质浓度。例如，单元阵列区域CR上的体导电层10f的杂质浓度可以是外围电路区域PR上的体导电层10b的杂质浓度的大约5倍到大约10倍。可以形成体导电层10f，然后体导电层10f被部分去除以形成外围电路区域PR的体导电层10b。
参考图27，根据本发明构思的一些示例实施例，体导电层10可以包括具有彼此不同的杂质浓度的第一半导体层10c和第二半导体层10d。第二半导体层10d可以跨越第一半导体层10c与竖直结构VS隔开。第一半导体层10c可以具有比第二半导体层10d更大的杂质浓度。例如，第一半导体层10c的杂质浓度可以是第二半导体层10d的杂质浓度的大约5倍到大约100倍。第一半导体层10c和第二半导体层10d可以通过在原位掺杂过程中调节杂质掺杂浓度而形成为具有不同的杂质浓度。
参考图28，根据本发明构思的一些示例实施例，体导电层10可以包括在其中局部形成的杂质区域10e。例如，杂质区域10e可以在竖直结构VS下方形成。在体导电层10形成之后，可以执行离子注入工艺以形成杂质区域10e。杂质区域10e均可以具有比体导电层10更高的杂质浓度。例如，杂质区域10e的每个杂质浓度可以是体导电层10的杂质浓度的大约5倍到大约100倍。
根据本发明构思的一些示例实施例，可以提供一种能够简化半导体存储器件的制造工艺和/或提高半导体存储器件的可靠性的方法。根据本发明构思的一些示例实施例，有可能减小半导体存储器件的厚度。
虽然已经具体示出和描述了本发明构思的示例实施例，但本领域普通技术人员应该理解，可以对其进行形式和细节上的变化，而不脱离所附权利要求的精神和范围。

Claims (25)

1.一种半导体存储器件，包括：
第一半导体芯片和第二半导体芯片，所述第一半导体芯片和所述第二半导体芯片中的每个半导体芯片包括：
单元阵列区域，所述单元阵列区域包括：
电极结构，其包括顺序堆叠在体导电层上的多个电极，和
多个竖直结构，其延伸穿过电极结构并连接到体导电层，以及
外围电路区域，所述外围电路区域包括：
体导电层上的残留衬底，并且外围晶体管位于所述残留衬底上，
其中，所述第二半导体芯片的体导电层的底表面面向所述第一半导体芯片的体导电层的底表面。
2.如权利要求1所述的器件，其中，所述第一半导体芯片的体导电层电连接到所述第二半导体芯片的体导电层。
3.如权利要求1所述的器件，其中，所述第一半导体芯片的体导电层的底表面与所述第二半导体芯片的体导电层的底表面直接接触。
4.如权利要求1所述的器件，还包括：
所述第一半导体芯片的体导电层与所述第二半导体芯片的体导电层之间的芯片间层。
5.如权利要求4所述的器件，其中：
所述芯片间层是导电层，并且
所述第一半导体芯片的体导电层通过所述芯片间层电连接到所述第二半导体芯片的体导电层。
6.如权利要求4所述的器件，其中，所述芯片间层是绝缘层。
7.如权利要求1所述的器件，其中，所述残留衬底包括拾取杂质区域，所述拾取杂质区域电连接到体导电层，并且所述拾取杂质区域具有与体导电层共同的导电类型。
8.如权利要求7所述的器件，其中：
所述残留衬底包括在拾取杂质区域下方的开口，并且
所述体导电层包括延伸到所述开口中的突出部分。
9.如权利要求1所述的器件，其中，所述第一半导体芯片和所述第二半导体芯片中的每个半导体芯片还包括贯通电极，所述贯通电极在外围电路区域上并且延伸穿过所述半导体芯片的体导电层。
10.如权利要求9所述的器件，其中，所述贯通电极延伸穿过残留衬底。
11.如权利要求9所述的器件，其中，
所述贯通电极与体导电层电隔离，并且
所述第一半导体芯片和所述第二半导体芯片中的每个半导体芯片还包括在所述半导体芯片的贯通电极和所述半导体芯片的体导电层之间的隔离绝缘层。
12.如权利要求9所述的器件，其中，所述第一半导体芯片的贯通电极的底表面与所述第二半导体芯片的贯通电极的底表面接触。
13.如权利要求9所述的器件，其中，
所述外围电路区域包括外围栅电极和外围接触件，并且
所述贯通电极连接到外围栅电极或外围接触件。
14.如权利要求1所述的器件，其中，所述体导电层在往垂直于半导体芯片的底表面延伸的方向上比残留衬底更薄。
15.如权利要求1所述的器件，其中，
所述残留衬底包括掩埋绝缘层和外围有源层，并且
所述掩埋绝缘层从外围电路区域延伸到单元阵列区域。
16.一种半导体存储器件，包括：
第一半导体芯片和第二半导体芯片，所述第一半导体芯片和所述第二半导体芯片中的每个半导体芯片包括：
单元阵列区域，所述单元阵列区域包括：
电极结构，其包括顺序堆叠在体导电层上的多个电极，和
多个竖直结构，其延伸穿过电极结构并连接到体导电层，以及
外围电路区域，所述外围电路区域包括：
体导电层上的残留衬底，并且所述残留衬底比体导电层更厚，
其中，所述第二半导体芯片的底表面面向所述第一半导体芯片的底表面，并且
所述第二半导体芯片的体导电层电连接到第一半导体芯片的体导电层。
17.如权利要求16所述的器件，其中，所述体导电层包括多晶硅。
18.如权利要求16所述的器件，还包括：
在所述第一半导体芯片的体导电层和所述第二半导体芯片的体导电层之间的芯片间层，
其中，所述第一半导体芯片的体导电层经由芯片间层电连接到所述第二半导体芯片的体导电层。
19.如权利要求16所述的器件，其中，
所述第一半导体芯片和所述第二半导体芯片中的每个半导体芯片包括多个电极结构，所述多个电极结构包括所述电极结构，并且
所述半导体存储器件还包括公共源极线，所述公共源极线在多个电极结构的相邻电极结构之间，并且连接到体导电层。
20.如权利要求16所述的器件，其中，
所述第一半导体芯片和所述第二半导体芯片中的每个半导体芯片还包括贯通电极，所述贯通电极在外围电路区域上，并且顺序地延伸穿过所述半导体芯片的体导电层和残留衬底，并且
所述第一半导体芯片的贯通电极的底表面与所述第二半导体芯片的贯通电极的底表面接触。
21.一种制造半导体存储器件的方法，所述方法包括：
制备第一半导体芯片和第二半导体芯片，其中，所述第一半导体芯片和所述第二半导体芯片中的每个半导体芯片包括单元阵列区域和外围电路区域，所述单元阵列区域包括电极结构和多个竖直结构，所述电极结构包括顺序堆叠在体导电层上的多个电极，所述竖直结构延伸穿过所述电极结构并连接到体导电层，所述外围电路区域包括在体导电层上的残留衬底，并且外围晶体管位于所述残留衬底上。
将所述第二半导体芯片绑定到所述第一半导体芯片上，使得第一半导体芯片和第二半导体芯片各自的底表面彼此面对面。
22.如权利要求21所述的方法，还包括：
在将所述第二半导体芯片绑定到所述第一半导体芯片之前，在所述第一半导体芯片的体导电层和所述第二半导体芯片的体导电层各自的底表面中的至少一个底表面上形成芯片间层。
23.如权利要求21所述的方法，还包括：
在将第二半导体芯片绑定到第一半导体芯片之前，形成延伸穿过所述第一半导体芯片的体导电层和残留衬底的接触孔；并且
在接触孔中形成贯通电极。
24.如权利要求23所述的方法，还包括：
在形成贯通电极之前，在接触孔的侧表面上形成隔离绝缘层。
25.如权利要求24所述的方法，其中：
所述外围电路区域包括外围栅电极和外围接触件，并且
所述接触孔被形成为暴露外围栅电极或外围接触件。
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