CN109378315A - 半导体存储器件及其制造的方法 - Google Patents

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Abstract

一种半导体存储器件包括单元阵列区域和外围电路区域。单元阵列区域包括电极结构和垂直结构，该电极结构包括顺序地堆叠在体导电层上的多个电极，该垂直结构穿透电极结构以便被连接到体导电层。外围电路区域包括体导电层上的剩余衬底。剩余衬底包括掩埋绝缘层、和被提供在掩埋绝缘层上并且是基本单晶的外围有源层。

Description

半导体存储器件及其制造的方法
相关申请的交叉引用
该美国非临时专利申请根据35U.S.C.§119要求在韩国知识产权局于2017年6月12日提交的韩国专利申请第10-2017-0073390号以及于2017年11月6日提交的韩国专利申请第10-2017-0146814号的优先权，其公开通过整体引用而并入本文。
技术领域
发明构思的实施例涉及一种半导体器件及制造该半导体器件的方法，并且更具体地，涉及一种三维(three-dimensional，3D)非易失性存储器件及制造该3D非易失性存储器件的方法。
背景技术
半导体器件已经高度集成以提供优异的性能和低制造成本。具体地，存储器件的集成密度可能是确定其成本的重要因素。常规二维(two-dimensional，2D)半导体存储器件的集成密度可能主要由单位存储单元占据的区域决定。因此，形成精细图案的技术可能严重影响常规2D半导体存储器件的集成密度。然而，自使用极高价格的装置来形成精细图案以来，2D半导体存储器件的集成密度继续增加，但仍然受到限制。
发明内容
发明构思的实施例可以提供具有改进的电特性的半导体存储器件及制造该半导体存储器件的方法。
发明构思的实施例还可以提供能够减小厚度的半导体存储器件及制造该半导体存储器件的方法。
在一方面，半导体存储器件可以包括单元阵列区域和外围电路区域。单元阵列区域可以包括电极结构和垂直结构，该电极结构包括顺序地堆叠在体导电层上的多个电极，该垂直结构穿透电极结构以便连接到体导电层。外围电路区域可以包括体导电层上的剩余衬底。剩余衬底可以包括掩埋绝缘层、和被提供在掩埋绝缘层上并且是基本单晶的外围有源层。
一方面，半导体存储器件可以包括：体导电层，包括单元阵列区域和外围电路区域；电极结构，包括顺序地堆叠在单元阵列区域上的多个电极；垂直结构，穿透电极结构并被连接到体导电层；以及外围电路区域上的剩余衬底。剩余衬底可以包括掩埋绝缘层和掩埋绝缘层上的外围有源层。剩余衬底的顶表面可以高于多个电极中的最下的一个，并且可以低于多个电极中的最上的一个。
在一方面，一种制造半导体存储器件的方法可以包括：蚀刻包括下半导体层的衬底；形成连接到衬底的垂直结构；去除下半导体层；以及形成共同连接到垂直结构的底端的体导电层。衬底可以包括下半导体层、掩埋绝缘层和上半导体层。衬底可以包括单元阵列区域和外围电路区域。蚀刻衬底可以包括去除在单元阵列区域中的上半导体层和掩埋绝缘层。
附图说明
基于附图和所附详细描述，发明构思将变得更加明显。
图1是示出根据发明构思的一些实施例的半导体存储器件的单元阵列的示意性电路图。
图2A是示出根据发明构思的一些实施例的半导体存储器件的平面图。
图2B是沿着图2A的线I-I'得到的横截面图。
图3A和图3B是根据发明构思的一些实施例的图2B的区域‘A’的放大图。
图4A至图4C是根据发明构思的一些实施例的图2B的区域‘B’的放大图。
图5是示出根据发明构思的一些实施例的半导体存储器件的平面图。
图6至图14是用来示出制造根据发明构思的一些实施例的半导体存储器件的方法的、沿着图5的线I-I'得到的横截面图。
图15是用来示出根据发明构思的一些实施例的半导体存储器件的、沿着图2A的线I-I'得到的横截面图。
图16是用来示出根据发明构思的一些实施例的半导体存储器件的、沿着图2A的线I-I'得到的横截面图。
图17是用来示出根据发明构思的一些实施例的半导体存储器件的、沿着图2A的线I-I'得到的横截面图。
图18至图20示出了示出制造根据发明构思的一些实施例的制造半导体存储器件的方法的横截面图。
具体实施方式
将在下文中参考附图详细描述发明构思的实施例。
图1是示出根据发明构思的一些实施例的半导体存储器件的单元阵列的示意性电路图。
参考图1，根据一些实施例的半导体存储器件的单元阵列可以包括公共源极线CSL、多个位线BL以及连接在公共源极线CSL和位线BL之间的多个单元串CSTR。
公共源极线CSL可以是安置在衬底上的导电层或形成在衬底中的掺杂剂区域。位线BL可以是与衬底垂直间隔开的导电图案(例如，金属线)。当在平面图中查看时，位线BL可以二维布置，并且多个单元串CSTR可以与位线BL中的每一个并联连接。单元串CSTR可以共同连接到公共源极线CSL。换句话说，多个单元串CSTR可以连接在公共源极线CSL和多个位线BL之间。在一些实施例中，公共源极线CSL可以被提供为多个。在一些实施例中，可以将相同的电压施加到多个公共源极线CSL。在某些实施例中，公共源极线CSL可以彼此独立地被电控制。
单元串CSTR中的每一个可以包括连接到公共源极线CSL的接地选择晶体管GST、连接到位线BL的串选择晶体管SST以及安置在接地选择晶体管GST和串选择晶体管SST之间的多个存储单元晶体管MCT。接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST可以彼此串联连接。
公共源极线CSL可以共同连接到接地选择晶体管GST的源极。接地选择线GSL、安置在公共源极线CSL和位线BL之间的多个字线WL1至WLn和串选择线SSL可以分别用作接地选择晶体管GST的栅极电极、存储单元晶体管MCT的栅极电极、以及串选择晶体管SST的栅极电极。存储器单元晶体管MCT中的每一个可以包括数据存储元件。
图2A是示出根据发明构思的一些实施例的半导体存储器件的平面图。图2B是沿着图2A的线I-I'得到的横截面图。图3A和图3B是根据发明构思的一些实施例的图2B的区域‘A’的放大图。图4A至图4C是根据发明构思的一些实施例的图2B的区域‘B’的放大图。
参考图2A、图2B、图3A和图3B，根据一些实施例的半导体存储器件可以包括单元阵列区域CR、连接区域ER和外围电路区域PR。在一些实施例中，半导体存储器件可以是闪存器件。多个存储单元可以被提供在单元阵列区域CR中。在一些实施例中，图1的单元阵列可以被提供在单元阵列区域CR中。
外围电路区域PR可以是其中安置有字线驱动器、感测放大器、行解码器和列解码器、以及控制电路的区域。为了容易和便于解释的目的，安置在单元阵列区域CR的一侧的外围电路区域PR被示出为图2A中示例。或者，外围电路区域PR可以另外安置在单元阵列区域CR的其他(多个)侧。在一些实施例中，当在平面图中查看时，外围电路区域PR可以围绕单元阵列区域CR。
连接区域ER可以是其中提供下面将描述的栅极电极的电连接的连接垫的区域。连接垫可以是栅极电极的端部并且可以构成阶梯形状。
剩余衬底103可以提供在外围电路区域PR中，并且外围晶体管PT可以提供在剩余衬底103上。外围晶体管PT可以包括栅极电极和栅极绝缘层。外围晶体管PT可以包括PMOS晶体管和/或NMOS晶体管。
剩余衬底103可以包括掩埋绝缘层BX和掩埋绝缘层BX上的外围有源层UT。剩余衬底103可以是绝缘体上半导体衬底的部分。例如，剩余衬底103可以具有其中从绝缘体上硅(Silicon-on-Insulator，SOI)衬底去除下半导体层的结构。剩余衬底103可以进一步包括穿透外围有源层UT和掩埋绝缘层BX的器件隔离层102。例如，器件隔离层102可以包括氧化硅。掩埋绝缘层BX的侧壁可以面向将在下面描述的栅极电极中的至少一个的侧壁。
剩余衬底103可以包括其上形成有外围晶体管PT的栅极电极的顶表面103a、以及与顶表面103a相对的底表面103b。在一些实施例中，剩余衬底103的顶表面103a与底表面103b之间的距离(例如，剩余衬底103的厚度)可以在约50nm至1000μm的范围内，但不限于此。
外围有源层UT可以是基本单晶的硅层。在本说明书中，术语“基本单晶”可以意味着晶粒边界不存在于相应的层或部分中，但相应的层或部分具有相同的晶体取向。另外，术语“基本单晶”可以意味着相应的层或部分实际上是单晶的，即使晶粒边界局部存在于相应的层或部分中，或者即使具有不同晶体取向的部分存在于相应的层或部分中。例如，基本单晶的层可以包括多个低角度晶粒边界。
外围晶体管PT的源极区域、漏极区域和沟道区域可以形成在外围有源层UT中。例如，外围有源层UT可以包括基于外围晶体管PT的种类掺杂有P型或N型掺杂剂的源极区域和漏极区域。
根据发明构思的一些实施例，外围电路区域PR可以包括安置在剩余衬底103下方的体导电层10。体导电层10可以与剩余衬底103的底表面103b接触。然而，发明构思的实施例不限于此。体导电层10可以包括半导体材料和/或金属材料。例如，体导电层10可以包括诸如多晶硅层的多晶半导体层。或者，体导电层10可以包括锗层或硅锗层。体导电层10也可以提供在单元阵列区域CR以及外围电路区域PR中。体导电层10可以具有第一导电类型。例如，第一导电类型可以是P型。
可以提供层间绝缘层IL1和IL2以覆盖外围晶体管PT。例如，层间绝缘层IL1和IL2中的每一个可以包括氧化硅层和/或氮氧化硅层。外围接触(contact)165可以穿透层间绝缘层IL1和IL2以便被连接到外围晶体管PT。外围互连线PL可以被提供在上层间绝缘层IL2中并且可以被连接到外围接触165。外围接触165和外围互连线PL可以包括诸如掺杂硅、金属和/或导电金属氮化物的导电材料。
单元阵列区域CR可以包括电极结构ST，电极结构ST中的每一个包括顺序地堆叠在体导电层10上的栅极电极GP。绝缘层120可以被提供在栅极电极GP之间。换句话说，栅极电极GP和绝缘层120可以交替地并且重复地堆叠在体导电层10上。缓冲层111可以被提供在体导电层10和最下面的栅极电极GP之间。例如，绝缘层120和缓冲层111可以包括氧化硅层和/或氮氧化硅层。缓冲层111可以比绝缘层120薄。
在一些实施例中，最下面的栅极电极GP可以对应于接地选择晶体管的栅极电极(例如，图1的接地选择线GSL的部分)，并且最上面的栅极电极GP可以对应于串选择晶体管的栅极电极(例如，图1的串选择线SSL的部分)。在最下面的栅极电极和最上面的栅极电极之间的栅极电极GP可以对应于单元栅极电极(例如，图1的字线WL1至WLn的部分)。在图2B中示出了六个栅极电极。然而，发明构思的实施例不限于此。在某些实施例中，被包括在电极结构ST中的栅极电极GP的数量可以是七个或更多、或者可以是五个或更少。
电极结构ST中的栅极电极GP中的每一个可以在第一方向D1上延伸。电极结构ST可以利用其之间插入的隔离图案145而在第二方向D2上彼此间隔开。换句话说，可以在电极结构ST之间提供隔离沟槽141，并且隔离图案145可以被分别提供在隔离沟槽141中。隔离图案145中的每一个可以在第一方向D1上延伸。例如，隔离图案145可以包括氧化硅层、氮化硅层或氮氧化硅层中的至少一个。
公共源极线140可以穿透隔离图案145以便被连接到体导电层10。在一些实施例中，公共源极线140中的每一个可以具有当在横截面视图中查看时在第一方向D1上延伸的板形。或者，公共源极线140可以包括穿透一个隔离图案145的多个接触。
公共源极线140可以包括掺杂硅、金属或导电金属氮化物中的至少一个。在一些实施例中，当公共源极线140包括掺杂硅时，公共源极线140的导电类型可以是与体导电层10的第一导电类型不同的第二导电类型。例如，第二导电类型可以是N型。在某些实施例中，当公共源极线140包括诸如钨、钛、钽和/或其任何氮化物的金属材料时，可以在体导电层10和公共源极线140中的每一个公共源极线之间另外提供金属硅化物层(例如，硅化钨层)。
在下文中，将参考图4A至图4C更详细地描述剩余衬底103和体导电层10。
参照图4A至图4C，体导电层10的厚度T3可以小于剩余衬底103的厚度。在一些实施例中，掩埋绝缘层BX的厚度T2可以大于体导电层10的厚度T3。例如，掩埋绝缘层BX的厚度T2可以在体导电层10的厚度T3的约1.5倍至约5倍的范围内。掩埋绝缘层BX的厚度T2可以大于外围有源层UT的厚度T1。例如，掩埋绝缘层BX的厚度T2可以在外围有源层UT的厚度T1的约1.5倍至约5倍的范围内。
如图4A和4C所示，体导电层10的厚度T3可以大于外围有源层UT的厚度T1。例如，体导电层10的厚度T3可以在外围有源层UT的厚度T1的约1.1倍至约3倍的范围内。或者，如图4B所示，体导电层10的厚度T3可以小于外围有源层UT的厚度T1。
剩余衬底103的顶表面可以高于栅极电极GP中的最下面的一个，并且可以低于栅极电极GP中的最上面的一个。在一些实施例中，如图4A和4B所示，外围有源层UT的顶表面的高度h1可以高于栅极电极GP的、最靠近体导电层10的第一栅极电极GP_L1的顶表面的高度h2。例如，第一栅极电极GP_L1可以是下选择栅极电极。在一些实施例中，外围有源层UT的顶表面的高度h1可以高于栅极电极GP的、第二最靠近体导电层10的第二栅极电极GP_L2的顶表面的高度h3。或者，如图4C所示，外围有源层UT的顶表面的高度h1可以低于第二栅极电极GP_L2的顶表面的高度h3。
再次参考图2A、图2B、图3A和图3B，垂直结构VS可以穿透电极结构ST以便被连接到体导电层10。垂直结构VS中的每一个可以具有其宽度从其顶部到其底部变得更小的圆柱形状。垂直结构VS可以二维布置在体导电层10上。在本说明书中，术语“二维布置”可以意味着相应的元件或组件被布置在垂直于彼此的第一方向D1和第二方向D2上以构成当在平面图中查看时的多个行和多个列。例如，在第一方向D1上布置的多个垂直结构VS可以构成一个列，并且多个列的垂直结构VS可以被安置在一个电极结构ST中。在一些实施例中，如图2A所示，四列的垂直结构VS可以被安置在一个电极结构ST中。然而，发明构思的实施例不限于此。在某些实施例中，数目小于或大于4的列的垂直结构VS可以被安置在一个电极结构ST中。在一些实施例中，构成奇数列的垂直结构VS可以被安置为在第一方向D1上从构成偶数列的垂直结构VS偏移。
如图3A和图3B所示，垂直结构VS中的每一个可以包括填充绝缘层139、沟道半导体层CP和数据存储层DS。在一些实施例中，填充绝缘层139可以具有类似于圆柱体的形状，并且沟道半导体层CP和数据存储层DS可以顺序地提供在填充绝缘层139的侧壁上。或者，填充绝缘层139可以被省略。例如，填充绝缘层139可以包括氧化硅层。沟道半导体层CP可以包括多晶半导体材料。沟道半导体层CP可以处于对应于未掺杂状态的本征状态，或者可以轻掺杂有第一导电类型或第二导电类型的掺杂剂。例如，沟道半导体层CP可以包括多晶硅层。或者，沟道半导体层CP可以包括锗或硅锗。在某些实施例中，可以提供导电层(例如，金属、导电金属氮化物或硅化物)或纳米结构(例如，碳纳米管或石墨烯)来代替沟道半导体层CP。沟道半导体层CP可以具有底部被开口的管形。
数据存储层DS可以包括与栅极电极GP相邻的阻挡绝缘层、与沟道半导体层CP相邻的隧道绝缘层、以及安置在阻挡绝缘层和隧道绝缘层之间的电荷存储层。阻挡绝缘层可以包括高k电介质层(例如，氧化铝层或氧化铪层)。在一些实施例中，阻挡绝缘层可以是包括多个层的多层。在一些实施例中，阻挡绝缘层可以包括第一阻挡绝缘层和第二阻挡绝缘层，并且第一阻挡绝缘层和第二阻挡绝缘层中的每一个可以包括氧化铝层和/或氧化铪层。所有的第一阻挡绝缘层和第二阻挡绝缘层可以沿着沟道半导体层CP垂直地延伸。或者，第一阻挡绝缘层的部分可以在栅极电极GP和绝缘层120之间延伸。
电荷存储层可以包括电荷捕获层或包括导电纳米颗粒的绝缘层。电荷捕获层可以包括例如氮化硅层。隧道绝缘层可以包括氧化硅层和/或高k电介质层(例如，氧化铪层或氧化铝层)。电荷存储层和隧道绝缘层可以沿着沟道半导体层CP垂直地延伸。
如图3A和图3B所示，数据存储层DS的底表面DSb、沟道半导体层CP的底表面CPb、和填充绝缘层139的底表面139b可以被安置在基本相同的水平面处和/或可以被安置在基本相同的平面上。在一些实施例中，数据存储层DS的底表面DSb、沟道半导体层CP的底表面CPb、和填充绝缘层139的底表面139b可以与体导电层10的顶表面10a接触。在某些实施例中，由于稍后将描述的平坦化工艺，数据存储层DS的底表面DSb、沟道半导体层CP的底表面CPb、和填充绝缘层139的底表面139b之间可能存在水平面差异。
沟道半导体层CP的底表面CPb和体导电层10的顶表面10a可以是基本相同的表面。可以观察沟道半导体层CP与体导电层10之间的接口。然而，发明构思的实施例不限于此。如图3A所示，缓冲层111的底表面可以与体导电层10的顶表面10a接触，并且可以被安置在与数据存储层DS的底表面DSb、沟道半导体层CP的底表面CPb、和填充绝缘层139的底表面139b基本相同的水平面。或者，如图3B所示，可以在缓冲层111和体导电层10之间提供蚀刻停止层113。蚀刻停止层113的底表面可以与体导电层10的顶表面10a接触并且可以被安置在与数据存储层DS的底表面DSb、沟道半导体层CP的底表面CPb、和填充绝缘层139的底表面139b基本相同的水平面处。例如，蚀刻停止层113可以包括诸如氧化铝层的金属氧化物层。
垂直结构VS可以在其顶部部分包括垫图案128。垫图案128可以包括掺杂的多晶硅或金属。垫图案128的侧壁可以与数据存储层DS的内侧壁接触。
位线BL可以被提供在垂直结构VS上。位线BL中的每一个可以共同连接到多个垂直结构VS。为了容易和便于解释和图示的目的，图2A示出了位线BL中的一些。位线BL可以通过位线接触164电连接到垂直结构VS。将位线BL连接到垂直结构VS的方法不限于图2A和2B，但可以进行各种修改。在某些实施例中，可以在位线BL和位线接触164之间提供子位线。位线BL和位线接触164可以包括金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)、或过渡金属(例如，钛或钽)中的至少一个。
上部互连线ML可以被提供在位线BL和外围互连线PL上。上部互连线ML可以通过上部接触191被连接到位线BL和/或外围互连线PL。上部互连线ML和上部接触191可以包括金属或导电金属氮化物。
保护层193可以被提供在上部互连线ML上。保护层193可以覆盖上层间绝缘层IL2。例如，保护层193可以包括氮化硅层或氮氧化硅层。开口可以穿透保护层193以暴露上部互连线ML。但是，为了容易和便于解释和图示的目的，省略了开口的图示。
根据发明构思的实施例的半导体存储器件可以包括具有相对薄的厚度的外围有源层UT。例如，当外围晶体管PT被操作时，可以在源极区域和漏极区域之间基本形成外围有源层UT的薄的厚度的完全耗尽的沟道，由此减小泄漏电流。因此，可以改善半导体存储器件的电特性。
另外，在根据发明构思的实施例的半导体存储器件的单元阵列区域CR和连接区域ER中可以不提供剩余衬底103。垂直结构VS可以通过具有相对薄的厚度的体导电层10连接到公共源极线140。结果，根据发明构思的实施例，可以减小半导体存储器件的厚度。因此，通过增加堆叠在半导体存储器件中的栅极电极的数量和/或包括多个栅极电极的栅极堆叠的数量，可以增加半导体存储器件的集成密度。
图5是示出根据发明构思的一些实施例的半导体存储器件的平面图。图6至图14是用来示出根据发明构思的一些实施例的制造半导体存储器件的方法的、沿着图5的线I-I'得到的横截面图。
参照图5和图6，可以提供包括单元阵列区域CR和外围电路区域PR的衬底100。为了容易和便于解释和图示的目的，省略图2A和图2B的连接区域。衬底100可以是绝缘体上半导体衬底。例如，衬底100可以是绝缘体上硅(SOI)衬底。衬底100可以包括下半导体层LS、上半导体层US、以及下半导体层LS和上半导体层US之间的掩埋绝缘层BX。下半导体层LS可以比掩埋绝缘层BX厚。下半导体层LS和上半导体层US可以是基本单晶的。下半导体层LS和上半导体层US可以是掺杂有第一导电类型的掺杂剂的半导体层。第一导电类型可以是P型。
器件隔离层102和外围晶体管PT可以被形成在外围电路区域PR中。器件隔离层102可以穿透上半导体层US和掩埋绝缘层BX。在图6的实施例中，器件隔离层102的底表面与下半导体层LS的顶表面接触。或者，器件隔离层102的底表面可以与下半导体层LS的顶表面间隔开。
外围掺杂剂区域171可以被形成在上半导体层US中。形成外围晶体管PT可以包括在外围掺杂剂区域171上形成栅极电极。可以根据外围晶体管PT的种类来确定外围掺杂剂区域171的导电类型。外围掺杂剂区域171的底表面可以对应于上半导体层US的底表面。在形成外围晶体管PT之后，可以形成第一层间绝缘层131以覆盖衬底100。例如，第一层间绝缘层131可以由氧化硅层形成。
参考图5和图7，可以去除单元阵列区域CR中的衬底100的上部部分100u以形成凹槽区域RR。在一些实施例中，可以去除单元阵列区域CR中的上半导体层US、和掩埋绝缘层BX。结果，单元阵列区域CR的下半导体层LS的顶表面100b可以被暴露。在下文中，保留在外围电路区域PR中的上半导体层US的一部分被定义为外围有源层UT。形成凹槽区域RR可以包括在衬底100上形成暴露单元阵列区域CR的掩模图案，以及通过使用掩模图案作为蚀刻掩模来蚀刻第一层间绝缘层131和衬底100。蚀刻工艺可以包括多个干法和/或湿法蚀刻工艺。
根据发明构思的一些实施例，参考图3B描述的蚀刻停止层113可以在衬底100上形成。蚀刻停止层113可以被限制在单元阵列区域CR中。相对于将在下面描述的绝缘层120和牺牲层125，蚀刻停止层113可由具有蚀刻选择性的材料形成。例如，蚀刻停止层113可以包括诸如氧化铝层的金属氧化物层。或者，可以省略蚀刻停止层113。可以在本步骤中形成蚀刻停止层113。然而，在某些实施例中，可以在形成将在下面描述的缓冲层111之后形成蚀刻停止层113。
参考图5和图8，可以在单元阵列区域CR中形成缓冲层111，然后，可以在缓冲层111上交替地并重复地形成牺牲层125和绝缘层120。缓冲层111可以是氧化硅层。例如，可以通过热氧化工艺形成缓冲层111。相对于绝缘层120，牺牲层125可以由具有蚀刻选择性的材料形成。换句话说，在使用预定蚀刻配方蚀刻牺牲层125的工艺中，牺牲层125可以由可以在最小化绝缘层120的蚀刻的同时被蚀刻的材料形成。
可以通过绝缘层120的蚀刻速率与牺牲层125的蚀刻速率的比率定量地表达蚀刻选择性。在一些实施例中，绝缘层120的蚀刻速率与牺牲层125的蚀刻速率的比率可以在1:10至1:200(具体地，从1:30至1:100)的范围内。例如，每个牺牲层125可以是氮化硅层、氮氧化硅层或多晶硅层，并且绝缘层120中的每一个可以是氧化硅层。可以通过例如化学气相沉积(Chemical Vapor Deposition，CVD)方法形成牺牲层125和绝缘层120。牺牲层125和绝缘层120也可以被形成在外围电路区域PR中。在这种情况下，外围电路区域PR的牺牲层125和绝缘层120可以在其形成之后被去除。之后，可以形成第二层间绝缘层132以覆盖外围电路区域PR的第一层间绝缘层131。例如，第二层间绝缘层132可以包括氧化硅层。
参考图5和图9，可以形成垂直结构VS以穿透牺牲层125和绝缘层120。垂直结构VS可以被连接到下半导体层LS。形成垂直结构VS可以包括通过各向异性蚀刻工艺形成穿透牺牲层125和绝缘层120以暴露衬底100的垂直孔CH，并且在垂直孔CH中顺序地沉积数据存储层DS、沟道半导体层CP和填充绝缘层139。数据存储层DS、沟道半导体层CP和填充绝缘层139可以与参考图3A和图3B所描述的相同，并且可以由CVD方法、原子层沉积(Atomic LayerDeposition，ALD)方法或溅射方法中的至少一种形成。可以沿垂直孔CH中的每一个的侧壁和底表面共形地形成数据存储层DS和沟道半导体层CP。填充绝缘层139可以完全填充垂直孔CH。填充绝缘层139和沟道半导体层CP的顶部部分可以被去除以在垂直孔CH中形成凹槽区域，并且可以形成垫图案128以在垂直孔CH中填充凹槽区域。垫图案128可以由掺杂的多晶硅或金属形成。
垂直结构VS的底部部分VS_B可以被插入衬底100中，例如，被插入下半导体层LS的上部部分中。换句话说，在形成垂直孔CH的工艺中，垂直孔CH的底表面可以通过过度蚀刻而低于下半导体层LS的顶表面100b。结果，垂直结构VS的底部部分VS_B可以掩埋在下半导体层LS中。数据存储层DS可以围绕垂直结构VS中的每一个的底部部分VS_B中的沟道半导体层CP的底部部分。沟道半导体层CP可以通过数据存储层DS与下半导体层LS间隔开。
参考图5和图10，可以形成隔离沟槽141以穿透牺牲层125和绝缘层120。隔离沟槽141可以暴露下半导体层LS的顶表面100b。或者，图3B的缓冲层111或蚀刻停止层113可以保留在隔离沟槽141中。可以使用各向异性蚀刻工艺形成隔离沟槽141。
参考图5和图11，牺牲层125可以用栅极电极GP替代。换句话说，可以去除由隔离沟槽141暴露的牺牲层125，然后可以在通过去除牺牲层125形成的空区域中形成栅极电极GP。例如，可以使用包含磷酸的蚀刻溶液执行牺牲层125的去除。根据一些实施例，阻挡绝缘层可以共形地形成在通过在形成栅极电极GP之前去除牺牲层125而形成的空区域中。
隔离图案145和公共源极线140可以被形成在隔离沟槽141中。公共源极线140可以穿透隔离图案145以便连接到衬底100。公共源极线140中的每一个可以具有在剖视图中查看时在第一方向D1上延伸的板形。在一些实施例中，隔离图案145可以被形成为覆盖隔离沟槽141的侧壁的间隔物(spacer)形状，并且公共源极线140可以被形成来填充隔离沟槽141。或者，接触孔可以被形成来穿透隔离图案145，然后，公共源极线140可以被形成来填充接触孔。隔离图案145可以由氧化硅层、氮化硅层或氮氧化硅层中的至少一个形成。公共源极线140可以由掺杂硅、金属或导电金属氮化物中的至少一个形成。
在一些实施例中，当公共源极线140包括掺杂硅时，公共源极线140可以用与下半导体层LS的第一导电类型不同的第二导电类型的掺杂剂原位掺杂。例如，第二导电类型可以是N型。
可以形成第三层间绝缘层135和第四层间绝缘层136以覆盖单元阵列区域CR和外围电路区域PR。位线接触164可以被形成来穿透单元阵列区域CR的第三层间绝缘层135，并且外围接触165可以被形成来穿透外围电路区域PR的第一层间绝缘层至第三层间绝缘层131、132和135。位线接触164可以被连接到垂直结构VS，并且外围接触165可以被连接到外围晶体管PT。位线BL和外围互连线PL可以被形成在第四层间绝缘层136中。第五层间绝缘层137可以被形成来覆盖位线BL和外围互连线PL。第三层间绝缘层至第五层间绝缘层135、136和137中的每一个可以由氧化硅层形成。位线BL、外围互连线PL以及接触164和接触165可以由金属(例如，钨、铜或铝)、导电金属氮化物(例如氮化钛或氮化钽)、或过渡金属(例如钛或钽)中的至少一个形成。
参考图5和图12，可以执行去除下半导体层LS的工艺。载体衬底CS可以被提供在第五层间绝缘层137上，然后，衬底100和载体衬底CS可以被翻转，使得衬底100的底表面朝上。可以在衬底100的底表面朝上的状态下执行去除下半导体层LS的工艺。载体衬底CS可以是诸如玻璃衬底的绝缘衬底，或者可以是诸如金属衬底的导电衬底。在一些实施例中，载体衬底CS可以通过将粘合带和/或粘合剂层插入其和第五层间绝缘层137之间而被粘附到第五层间绝缘层137上。
去除下半导体层LS的工艺可以包括化学机械抛光(Chemical MechanicalPolishing，CMP)工艺。可以通过去除下半导体层LS的工艺暴露沟道半导体层CP。换句话说，在去除下半导体层LS的工艺期间，围绕沟道半导体层CP的数据存储层DS的部分可以被去除以暴露沟道半导体层CP的端部。在一些实施例中，可以执行去除下半导体层LS的工艺，直到图11的垂直结构VS的底部部分VS_B被去除。
通过去除下半导体层LS的工艺，可以将衬底100从单元阵列区域CR去除。因此，在单元阵列区域CR中，可以暴露缓冲层111或者暴露图3B的蚀刻停止层113。由于参考图7描述的形成凹槽区域RR的工艺，衬底100的一部分可以保留在外围电路区域PR中。在下文中，衬底100的剩余部分被称为“剩余衬底103”。剩余衬底103可以包括暴露的底表面103b和与底表面103b相对的顶表面103a。剩余衬底103的底表面103b可以是掩埋绝缘层BX的底表面。剩余衬底103的顶表面103a可以是外围有源层UT的顶表面。
参考图5和图13，可以形成体导电层10以覆盖单元阵列区域CR和外围电路区域PR。体导电层10可以包括半导体材料和/或金属材料。例如，体导电层10可以由多晶硅形成。体导电层10可以用第一导电类型的掺杂剂原位掺杂。体导电层10可以通过CVD方法或ALD方法形成。在一些实施例中，形成体导电层10可以包括形成非晶硅层并且对非晶硅层执行热处理工艺。可以在约700摄氏度至约1000摄氏度的温度下执行热处理工艺。例如，体导电层10的厚度可以在约5nm至约100μm的范围内。
体导电层10可以被形成在外围电路区域PR中的剩余衬底103的底表面103b上。体导电层10可以被连接到单元阵列区域CR中的沟道半导体层CP。例如，体导电层10可以与沟道半导体层CP直接接触。在形成体导电层10之后，可以对体导电层10执行诸如CMP工艺的平坦化工艺。或者，可以不执行平坦化工艺。
参考图5和图14，可以执行去除载体衬底CS的工艺。之后，可以执行后续工艺来完成制造半导体存储器件的工艺。
根据发明构思的一些实施例，衬底100的部分可以被去除，并且同时，可以在单元阵列区CR中暴露沟道半导体层CP。因此，体导电层10可以被连接到沟道半导体层CP，而没有额外的蚀刻工艺。结果，可以简化半导体存储器件的制造工艺。
图15是用来示出根据发明构思的一些实施例的半导体存储器件的、沿着图2A的线I-I'得到的横截面图。在下文中，为了容易和便于解释的目的，将省略与上述实施方式相同的元素和技术特征的描述。
参考图15，在一些实施例中，剩余衬底103的一部分可以从外围电路区域PR延伸到单元阵列区域CR中。例如，掩埋绝缘层BX可以包括从外围电路区域PR延伸到单元阵列区域CR中的剩余掩埋绝缘层BX_E。剩余掩埋绝缘层BX_E可以被提供在体导电层10和栅极电极GP之间。垂直结构VS可以进一步穿透剩余掩埋绝缘层BX_E以便被连接到体导电层10。可以通过调整参考图7描述的凹槽区域RR的深度来形成剩余掩埋绝缘层BX_E。
图16是用来示出根据发明构思的一些实施例的半导体存储器件的、沿着图2A的线I-I'得到的横截面图。在下文中，为了容易和便于解释的目的，省略与上述实施方式相同的要素和技术特征的说明。
参考图16，在一些实施例中，半导体存储器件的剩余衬底103的一部分可以从外围电路区域PR延伸到单元阵列区域CR中。例如，剩余衬底103可以包括可以从外围电路区域PR延伸到单元阵列区域CR中的剩余下半导体层LS_R。剩余下半导体层LS_R的厚度可以小于外围有源层UT的厚度和体导电层10的厚度。剩余下半导体层LS_R可以被提供在体导电层10和栅极电极GP之间。垂直结构VS可以进一步穿透剩余下半导体层LS_R以便被连接到体导电层10。可以通过调整参考图12描述的去除下半导体层LS的工艺来形成剩余下半导体层LS_R。
图17是用来示出根据发明构思的一些实施例的半导体存储器件的、沿着图2A的线I-I'得到的横截面图。在下文中，为了容易和便于解释的目的，省略了与上述实施方式相同的元素和技术特征的描述。
参考图17，半导体存储器件可以包括单元阵列区域CR中的蚀刻停止层113。蚀刻停止层113可以被提供在体导电层10和栅极电极GP之间。例如，蚀刻停止层113可以包括诸如氧化铝层的金属氧化物层。或者，蚀刻停止层113可以包括氮化硅层和/或氮氧化硅层。可以在根据图7的工艺被执行之后形成蚀刻停止层113。蚀刻停止层113可以被提供在单元阵列区域CR和连接区域ER中，但可以不被提供在外围电路区域PR中。然而，发明构思的实施例不限于此。
图18至图20示出了示出制造根据发明构思的一些实施例的制造半导体存储器件的方法的横截面图。为了描述的简化，将省略对重复组件的说明。
参考图18，可以提供半导体衬底101。半导体衬底101可以在其中包括绝缘层。例如，半导体衬底101可以是SOI(绝缘体上硅)衬底或GOI(绝缘体上锗)衬底。半导体衬底101可以包括下半导体层1、上半导体层3、以及下半导体层1和上半导体层3之间的中间绝缘层2。外围晶体管PT和覆盖外围晶体管PT的第一层间介电层131可以被形成在外围电路区域PR上，然后可以从单元阵列区域CR去除上半导体层3。结果，中间绝缘层2可以被暴露在单元阵列区域CR上。
参考图19，可以在暴露于单元阵列区域CR上的中间绝缘层2上形成缓冲层111，然后可以在缓冲层111上交替地并重复地形成牺牲层125和绝缘层120。之后，可以形成第二层间电介质层132以覆盖外围电路区域PR。
参考图20，可以执行与参考图9至图14讨论的工艺基本相同的工艺，从而制造半导体存储器件。半导体存储器件可以包括源自半导体衬底101的至少剩余部分的剩余衬底103。例如，在单元阵列区域CR上，中间绝缘层2的至少一部分可以保留在体导电层10和缓冲层111之间，并且在外围电路区域PR上，上半导体层3可以保留在中间绝缘层2上。当去除下半导体层1时，中间绝缘层2可以充当蚀刻停止层。例如，剩余上半导体层3可以具有5nm至约1000μm范围内的厚度。
根据发明构思的一些实施例，可以提供具有改进的电特性的半导体存储器件。根据发明构思的一些实施例，可以减小半导体存储器件的厚度。
虽然已经参考示例实施例描述了发明构思，但是对于本领域技术人员来说显而易见的是，可以在不脱离发明构思的精神和范围的情况下做出各种改变和修改。因此，应该理解，上述实施例不是限制性的，而是说明性的。因此，将由以下权利要求及其等同物的最广泛可允许的解释来确定发明构思的范围，并且不应被前述说明约束或限制。

Claims (25)

1.一种半导体存储器件，包括：
单元阵列区域和外围电路区域，
其中所述单元阵列区域包括：
电极结构，包括顺序地堆叠在体导电层上的多个电极；以及
垂直结构，穿透电极结构并被连接到体导电层，
其中所述外围电路区域包括：体导电层上的剩余衬底，
其中所述剩余衬底包括掩埋绝缘层和所述掩埋绝缘层上的外围有源层，所述外围有源层是基本单晶的。
2.根据权利要求1所述的半导体存储器件，其中所述体导电层的厚度小于所述剩余衬底的厚度。
3.根据权利要求1所述的半导体存储器件，其中所述掩埋绝缘层比所述外围有源层厚。
4.根据权利要求1所述的半导体存储器件，其中所述掩埋绝缘层比所述体导电层厚。
5.根据权利要求4所述的半导体存储器件，其中所述体导电层比所述外围有源层厚。
6.根据权利要求1所述的半导体存储器件，其中，所述剩余衬底是绝缘体上硅(SOI)衬底的一部分。
7.根据权利要求1所述的半导体存储器件，其中所述体导电层包括多晶硅。
8.根据权利要求1所述的半导体存储器件，其中
所述垂直结构中的每一个包括沟道半导体层和数据存储层，以及
体导电层被连接到沟道半导体层。
9.根据权利要求8所述的半导体存储器件，其中所述沟道半导体层的底表面和所述数据存储层的底表面处于基本相同的水平面。
10.根据权利要求1所述的半导体存储器件，其中
所述电极结构包括下选择栅极电极和单元栅极电极，
单元栅极电极在下选择栅极电极上，并且
外围有源层的顶表面高于下选择栅极电极的顶表面。
11.根据权利要求1所述的半导体存储器件，其中
电极结构的多个电极包括第一栅极电极和第二栅极电极，
第一栅极电极最靠近多个电极当中的体导电层，
第二栅极电极第二最靠近多个电极当中的体导电层，并且
外围有源层的顶表面处于第一栅极电极的顶表面和第二栅极电极的顶表面之间的水平面。
12.根据权利要求1所述的半导体存储器件，其中
所述掩埋绝缘层的下部部分延伸到所述电极结构和所述体导电层之间的所述单元阵列区域，并且
所述垂直结构穿透所述掩埋绝缘层的下部部分。
13.根据权利要求1所述的半导体存储器件，其中所述剩余衬底进一步包括在所述掩埋绝缘层和所述体导电层之间的剩余下半导体层。
14.根据权利要求13所述的半导体存储器件，其中所述剩余下半导体层从所述外围电路区域延伸到所述单元阵列区域中。
15.根据权利要求1所述的半导体存储器件，进一步包括：
在所述电极结构和所述体导电层之间的蚀刻停止层，其中
所述垂直结构穿透所述蚀刻停止层。
16.一种半导体存储器件，包括：
单元阵列区域和外围电路区域；
其中所述单元阵列区域包括：
电极结构，包括顺序地堆叠在体导电层上的多个电极；以及
垂直结构，穿透电极结构并被连接到体导电层，
其中所述外围电路区域包括：所述外围电路区域上的剩余衬底，
其中所述剩余衬底包括掩埋绝缘层和在所述掩埋绝缘层上的外围有源层，
其中，所述剩余衬底的顶表面高于所述多个电极中的最下的一个，并且低于所述多个电极中的最上的一个。
17.根据权利要求16所述的半导体存储器件，其中所述体导电层包括多晶半导体材料。
18.根据权利要求16所述的半导体存储器件，其中所述掩埋绝缘层的侧壁面向所述多个电极中的至少一个的侧壁。
19.根据权利要求16所述的半导体存储器件，其中进一步包括：
在所述单元阵列区域上的多个电极结构，所述多个电极结构包括所述电极结构；以及
公共源极线，在所述多个电极结构之间延伸并被连接到所述体导电层。
20.根据权利要求16所述的半导体存储器件，其中
体导电层比外围有源层厚，并且
体导电层比掩埋绝缘层薄。
21.一种制造半导体存储器件的方法，所述方法包括：
蚀刻衬底，
所述衬底包括单元阵列区域和外围电路区域，
所述衬底包括下半导体层、掩埋绝缘层、和上半导体层，
蚀刻所述衬底包括去除在单元阵列区域中的所述上半导体层和所述掩埋绝缘层；
形成被连接到所述衬底的垂直结构，所述垂直结构包括底端；
去除下半导体层；以及
形成被共同连接到垂直结构的底端的体导电层。
22.根据权利要求21所述的方法，进一步包括：
在形成垂直结构之前，在外围电路区域的上半导体层上形成外围晶体管。
23.根据权利要求21所述的方法，其中蚀刻所述衬底暴露所述单元阵列区域的所述下半导体层的顶表面。
24.根据权利要求21所述的方法，其中
所述垂直结构中的每一个包括数据存储层和沟道半导体层，以及
去除所述下半导体层包括去除数据存储层的一部分以暴露沟道半导体层。
25.根据权利要求24所述的方法，其中去除所述下半导体层包括去除所述垂直结构的底部部分。
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