JP2017037957A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】半導体装置の性能向上を図る。【解決手段】素子分離部ＳＴＩは、ＳＯＩ基板から突出し、かつ、積み上げ層ＰＵＬと接触する突出部ＰＪＵを有する。そして、ＳＯＩ基板のシリコン層ＳＩＬの表面を基準として、突出部ＰＪＵの上面の高さは、積み上げ層ＰＵＬの上面の高さ以下で、かつ、積み上げ層ＰＵＬの上面の高さの１／２以上であるように構成される。【選択図】図２

Description

本発明は、半導体装置およびその製造技術に関し、例えば、ＦＤ-ＳＯＩ（Fully-Depleted Silicon on Insulator：完全空乏型ＳＯＩ）と呼ばれる構造、より具体的には、ＳＯＴＢ(Silicon on thin buried oxide)と呼ばれる構造の基板上に形成された積み上げ層を構成要素に含む電界効果トランジスタおよびその製造技術に適用して有効な技術に関する。
特開２０１４−２３６０９７号公報（特許文献１）および米国出願公開２０１２／０２５２１７４号明細書（特許文献２）には、ＳＯＩ基板の表面と素子分離領域の表面が面一で、かつ、ＳＯＩ基板上に電界効果トランジスタのソース領域の一部あるいはドレイン領域の一部を構成する積み上げ層が形成された構造の半導体装置が記載されている。
米国出願公開２０１５／００１１０７０号明細書（特許文献３）には、半導体基板上に素子分離領域の表面よりも突出した積み上げ層が形成された構造の半導体装置が記載されている。
米国出願公開２０１４／００５４６９９号明細書（特許文献４）には、ＳＯＩ基板の表面に積み上げ層が形成され、かつ、素子分離領域の表面がＳＯＩ基板のシリコン層の表面よりもわずかに高い構造の半導体装置が記載されている。
特開２０１４−２３６０９７号公報 米国出願公開２０１２／０２５２１７４号明細書 米国出願公開２０１５／００１１０７０号明細書 米国出願公開２０１４／００５４６９９号明細書
半導体装置の高集積化を実現するために、電界効果トランジスタは、スケーリング則に基づいて微細化されてきている。ところが、微細化された電界効果トランジスタでは、短チャネル効果やしきい値電圧のばらつきが顕在化することから、半導体装置の性能低下を招くことになる。この点に関し、ＳＯＩ基板に形成された電界効果トランジスタは、半導体基板（バルク基板）に形成された電界効果トランジスタに比べて、短チャネル効果やしきい値電圧のばらつきが顕在化しにくいため、半導体装置の性能が優れている。このことから、例えば、回路線幅が２０ｎｍ程度の世代以降の半導体装置では、電界効果トランジスタをＳＯＩ基板上に形成する技術が必要となると考えられている。
特に、ＳＯＩ基板上に形成される電界効果トランジスタとして、完全空乏型トランジスタを採用すると、完全空乏型トランジスタは、短チャネル効果を抑制する観点から非常に優れているとともに、チャネル領域に不純物を導入しないことから、不純物のばらつきに起因するしきい値電圧のばらつきも充分に抑制することができる。このため、完全空乏型トランジスタを採用することにより、優れた性能の半導体装置を提供することができる。
ところが、完全空乏型トランジスタでは、シリコン層を完全に空乏化させる必要があることから、ＳＯＩ基板のシリコン層の厚さを非常に薄くする必要がある。このことは、シリコン層に形成されるソース領域およびドレイン領域の抵抗値が高くなることを意味し、これによって、電流量の減少に代表される性能低下を招くおそれがある。
そこで、ＳＯＩ基板上に、例えば、選択エピタキシャル法を使用して積み上げ層を形成することが検討されている。なぜなら、この積み上げ層をソース領域の一部やドレイン領域の一部として使用することにより、ソース領域およびドレイン領域の厚膜化によって、低抵抗化を図ることができるからである。
ただし、本発明者の検討によると、選択エピタキシャル法では、素子分離部と活性領域との境界領域でエピタキシャル成長が抑制される結果、素子分離領域に近いほど積み上げ層の膜厚が薄くなる、いわゆる、「ファセット構造」となることを新たに見出した。この「ファセット構造」では、イオン注入工程において、膜厚の薄い部分で導電型不純物がＳＯＩ基板の埋め込み絶縁層や基板層にまで注入される結果、半導体装置の性能向上や信頼性向上の観点から、改善の余地が存在することを本発明者は新たに見出した。すなわち、本発明者の検討によると、半導体装置の性能向上や信頼性向上の観点から、積み上げ層の形状に関して工夫を施すことが望まれている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態において、素子分離部は、ＳＯＩ基板から突出し、かつ、積み上げ層と接触する突出部を有する。そして、ＳＯＩ基板のシリコン層の表面を基準として、突出部の上面の高さは、積み上げ層の上面の高さ以下で、かつ、積み上げ層の上面の高さの１／２以上であるように構成される。
また、素子分離部は、シリコン層の表面を基準として突出している突出部を有する。そして、突出部の端部には、上方向であって、且つ、素子分離部の中心に向かう方向に対して連続的に傾斜している傾斜面が形成されており、積み上げ層は傾斜面に沿って形成されている。
一実施の形態によれば、半導体装置の性能向上を図ることができる。また、半導体装置の信頼性向上を図ることができる。
関連技術に存在する改善の余地を説明する模式的な断面図である。 実施の形態における半導体装置のデバイス構造を示す断面図である。 素子分離部と活性領域との境界領域近傍の領域を拡大して示す模式的な断面図である。 変形例１において、素子分離部と活性領域との境界領域近傍の領域を拡大して示す模式的な断面図である。 変形例２において、素子分離部と活性領域との境界領域近傍の領域を拡大して示す模式的な断面図である。 実施の形態における半導体装置の製造工程を示す断面図である。 図６に続く半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
＜改善の検討＞
本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術（未公知技術）を意図して記載された技術である。
図１は、関連技術に存在する改善の余地を説明する模式的な断面図である。図１に示す関連技術において、素子分離部ＳＴＩで区画された支持基板（基板層）内の活性領域にｐ型ウェルＰＷＬが形成されており、このｐ型ウェルＰＷＬ上に、例えば、２ｎｍ〜１０ｎｍ程度の膜厚を有する酸化シリコン膜からなる埋め込み絶縁層ＢＯＸが形成されている。そして、埋め込み絶縁層ＢＯＸ上に、１０〜１５ｎｍ程度の膜厚を有する薄いシリコン層ＳＩＬが形成され、このシリコン層ＳＩＬ上に４０ｎｍ程度以下の膜厚を有する積み上げ層ＰＵＬが形成されている。この積み上げ層ＰＵＬは、例えば、選択エピタキシャル法を使用することにより形成されるが、本発明者の検討によると、選択エピタキシャル法では、素子分離部ＳＴＩと活性領域との境界領域でエピタキシャル成長が抑制される傾向にあり、この結果、素子分離部ＳＴＩに近いほど積み上げ層ＰＵＬの膜厚が薄くなる、いわゆる「ファセット構造」が形成されることになりやすい。
このように、積み上げ層ＰＵＬの形状が「ファセット構造」となる場合、以下に説明する改善の余地が存在する。すなわち、関連技術においては、ソース領域あるいはドレイン領域を形成するために、積み上げ層ＰＵＬおよび積み上げ層ＰＵＬの下層に形成されているシリコン層ＳＩＬに、ｎ型不純物（ドナー）ＤＮＲを導入する。このｎ型不純物ＤＮＲの導入は、例えば、イオン注入法で実施される。このとき、イオン注入法でのｎ型不純物ＤＮＲの注入エネルギーは、積み上げ層ＰＵＬとシリコン層ＳＩＬとにｎ型不純物ＤＮＲが導入されるように設定される。ところが、図１に示すように、関連技術においては、積み上げ層ＰＵＬの形状が「ファセット構造」となっているため、積み上げ層ＰＵＬの膜厚が薄くなる部分では、シリコン層ＳＩＬを突き抜けて、シリコン層ＳＩＬの下層に形成されている埋め込み絶縁層ＢＯＸや埋め込み絶縁層ＢＯＸの下層に形成されているｐ型ウェルＰＷＬにまでｎ型不純物ＤＮＲが注入される。
この場合、まず、積み上げ層ＰＵＬの膜厚が薄くなる部分の不純物濃度が、積み上げ層ＰＵＬの膜厚が均一な部分の不純物濃度と相違することになるため、ソース領域あるいはドレイン領域の抵抗値が不均一となり、電界効果トランジスタの特性ばらつきが大きくなりやすい。また、図１に示すように、埋め込み絶縁層ＢＯＸにまでｎ型不純物ＤＮＲが注入されるため、このときの注入エネルギーによって、埋め込み絶縁膜ＢＯＸがダメージを受けやすくなる。この結果、埋め込み絶縁層ＢＯＸの信頼性が低下することになりやすい。さらには、図１に示すように、ｐ型ウェルＰＷＬ内にまで、ｎ型不純物ＤＮＲが注入されると、ｎ型不純物ＤＮＲが注入された領域がｐ型半導体領域からｎ型半導体領域に変化し、ｐ型ウェルＰＷＬ内に意図しないｐｎ接合が形成されることになる。このように、ｐ型ウェルＰＷＬ内にｐｎ接合が形成されると、ｐｎ接合に起因するリーク電流の発生が懸念され、これによって、半導体装置の電気的特性が低下するおそれが高まる。
以上のことから、関連技術では、積み上げ層ＰＵＬの形状が「ファセット構造」になることに起因して、半導体装置の信頼性向上および性能向上の観点から改善の余地が存在することがわかる。すなわち、本発明者の検討によると、半導体装置の信頼性向上および性能向上の観点から、積み上げ層ＰＵＬの形状に対して工夫を施すことが望まれていることになる。そこで、本実施の形態では、半導体装置の信頼性向上および性能向上の観点から、積み上げ層ＰＵＬの構造に対する工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明することにする。
＜実施の形態における半導体装置の構造＞
図２は、本実施の形態における半導体装置のデバイス構造を示す断面図である。本実施の形態における半導体装置は、例えば、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタとを含むが、特に、図２では、ｎチャネル型電界効果トランジスタＱ１が形成されているトランジスタ形成領域ＡＲと、ｐ型ウェルＰＷＬに給電を行なう給電領域ＢＲとが図示されている。
まず、図２において、トランジスタ形成領域ＡＲに形成されているデバイス構造について説明することにする。図２に示すように、支持基板（基板層）１Ｓと埋め込み絶縁層ＢＯＸとシリコン層ＳＩＬとからなるＳＯＩ基板には、ｐ型ウェルＰＷＬが形成されている。このｐ型ウェルＰＷＬは、例えば、ボロン（Ｂ）などのｐ型不純物（アクセプタ）が導入されたｐ型半導体領域であり、ｐ型ウェルＰＷＬの不純物濃度は、例えば、５×１０１７ｃｍ−３〜５×１０１８ｃｍ−３程度である。
さらに、ＳＯＩ基板には、素子分離部ＳＴＩが形成されており、この素子分離部ＳＴＩで区画された活性領域にｎチャネル型電界効果トランジスタＱ１が形成されている。具体的に、素子分離部ＳＴＩは、ＳＯＩ基板のシリコン層ＳＩＬと埋め込み絶縁層ＢＯＸとを貫通して、支持基板１Ｓに達する溝と、この溝に埋め込まれた絶縁膜（例えば、酸化シリコン膜）から形成されている。そして、この素子分離部ＳＴＩで区画されたＳＯＩ基板のシリコン層ＳＩＬ内からシリコン層ＳＩＬ上にわたってｎチャネル型電界効果トランジスタＱ１が形成されている。
このｎチャネル型電界効果トランジスタＱ１は、ＳＯＩ基板のシリコン層ＳＩＬ内に形成されているチャネル領域と、このチャネル領域上に形成されたゲート絶縁膜ＧＯＸと、ゲート絶縁膜ＧＯＸ上に形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の側壁に形成され、例えば、窒化シリコン膜からなるサイドウォールスペーサＳＷ２とを有する。さらに、ｎチャネル型電界効果トランジスタＱ１は、シリコン層ＳＩＬ内のチャネル領域を挟むように、シリコン層ＳＩＬ内にｎ型半導体領域である一対のエクステンション領域ＥＸが形成されている。この一対のエクステンション領域ＥＸは、それぞれ、ゲート電極ＧＥに整合して形成されている。そして、エクステンション領域ＥＸの外側のシリコン層ＳＩＬ内には、エクステンション領域ＥＸよりも不純物濃度の高いｎ型半導体領域ＮＲ２が形成されている。このｎ型半導体領域ＮＲ２は、サイドウォールスペーサＳＷ２に整合して形成されている。ここで、ＳＯＩ基板のシリコン層ＳＩＬ内に形成されているｎ型半導体領域ＮＲ２上には、例えば、選択エピタキシャル法で形成された積み上げ層ＰＵＬが形成されており、この積み上げ層ＰＵＬ内にもｎ型半導体領域ＮＲ２が形成されている。すなわち、ｎ型半導体領域ＮＲ２は、ＳＯＩ基板のシリコン層ＳＩＬ内から、シリコン層ＳＩＬ上に形成されている積み上げ層ＰＵＬにわたって形成されていることになる。
ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜や酸窒化シリコン膜から形成されている。ただし、ゲート絶縁膜ＧＯＸは、これに限らず、窒化シリコン膜よりも誘電率の高い高誘電率膜から形成することもできる。具体的に、高誘電率膜としては、例えば、酸化ハフニウム膜（ＨｆＯ２）、酸化ジルコニウム膜（ＺｒＯ２）、酸化アルミニウム膜（Ａｌ２Ｏ３）、酸化タンタル膜（Ｔａ２Ｏ５）、酸化ランタン膜（Ｌａ２Ｏ３）などの金属酸化物膜を挙げることができる。さらに言えば、ゲート絶縁膜ＧＯＸとして、酸化シリコン膜と高誘電率膜との積層膜や、酸窒化シリコン膜と高誘電率膜との積層膜を使用することもできる。
ゲート電極ＧＥは、例えば、導電型不純物が導入されて低抵抗化されたポリシリコン膜から形成されている。ただし、ゲート電極ＧＥは、ポリシリコン膜に限らず、例えば、窒化チタン膜（ＴｉＮ）、窒化タンタル膜（ＴａＮ）、窒化タングステン膜（ＷＮ）、炭化チタン膜（ＴｉＣ）、炭化タンタル膜（ＴａＣ）、炭化タングステン膜（ＷＣ）、窒化炭化タンタル膜（ＴａＣＮ）などの金属膜を使用することもできる。なお、ゲート電極ＧＥとして、これらの金属膜とポリシリコン膜との積層構造であるＭＩＰＳ（Metal Inserted Poly-silicon Stack）構造を採用することもできる。
エクステンション領域ＥＸは、例えば、ｎ型不純物であるリン（Ｐ）や砒素（Ａｓ）が導入されたｎ型半導体領域であり、エクステンション領域ＥＸの不純物濃度は、例えば、２×１０１９ｃｍ−３程度以上であり、特に、１×１０２０ｃｍ−３程度以上であることが望ましい。一方、ｎ型半導体領域ＮＲ２も、例えば、ｎ型不純物であるリン（Ｐ）や砒素（Ａｓ）が導入された半導体領域であり、ｎ型半導体領域ＮＲ２の不純物濃度は、エクステンション領域ＥＸの不純物濃度よりも高く、例えば、５×１０２０ｃｍ−３程度以上である。
本実施の形態では、一方（左側）のエクステンション領域ＥＸと、一方（左側）のｎ型半導体領域ＮＲ２によって、ｎチャネル型電界効果トランジスタＱ１のソース領域が形成される。同様に、他方（右側）のエクステンション領域ＥＸと、他方（右側）のｎ型半導体領域ＮＲ２によって、ｎチャネル型電界効果トランジスタＱ１のドレイン領域が形成される。これにより、本実施の形態におけるｎチャネル型電界効果トランジスタによれば、ＬＤＤ（Lightly Doped Drain）構造のソース領域およびドレイン領域を形成することができる。特に、本実施の形態では、積み上げ層ＰＵＬもソース領域やドレイン領域として機能することから、ソース領域およびドレイン領域の厚膜化を図ることができ、これによって、ソース領域およびドレイン領域の低抵抗化を図ることができる。
続いて、図２に示すように、ゲート電極ＧＥの表面には、金属シリサイド膜ＳＦが形成されている。同様に、積み上げ層ＰＵＬの表面にも、金属シリサイド膜ＳＦが形成されている。金属シリサイド膜ＳＦは、例えば、コバルトシリサイド膜やニッケルシリサイド膜からなり、サリサイド技術（Self Aligned Silicide）によって形成されている。したがって、ゲート電極ＧＥは、ポリシリコン膜ＰＦと金属シリサイド膜ＳＦとの積層膜から形成され、ソース領域およびドレイン領域のそれぞれは、エクステンション領域ＥＸと、ｎ型半導体領域ＮＲ２と、金属シリサイド膜ＳＦとから形成されているということができる。これにより、ゲート電極ＧＥの低抵抗化を図ることができるとともに、ソース領域およびドレイン領域の低抵抗化を図ることができる。
次に、図２に示すように、ＳＯＩ基板上に形成されたｎチャネル型電界効果トランジスタＱ１を覆うように、コンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬは、酸化シリコン膜の単体膜や、窒化シリコン膜と窒化シリコン膜よりも膜厚の厚い酸化シリコン膜の積層膜から形成され、コンタクト層間絶縁膜ＣＩＬの上面は、平坦化されている。そして、コンタクト層間絶縁膜ＣＩＬを貫通するように、コンタクトホールＣＮＴが形成されており、コンタクトホールＣＮＴ内には導電性のプラグＰＬＧが形成されている。このプラグＰＬＧは、例えば、金属シリサイド膜ＳＦを介して、ソース領域やドレイン領域の一部を構成する積み上げ層ＰＵＬと電気的に接続されている。
プラグＰＬＧが埋め込まれたコンタクト層間絶縁膜ＣＩＬ上には、例えば、酸化シリコン膜や、酸化シリコン膜よりも誘電率の低い低誘電率膜からなる層間絶縁膜ＩＬが形成されている。そして、この層間絶縁膜ＩＬには、配線溝が形成されており、この配線溝の内部に配線Ｌ１が形成されている。この配線Ｌ１は、コンタクト層間絶縁膜ＣＩＬに埋め込まれているプラグＰＬＧと電気的に接続されている。したがって、ｎチャネル型電界効果トランジスタＱ１と配線Ｌ１とは、プラグＰＬＧを介して電気的に接続されていることになる。例えば、配線Ｌ１は、ダマシン技術により形成された銅膜（Ｃｕ）からなる銅配線を想定しているが、配線Ｌ１は、これに限らず、パターニング技術により形成されたアルミニウム膜（Ａｌ）からなるアルミニウム配線を使用することもできる。以上のようにして、トランジスタ形成領域ＡＲにｎチャネル型電界効果トランジスタＱ１を含むデバイス構造が形成されていることになる。
本実施の形態におけるｎチャネル型電界効果トランジスタＱ１は、ＳＯＩ基板上に形成されていることから、ＳＯＩ基板の支持基板１Ｓに形成されたｐ型ウェルＰＷＬと、ｎチャネル型電界効果トランジスタＱ１のソース領域あるいはドレイン領域との間の接合容量を低減することができる利点を得ることができる。すなわち、ＳＯＩ基板では、ｐ型ウェルＰＷＬが形成されている支持基板１Ｓと、ｎチャネル型電界効果トランジスタＱ１のソース領域およびドレイン領域の一部が形成されているシリコン層ＳＩＬとの間に埋め込み絶縁層ＢＯＸが形成されていることから、ｐ型ウェルＰＷＬと、ソース領域あるいはドレイン領域との間の接合容量を低減することができる。
さらに、本実施の形態におけるｎチャネル型電界効果トランジスタＱ１は、例えば、完全空乏型トランジスタから構成されている。この完全空乏型トランジスタは、オン動作時にチャネル領域が完全に空乏化させる必要があることから、完全空乏型トランジスタでは、チャネル領域に導電型不純物が導入されていない。このことは、チャネル領域に導入された導電型不純物の不純物濃度のばらつきに起因するしきい値電圧の変動を抑制することができることを意味する。すなわち、完全空乏型トランジスタでは、チャネル領域に導電型不純物を導入しないことから、導電型不純物の不純物濃度のばらつきに起因するしきい値電圧の不均一性を排除することができ、これによって、しきい値電圧の安定性を向上することができる利点を有している。さらに、完全空乏型トランジスタによれば、短チャネル特性に対しても優れているという利点を有している。
続いて、図２において、給電領域ＢＲに形成されている構造について説明することにする。図２に示すように、給電領域ＢＲにおいて、素子分離部ＳＴＩで区画された支持基板１Ｓ内にはｐ型ウェルＰＷＬが形成されている。そして、図２に示すように、給電領域ＢＲにおいては、ＳＯＩ基板の埋め込み絶縁層ＢＯＸとシリコン層ＳＩＬとが除去されており、ｐ型ウェルＰＷＬに内包されるように、支持基板１Ｓの表面領域にｐ型半導体領域ＰＲ２が形成されている。このｐ型半導体領域ＰＲ２の表面には、金属シリサイド膜ＳＦが形成されている。さらに、金属シリサイド膜ＳＦを覆うように、コンタクト層間絶縁膜ＣＩＬが形成されている。そして、コンタクト層間絶縁膜ＣＩＬを貫通するように、コンタクトホールＣＮＴが形成されており、コンタクトホールＣＮＴ内には導電性のプラグＰＬＧが形成されている。このプラグＰＬＧは、例えば、金属シリサイド膜ＳＦを介して、支持基板１Ｓ内に形成されているｐ型ウェルＰＷＬと電気的に接続されている。
プラグＰＬＧが埋め込まれたコンタクト層間絶縁膜ＣＩＬ上には、層間絶縁膜ＩＬが形成されている。そして、この層間絶縁膜ＩＬには、配線溝が形成されており、この配線溝の内部に配線Ｌ１が形成されている。この配線Ｌ１は、コンタクト層間絶縁膜ＣＩＬに埋め込まれているプラグＰＬＧと電気的に接続されている。したがって、給電領域ＢＲにおいて、ｐ型ウェルＰＷＬと配線Ｌ１とは、プラグＰＬＧを介して電気的に接続されていることになる。例えば、配線Ｌ１は、ダマシン技術により形成された銅膜（Ｃｕ）から形成された銅配線である。以上のようにして、給電領域ＢＲにｐ型ウェルＰＷＬへの給電構造が形成されていることになる。なお、ｐ型ウェルＰＷＬは、プラグＰＬＧおよび配線Ｌ１を介して、例えば、基板バイアスを印加する電圧発生回路と電気的に接続されていてもよい。この場合、ｐ型ウェルＰＷＬに基板バイアスを印加することができ、これによって、トランジスタ形成領域ＡＲに形成されているｎチャネル型電界効果トランジスタのしきい値電圧の可変範囲を広げることができる。
＜実施の形態における特徴＞
次に、本実施の形態における特徴点について説明する。本実施の形態における特徴点は、例えば、図２に示すように、素子分離部ＳＴＩにおいて、ＳＯＩ基板の上面（シリコン層ＳＩＬの表面）と略同一の高さから突出した突出部ＰＪＵを有している点にある。すなわち、本実施の形態における特徴点は、ＳＯＩ基板から突出し、かつ、積み上げ層ＰＵＬと接触する突出部ＰＪＵが素子分離部ＳＴＩに形成されている点にある。
これにより、図２に示すように、活性領域に形成される積み上げ層ＰＵＬは、活性領域の端部と素子分離部ＳＴＩの境界領域近傍においても、積み上げ層ＰＵＬの膜厚を確保することができる。つまり、本実施の形態における特徴点によれば、サイドウォールスペーサＳＷ２の側壁に接触する部分から素子分離部ＳＴＩの突出部ＰＪＵと接触する部分にわたって、積み上げ層ＰＵＬの膜厚を略均一化することができる。言い換えれば、本実施の形態における特徴点によれば、活性領域の端部と素子分離部ＳＴＩの境界領域近傍において、積み上げ層ＰＵＬが「ファセット構造」となることを抑制できることになる。
ここで、本実施の形態における基本思想は、例えば、図１に示すように、選択エピタキシャル成長法によって、平坦なシリコン層ＳＩＬ上に積み上げ層ＰＵＬを形成する場合、シリコンの成長しやすい方位の関係や成長エネルギーの大小の関係から、活性領域の端部と素子分離部ＳＴＩの境界領域近傍では、積み上げ層ＰＵＬの構造が「ファセット構造」となる。ところが、図２に示すように、サイドウォールスペーサＳＷ２が存在するもう一方の端部では、サイドウォールスペーサＳＷ２と接触するように積み上げ層ＰＵＬが形成されている。この点に本発明者は着目している。すなわち、例えば、サイドウォールスペーサＳＷ２のような壁部が存在すると、この壁部が起点となって、積み上げ層ＰＵＬが成長するのである。すなわち、図２のサイドウォールスペーサＳＷ２の側壁近傍を見てわかるように、エピタキシャル成長の起点となる壁部が存在すると、「ファセット構造」の形成が抑制されるのである。したがって、活性領域の端部と素子分離部ＳＴＩの境界領域近傍においても、選択エピタキシャル成長の起点となる壁部が存在すれば、この壁部を起点として、シリコンのエピタキシャル成長が進み、「ファセット構造」の形成が抑制されると考えられる。この点に本実施の形態における基本思想がある。具体的に、本実施の形態における基本思想は、平坦な活性領域の端部と素子分離部ＳＴＩの境界領域近傍に、選択エピタキシャル成長の起点となる壁部を設けるという思想である。そして、本実施の形態では、この基本思想を具現化する手段として、上述した本実施の形態における特徴点を採用している。つまり、素子分離部ＳＴＩにおいて、ＳＯＩ基板の上面と略同一の高さから突出した突出部ＰＪＵを設けることにより、意図的に、シリコンの成長する起点を形成し、この起点からもシリコンをエピタキシャル成長させるものである。すなわち、本実施の形態では、素子分離部ＳＴＩに形成した突出部ＰＪＵが、平坦な活性領域の端部と素子分離部ＳＴＩの境界領域近傍において壁部として機能することになる。
これにより、本実施の形態によれば、活性領域の端部と素子分離部ＳＴＩの境界領域近傍において、素子分離部ＳＴＩの突出部ＰＪＵがサイドウォールスペーサＳＷ２と同様に壁部として機能する。このことから、図２に示すように、サイドウォールスペーサＳＷ２の側壁に接触する部分から素子分離部ＳＴＩの突出部ＰＪＵと接触する部分にわたって、積み上げ層ＰＵＬの膜厚を略均一化することができる。この結果、本実施の形態によれば、活性領域の端部と素子分離部ＳＴＩの境界領域近傍において、積み上げ層ＰＵＬに「ファセット構造」が形成されないことから、「ファセット構造」に起因して、ＳＯＩ基板の埋め込み絶縁層ＢＯＸや支持基板１Ｓにまで導電型不純物が導入されることを抑制することができる。このことは、導電型不純物の導入によって、埋め込み絶縁層ＢＯＸがダメージを受けることを抑制できるとともに、支持基板１Ｓ内にリーク電流の発生源となるｐｎ接合が形成されることを抑制することを意味する。したがって、本実施の形態によれば、ＳＯＩ基板の埋め込み絶縁層ＢＯＸの膜質劣化を抑制でき、かつ、ＳＯＩ基板の支持基板１Ｓでのリーク電流の増加を抑制することができる。このことから、本実施の形態によれば、半導体装置の信頼性の向上および性能の向上を図ることができる。
なお、本実施の形態では、積み上げ層ＰＵＬの端部に「ファセット構造」が形成されていない分、積み上げ層ＰＵＬの平面積（平面サイズ）を大きくすることなく、積み上げ層ＰＵＬの体積を大きくすることができる。このことは、半導体装置の小型化を犠牲にすることなく、ｎチャネル型電界効果トランジスタＱ１のソース領域およびドレイン領域の低抵抗化を図ることができることを意味し、この点によって、ｎチャネル型電界効果トランジスタＱ１の寄生抵抗を低減できることになる。したがって、本実施の形態によれば、この点からも、半導体装置の性能向上を図ることができることがわかる。
本実施の形態では、直接的な特徴点として、素子分離部ＳＴＩにおいて、ＳＯＩ基板の上面（シリコン層ＳＩＬの表面）と略同一の高さから突出した突出部ＰＪＵを有している点を挙げることができる。この直接的な特徴点は、ＳＯＩ基板の埋め込み絶縁層ＢＯＸに導電型不純物が導入されていない点や、ＳＯＩ基板の支持基板１Ｓに形成されたｐ型ウェルＰＷＬ内にｐｎ接合が形成されない点としても顕在化することになる。
さらに、本実施の形態における特徴点は、ＳＯＩ基板のシリコン層ＳＩＬの表面を基準として、突出部ＰＪＵの上面の高さが、積み上げ層ＰＵＬの上面の高さ以下で、かつ、積み上げ層ＰＵＬの上面の高さの１／２以上である点にある。例えば、サイドウォールスペーサＳＷ２の側壁から素子分離部ＳＴＩとの境界領域にわたって、積み上げ層ＰＵＬの膜厚の均一性を確保する観点から、素子分離部ＳＴＩに形成される突出部ＰＪＵの高さを積み上げ層ＰＵＬの膜厚（設計膜厚）と同程度とすることが考えられる。一方で、突出部ＰＪＵの高さを高くすると、ＳＯＩ基板の表面での凹凸が大きくなることになる。この場合、例えば、ＳＯＩ基板の凹凸全体にわたって焦点を合わせることが困難となり、フォトリソグラフィ技術での焦点ずれが生じることになる。このことは、焦点の合った状態でのパターニングが困難となることを意味する。したがって、サイドウォールスペーサＳＷ２の側壁から素子分離部ＳＴＩとの境界領域にわたって、積み上げ層ＰＵＬの膜厚の均一性を確保するためには、素子分離部ＳＴＩ上に突出部ＰＪＵを設ける構成が有用であるが、突出部ＰＪＵの高さを高くしすぎると、パターニング精度の低下という問題が顕在化するのである。そこで、本実施の形態では、素子分離部ＳＴＩ上に形成される突出部ＰＪＵの高さをなるべく高くすることなく、サイドウォールスペーサＳＷ２の側壁から素子分離部ＳＴＩとの境界領域にわたって、積み上げ層ＰＵＬの膜厚の均一性を確保する工夫を施している。
具体的に、本実施の形態では、例えば、図２に示すように、素子分離部ＳＴＩと活性領域との境界領域から素子分離部ＳＴＩ側に向かって、突出部ＰＪＵの端部がテーパ形状にする工夫を施している。
図３は、素子分離部ＳＴＩと活性領域との境界領域近傍の領域を拡大して示す模式的な断面図である。図３に示すように、シリコン層ＳＩＬの表面を基準にして、素子分離部ＳＴＩから上方に突出するように突出部ＰＪＵが設けられており、この突出部ＰＪＵの端部がテーパ形状をしている。これにより、図３に示すように、突出部ＰＪＵの高さｈ２を積み上げ層ＰＵＬの高さｈ１よりも低くしながら、積み上げ層ＰＵＬの端部の膜厚を積み上げ層ＰＵＬのその他の部分の膜厚と同程度にすることができる。言い換えれば、突出部ＰＪＵは上方向であり、且つ、素子分離部ＳＴＩの中央に向かう方向に対して連続的に傾斜する傾斜面を有しており、積み上げ層ＰＵＬはこの傾斜面に沿って形成されている。そして、積み上げ層ＰＵＬは、素子分離部ＳＴＩの上面に達した後は、上方向であり、且つ、素子分離部ＳＴＩと離れる方向に向かって連続的に傾斜するように形成されている。すなわち、積み上げ層ＰＵＬは、素子分離部ＳＴＩの上面に達するまでの下部領域においては素子分離部ＳＴＩの形状に沿って形成され、素子分離部ＳＴＩの上面より高い位置である上部領域においては「ファセット構造」を構成している。
このようにして、本実施の形態では、突出部ＰＪＵの端部にテーパ形状を設けることにより、突出部ＰＪＵの高さを不必要に高くすることなく、積み上げ層ＰＵＬの端部での膜厚を確保することができるのである。したがって、本実施の形態によれば、突出部ＰＪＵの存在に起因するパターニング精度の低下という副作用を抑制しながら、積み上げ層ＰＵＬの端部での膜厚を確保できる。
例えば、本実施の形態では、テーパ形状のテーパ角θを４５°以上とすることにより、積み上げ層ＰＵＬの上面の高さ以下で、かつ、積み上げ層ＰＵＬの上面の高さの１／２以上の膜厚でも、積み上げ層ＰＵＬの端部の膜厚を積み上げ層ＰＵＬのその他の部分の膜厚と同程度にすることができる。
＜変形例１＞
実施の形態における技術的思想は、以下に示す変形例１の構成としても具現化することができる。図４は、本変形例１において、素子分離部ＳＴＩと活性領域との境界領域近傍の領域を拡大して示す模式的な断面図である。図４に示すように、シリコン層ＳＩＬの表面を基準にして、素子分離部ＳＴＩから上方に突出するように突出部ＰＪＵが設けられており、この突出部ＰＪＵの端面が垂直面となっている。このように構成されている本変形例１においても、積み上げ層ＰＵＬの端部の膜厚を積み上げ層ＰＵＬのその他の部分の膜厚と同程度にすることができる。すなわち、突出部ＰＪＵの高さｈ２を、積み上げ層ＰＵＬの厚さｈ１と同程度とすることができる。これにより、本変形例１においても、積み上げ層ＰＵＬの端部が「ファセット構造」をしていないため、埋め込み絶縁層ＢＯＸやｐ型ウェルＰＷＬ内への導電型不純物の注入が抑制される。この結果、本変形例１においても、半導体装置の信頼性向上および性能向上を図ることができる。
＜変形例２＞
実施の形態における技術的思想は、以下に示す変形例２の構成としても具現化することができる。図５は、本変形例２において、素子分離部ＳＴＩと活性領域との境界領域近傍の領域を拡大して示す模式的な断面図である。図５に示すように、シリコン層ＳＩＬの表面を基準にして、素子分離部ＳＴＩから上方に突出するように突出部ＰＪＵが設けられており、この突出部ＰＪＵの端面が垂直面となっている。ここで、本変形例２では、突出部ＰＪＵの端部が垂直形状をしていることを前提として、例えば、突出部ＰＪＵの高さｈ２が積み上げ層ＰＵＬの高さｈ１よりも、埋め込み絶縁層ＢＯＸの膜厚の分だけ低くなっている。このように構成されている本変形例２においても、積み上げ層ＰＵＬの端部の膜厚を積み上げ層ＰＵＬのその他の部分の膜厚と同程度にすることができる。これにより、本変形例２においても、積み上げ層ＰＵＬの端部が「ファセット構造」をしていないため、埋め込み絶縁層ＢＯＸやｐ型ウェルＰＷＬ内への導電型不純物の注入が抑制される。言い換えれば、積み上げ層ＰＵＬは素子分離部ＳＴＩの側面に沿って形成されている。そして、積み上げ層ＰＵＬは、素子分離部ＳＴＩの上面に達した後は、上方向であり、且つ、素子分離部ＳＴＩと離れる方向に向かって連続的に傾斜するように形成されている。つまり、積み上げ層ＰＵＬは、素子分離部ＳＴＩの上面に達するまでの下部領域においては素子分離部ＳＴＩの形状に沿って形成され、素子分離部ＳＴＩの上面より高い位置である上部領域においては「ファセット構造」を構成している。この結果、本変形例２においても、半導体装置の信頼性向上および性能向上を図ることができる。
ただし、本変形例２では、突出部ＰＪＵの高さｈ２が積み上げ層ＰＵＬの高さｈ１よりも、埋め込み絶縁層ＢＯＸの膜厚の分だけ低くなっている。このため、導電型不純物の導入工程において、ＳＯＩ基板の埋め込み絶縁層ＢＯＸ内にも導電型不純物が導入されることから、埋め込み絶縁層ＢＯＸがダメージを受ける可能性があるが、少なくとも、本変形例２においても、ｐ型ウェルＰＷＬへの導電型不純物の注入は抑制される。つまり、本変形例２においても、ｐ型ウェルＰＷＬに導電型不純物が導入されて不本意なｐｎ接合が形成されることに起因するリーク電流の発生を抑制することはできるため、少なくとも、この点において、半導体装置の性能向上を図ることができる。なお、本変形例２において、突出部ＰＪＵの高さｈ２を変形例１と同様に高くしてもよい。
＜実施の形態における半導体装置の製造方法＞
本実施の形態における半導体装置は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
まず、図６に示すように、支持基板１Ｓと、支持基板１Ｓ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成されたシリコン層ＳＩＬとからなるＳＯＩ基板を用意する。このようなＳＯＩ基板は、例えば、酸素注入技術や貼り合せ技術を使用することにより製造することができる。
次に、図７に示すように、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用することにより、ＳＯＩ基板のシリコン層ＳＩＬ上に酸化シリコン膜ＯＸＦを形成し、この酸化シリコン膜ＯＸＦ上に窒化シリコン膜ＳＮＦを形成する。
その後、図８に示すように、酸化シリコン膜ＯＸＦとシリコン層ＳＩＬと埋め込み絶縁層ＢＯＸとを貫通して支持基板１Ｓに達する素子分離部ＳＴＩをＳＯＩ基板に形成する。具体的には、フォトリソグラフィ技術およびドライエッチング技術を使用することにより、ＳＯＩ基板に溝（トレンチ）を形成し、溝の内壁を酸化した後、溝の内部に酸化シリコン膜を埋め込む。そして、化学的機械的研磨法（ＣＭＰ：Chemical Mechanical Polishing）を使用することにより、窒化シリコン膜ＳＮＦを研磨する。
続いて、図９に示すように、例えば、ウェットエッチング技術を使用することにより、酸化シリコン膜ＯＸＦを除去する。このとき、溝に埋め込まれている酸化シリコン膜は、シリコン層ＳＩＬ上に形成されている酸化シリコン膜ＯＸＦよりも緻密な膜で形成されているため、酸化シリコン膜ＯＸＦよりもエッチングされにくい。この結果、図９に示すように、酸化シリコン膜ＯＸＦを除去すると、素子分離部ＳＴＩに突出部ＰＪＵが形成され、この突出部ＰＪＵの端部にテーパ形状が形成される。つまり、酸化シリコン膜ＯＸＦに対してエッチングを施すことにより、素子分離部ＳＴＩにＳＯＩ基板から突出した突出部ＰＪＵを形成する。このとき、シリコン層ＳＩＬ上に形成されている酸化シリコン膜ＯＸＦの膜厚によって、突出部ＰＪＵの高さが決定される。つまり、図７の段階で形成される酸化シリコン膜ＯＸＦの膜厚を適宜設定することにより、突出部ＰＪＵの高さを制御することができる。
次に、図１０に示すように、ＳＯＩ基板上にレジスト膜ＲＦを塗布した後、フォトリソグラフィ技術を使用することにより、レジスト膜ＲＦをパターニングする。このレジスト膜ＲＦのパターニングは、ＳＯＩ基板のトランジスタ形成領域ＡＲを覆い、かつ、ＳＯＩ基板の給電領域ＢＲを露出するように行なわれる。そして、パターニングしたレジスト膜ＲＦをマスクにしたエッチング技術により、給電領域ＢＲに露出しているＳＯＩ基板のシリコン層ＳＩＬと、シリコン層ＳＩＬの下層に形成されている埋め込み絶縁層ＢＯＸとを除去する。これにより、給電領域ＢＲにおいては、ＳＯＩ基板の支持基板１Ｓの表面が露出することになる。そして、レジスト膜ＲＦを除去する。
その後、図１１に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ＳＯＩ基板の支持基板１Ｓ内にｐ型不純物を導入する。これにより、ＳＯＩ基板の支持基板１Ｓ内にｐ型ウェルＰＷＬを形成する。このｐ型ウェルＰＷＬは、トランジスタ形成領域ＡＲから給電領域ＢＲにわたって形成される。
続いて、図１２に示すように、トランジスタ形成領域ＡＲにおいて、素子分離部ＳＴＩで区画された活性領域内のシリコン層ＳＩＬ上にゲート絶縁膜ＧＯＸを形成する。このゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、その膜厚は、２ｎｍ〜１０ｎｍ程度である。なお、ゲート絶縁膜ＧＯＸは、前述のように酸化シリコン膜に代えて高誘電率膜を使用してもよい。そして、例えば、ＣＶＤ法を使用することにより、トランジスタ形成領域ＡＲに形成されているゲート絶縁膜ＧＯＸ上から、給電領域ＢＲに露出する支持基板１Ｓ上にわたって、ポリシリコン膜ＰＦを形成し、このポリシリコン膜ＰＦ上に、例えば、窒化シリコン膜からなるキャップ膜ＣＡＰを形成する。
その後、図１３に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、キャップ膜ＣＡＰとポリシリコン膜ＰＦとをパターニングすることにより、ポリシリコン膜ＰＦからなるゲート電極ＧＥと、このゲート電極ＧＥ上に形成されたキャップ膜ＣＡＰとを形成する。なお、ゲート電極ＧＥは、前述のようにポリシリコン膜に代えて金属膜や、金属膜とポリシリコンの積層膜を使用してもよい。
次に、図１４に示すように、キャップ膜ＣＡＰとゲート電極ＧＥとを覆うように、ＳＯＩ基板上に酸化シリコン膜と窒化シリコン膜を堆積した後、エッチバックすることにより、ゲート電極ＧＥの両側の側壁にサイドウォールスペーサＳＷ１を形成する。このとき、給電領域ＢＲにおいて、ＳＯＩ基板の支持基板１Ｓの表面は、窒化シリコン膜からなる保護膜ＰＲＦで覆われている。
続いて、図１５に示すように、選択エピタキシャル法を使用することにより、トランジスタ形成領域ＡＲにおいて露出するＳＯＩ基板のシリコン層ＳＩＬ上に、シリコンからなる積み上げ層ＰＵＬを形成する。このとき、図１５に示すように、露出するシリコン層ＳＩＬからシリコンが成長するとともに、サイドウォールスペーサＳＷ１の側壁からもシリコンが成長する。さらに、本実施の形態では、素子分離部ＳＴＩに突出部ＰＪＵが設けられており、この突出部ＰＪＵの端部（テーパ部）を起点としてもシリコンが成長する。
この結果、図１５に示すように、サイドウォールスペーサＳＷ１の側壁から素子分離部ＳＴＩの突出部ＰＪＵにわたって略均一な膜厚を有する積み上げ層ＰＵＬが形成される。例えば、積み上げ層ＰＵＬの膜厚は、４０ｎｍ程度以下である。このとき、積み上げ層ＰＵＬは、突出部ＰＪＵと接触し、かつ、シリコン層ＳＩＬの表面を基準として、積み上げ層ＰＵＬの上面の高さは、突出部ＰＪＵの上面の高さよりも高く、かつ、２倍以下となるように形成される。なお、給電領域ＢＲにおいては、支持基板１Ｓの表面が保護膜ＰＲＦで覆われているため、支持基板１Ｓの表面からシリコンは成長しないことになる。つまり、給電領域ＢＲに形成されている保護膜ＰＲＦは、シリコンの成長を防止する機能を有していることになる。
その後、図１６に示すように、ゲート電極ＧＥの両側の側壁に形成されているサイドウォールスペーサＳＷ１を除去する。このとき、キャップ膜ＣＡＰも除去される。そして、サイドウォールスペーサＳＷ１を除去することにより露出するシリコン層ＳＩＬと、積み上げ層ＰＵＬの一部とに、注入エネルギーが１０ｋｅＶ以下で、かつ、第１ドーズ量（１×１０１５ｃｍ−２）で、導電型不純物（ｎ型不純物）を導入する。これにより、ゲート電極ＧＥの下層に存在するチャネル領域を挟むように、ゲート電極ＧＥに整合した一対のエクステンション領域ＥＸが形成される。同様に、積み上げ層ＰＵＬの表面にｎ型半導体領域ＮＲ１が形成される。また、給電領域ＢＲのｐ型ウェルＰＷＬには、別工程によってｐ型半導体領域ＰＲ１が形成される。なお、後の工程でｐ型半導体領域ＰＲ２が形成されるため、このｐ型半導体領域ＰＲ１は省略することも可能である。
次に、図１７に示すように、ＳＯＩ基板上に窒化シリコン膜を堆積した後、この窒化シリコン膜をエッチバックすることにより、ゲート電極ＧＥの側壁に、再び、サイドウォールスペーサＳＷ２（リプレースサイドウォールスペーサ）を形成する。
そして、図１８に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、積み上げ層ＰＵＬと、積み上げ層ＰＵＬの下層にあるシリコン層ＳＩＬとにわたって、第１ドーズ量よりも高い第２ドーズ量で導電型不純物（ｎ型不純物）を導入する。これにより、積み上げ層ＰＵＬと、積み上げ層ＰＵＬの下層にあるシリコン層ＳＩＬとにわたって、ｎ型半導体領域ＮＲ２が形成される。この結果、一方（左側）のエクステンション領域ＥＸと一方（左側）のｎ型半導体領域ＮＲ２によってソース領域が形成され、他方（右側）のエクステンション領域ＥＸと他方（右側）のｎ型半導体領域ＮＲ２によってドレイン領域が形成される。なお、給電領域ＢＲには、別工程によって、支持基板１Ｓの表面にｐ型半導体領域ＰＲ２が形成される。このｐ型半導体領域ＰＲ２はｐ型半導体領域ＰＲ１よりも高濃度の不純物領域である。
続いて、図１９に示すように、ゲート電極ＧＥの表面に金属シリサイド膜ＳＦを形成し、かつ、積み上げ層ＰＵＬの表面にも金属シリサイド膜ＳＦを形成する。同様に、給電領域ＢＲに形成されているｐ型半導体領域ＰＲ２の表面にも金属シリサイド膜ＳＦを形成する。具体的に、金属シリサイド膜ＳＦは、例えば、コバルトシリサイド膜や、ニッケルシリサイド膜、プラチナシリサイド膜などから形成される。金属シリサイド膜ＳＦは、例えば、スパッタリング法を使用することにより、ＳＯＩ基板を覆うように金属膜を形成し、その後、ＳＯＩ基板に熱処理を加えることにより、金属膜とシリコンとをシリサイド反応させることにより形成することができる。このようにして、ＳＯＩ基板のトランジスタ形成領域ＡＲに、ｎチャネル型電界効果トランジスタＱ１を形成することができる。
その後、配線工程が実施される。すなわち、図２に示すように、ｎチャネル型電界効果トランジスタＱ１を形成したトランジスタ形成領域ＡＲと給電領域ＢＲとにわたって、ＳＯＩ基板を覆うように、コンタクト層間絶縁膜ＣＩＬを形成する。このコンタクト層間絶縁膜ＣＩＬは、例えば、酸化シリコン膜や、窒化シリコン膜と酸化シリコン膜との積層膜から形成され、例えば、ＣＶＤ法を使用することにより形成することができる。
そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、コンタクト層間絶縁膜ＣＩＬを貫通するコンタクトホールＣＮＴを形成した後、このコンタクトホールＣＮＴにバリア導体膜およびタングステン膜を埋め込むことによりプラグＰＬＧを形成する。特に、給電領域ＢＲにおいても、ｐ型半導体領域ＰＲ２に接続するプラグＰＬＧが形成され、これによって、給電構造が形成される。
次に、プラグＰＬＧを形成したコンタクト層間絶縁膜ＣＩＬ上に、例えば、ＣＶＤ法を使用することにより、酸化シリコン膜や低誘電率膜からなる層間絶縁膜ＩＬを形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬに配線溝を形成する。続いて、この配線溝にバリア導体膜と銅膜を埋め込み、層間絶縁膜ＩＬ上に形成される不要なバリア導体膜および銅膜を、例えば、ＣＭＰ法で除去する（ダマシン技術）。これにより、層間絶縁膜ＩＬに埋め込まれた銅配線からなる配線Ｌ１を形成することができる。その後、さらに、配線Ｌ１を形成した層間絶縁膜ＩＬ上に多層配線を形成するが、この工程の説明は省略する。以上のようにして、本実施の形態における半導体装置を製造することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１Ｓ 支持基板
ＡＲ トランジスタ形成領域
ＢＯＸ 埋め込み絶縁層
ＢＲ 給電領域
ＣＩＬ コンタクト層間絶縁膜
ＣＮＴ コンタクトホール
ＥＸ エクステンション領域
ＧＥ ゲート電極
ＧＯＸ ゲート絶縁膜
ＩＬ 層間絶縁膜
Ｌ１ 配線
ＮＲ１ ｎ型半導体領域
ＮＲ２ ｎ型半導体領域
ＯＸＦ 酸化シリコン膜
ＰＪＵ 突出部
ＰＬＧ プラグ
ＰＲ１ ｐ型半導体領域
ＰＲ２ ｐ型半導体領域
ＰＵＬ 積み上げ層
Ｑ１ ｎチャネル型電界効果トランジスタ
ＳＦ 金属シリサイド膜
ＳＩＬ シリコン層
ＳＮＦ 窒化シリコン膜
ＳＴＩ 素子分離部
ＳＷ１ サイドウォールスペーサ
ＳＷ２ サイドウォールスペーサ

Claims (18)

  1. 基板層と、前記基板層上に形成された絶縁層と、前記絶縁層上に形成されたシリコン層とからなるＳＯＩ基板と、
    前記シリコン層と前記絶縁層とを貫通して前記基板層に達する素子分離部と、
    前記素子分離部で区画された活性領域に形成された電界効果トランジスタと、
    を備え、
    前記電界効果トランジスタは、
    前記シリコン層内のチャネル領域と、
    前記チャネル領域上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記シリコン層上に形成された積み上げ層と、
    を有し、
    前記素子分離部は、前記ＳＯＩ基板から突出し、かつ、前記積み上げ層と接触する突出部を有し、
    前記シリコン層の表面を基準として、前記突出部の上面の高さは、前記積み上げ層の上面の高さ以下で、かつ、前記積み上げ層の上面の高さの１／２以上である、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記突出部の端部は、テーパ形状である、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記テーパ形状のテーパ角は、４５°以上である、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記突出部の端面は、垂直面である、半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記シリコン層の表面を基準として、前記突出部の上面の高さは、前記積み上げ層の上面の高さよりも、前記絶縁層の厚さの分だけ低い、半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記積み上げ層は、前記電界効果トランジスタのソース領域の一部、あるいは、前記電界効果トランジスタのドレイン領域の一部を構成している、半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記積み上げ層には、導電型不純物が導入されている、半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記絶縁層には、前記導電型不純物が導入されていない、半導体装置。
  9. 請求項１に記載の半導体装置において、
    前記積み上げ層の上面には、シリサイド膜が形成され、
    前記積み上げ層は、前記シリサイド膜を介して、プラグと電気的に接続されている、半導体装置。
  10. 請求項１に記載の半導体装置において、
    前記電界効果トランジスタは、完全空乏型トランジスタである、半導体装置。
  11. （ａ）基板層と、前記基板層上に形成された絶縁層と、前記絶縁層上に形成されたシリコン層とからなるＳＯＩ基板を用意する工程、
    （ｂ）前記シリコン層上に第１絶縁膜を形成する工程、
    （ｃ）前記（ｂ）工程の後、前記第１絶縁膜と前記シリコン層と前記絶縁層とを貫通して前記基板層に達する素子分離部を前記ＳＯＩ基板に形成する工程、
    （ｄ）前記（ｃ）工程の後、前記第１絶縁膜に対してエッチングを施すことにより、前記素子分離部に前記ＳＯＩ基板から突出した突出部を形成する工程、
    （ｅ）前記（ｄ）工程の後、前記素子分離部で区画された活性領域内の前記シリコン層上にゲート絶縁膜を形成する工程、
    （ｆ）前記ゲート絶縁膜上にゲート電極を形成する工程、
    （ｇ）前記（ｆ）工程の後、前記シリコン層上に積み上げ層を形成する工程、
    （ｈ）前記（ｇ）工程の後、前記積み上げ層に導電型不純物を導入する工程、
    を備え、
    前記（ｇ）工程において、
    前記積み上げ層は、前記突出部と接触し、
    前記シリコン層の表面を基準として、前記積み上げ層の上面の高さは、前記突出部の上面の高さよりも高く、かつ、２倍以下である、半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法において、
    前記（ｇ）工程は、選択エピタキシャル法を使用することにより、前記シリコン層上に前記積み上げ層を形成する、半導体装置の製造方法。
  13. 請求項１１に記載の半導体装置の製造方法において、
    前記（ｄ）工程は、前記第１絶縁膜に対してウェットエッチングを施すことにより、前記素子分離部に前記ＳＯＩ基板から突出した前記突出部を形成する、半導体装置の製造方法。
  14. 請求項１１に記載の半導体装置の製造方法において、
    （ｉ）前記（ｆ）工程と前記（ｇ）工程との間に、前記ゲート電極の側壁に第１サイドウォールを形成する工程を有し、
    前記（ｈ）工程は、
    （ｈ１）前記第１サイドウォールを除去する工程、
    （ｈ２）前記第１サイドウォールを除去することにより露出する前記シリコン層と、前記積み上げ層の一部とに第１ドーズ量で前記導電型不純物を導入する工程、
    （ｈ３）前記（ｈ２）工程の後、前記ゲート電極の側壁に第２サイドウォールを形成する工程、
    （ｈ４）前記（ｈ３）工程の後、前記積み上げ層と、前記積み上げ層の下層にある前記シリコン層とにわたって、前記第１ドーズ量よりも高い第２ドーズ量で前記導電型不純物を導入する工程、
    を有する、半導体装置の製造方法。
  15. 基板、前記基板上に形成された絶縁層、及び、前記絶縁層上に形成されたシリコン層を有するＳＯＩ基板と、
    前記シリコン層及び前記絶縁層を貫通して前記基板に達する素子分離部と、
    前記素子分離部で区画された前記シリコン層に形成された電界効果トランジスタと、を備え、
    前記電界効果トランジスタのゲート電極と前記素子分離部との間の前記シリコン層上には、シリコンを含む積み上げ層が形成されており、
    前記素子分離部は、前記シリコン層の表面を基準として突出している突出部を有し、
    前記突出部の端部には、上方向であって、且つ、前記素子分離部の中央に向かう方向に対して連続的に傾斜している傾斜面が形成されており、
    前記積み上げ層は前記傾斜面に沿って形成されている、半導体装置。
  16. 請求項１５に記載の半導体装置において、
    前記積み上げ層は、前記素子分離部の上面より低い下部領域においては前記素子分離部に沿って形成されており、前記素子分離部の上面より高い上部領域においてはファセット構造を構成している、半導体装置。
  17. 請求項１６に記載の半導体装置において、
    前記ファセット構造は、上方向であり、且つ、前記素子分離部と離れる方向に向かって連続的に傾斜するように形成されている部分を有する、半導体装置。
  18. 請求項１５に記載の半導体装置において、
    前記積み上げ層、及び、前記積み上げ層下の前記シリコン層に不純物が導入されていることによって、前記電界効果トランジスタのソース領域の一部、または、前記電界効果トランジスタのドレイン領域の一部が構成されている、半導体装置。
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