JP2009076549A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】ソースドレイン部のシリサイド化およびゲート電極のフルシリサイド化を1回で行うとともに、CMP処理によるサイドウォールの後退を防ぐことを目的とする。
【解決手段】本発明に係る半導体装置の製造方法は、SOI層3上にゲート絶縁膜4を介してゲート電極を形成し、ゲート電極両側のSOI層3上にエピタキシャル層9を形成する。ゲート電極を覆うCMPストッパ膜11を形成し、ゲート電極の側面においてCMPストッパ膜11上にサイドウォール12を形成する。エピタキシャル層9にソースドレイン部10,13を形成した後、これらの構造上にアモルファスシリコンからなる層間膜を形成し、CMPストッパ膜11表面に達するまで、CMP処理により層間膜を除去する。ポリシリコン膜の上部をエッチングした後、ゲート電極の全部と、ソースドレイン部10,13の上部とを同時にシリサイド化し、フルシリサイドゲート電極17を得る。
【選択図】図14
【解決手段】本発明に係る半導体装置の製造方法は、SOI層3上にゲート絶縁膜4を介してゲート電極を形成し、ゲート電極両側のSOI層3上にエピタキシャル層9を形成する。ゲート電極を覆うCMPストッパ膜11を形成し、ゲート電極の側面においてCMPストッパ膜11上にサイドウォール12を形成する。エピタキシャル層9にソースドレイン部10,13を形成した後、これらの構造上にアモルファスシリコンからなる層間膜を形成し、CMPストッパ膜11表面に達するまで、CMP処理により層間膜を除去する。ポリシリコン膜の上部をエッチングした後、ゲート電極の全部と、ソースドレイン部10,13の上部とを同時にシリサイド化し、フルシリサイドゲート電極17を得る。
【選択図】図14
Description
本発明は、半導体装置および半導体装置の製造方法に関するものであり、特に、シリサイド層が形成されたMISFET(Metal Insulator Semiconductor Field Effect Transistor)の製造方法に関するものである。
近年、半導体装置の微細化が進んでおり、トランジスタ特性、特にロールオフ特性を改善するために、薄膜SOI基板に形成される薄膜SOIトランジスタが注目されている。薄膜SOIトランジスタでは、SOI層が薄いため、ゲート電極の材料により定まる仕事関数によって閾値電圧を制御する必要がある。このような閾値電圧を制御する観点から、メタルゲートを備えるトランジスタが注目されている。そのうち、ポリシリコンにニッケルシリサイドを形成して、完全にシリサイド(FUSI)化したフルシリサイドゲート電極を備えるトランジスタが特に注目されている。このようなトランジスタでは、ソースドレイン部の抵抗を下げるため、ソースドレイン部もシリサイド化している。
FUSI構造を備えるトランジスタの従来の製造方法では、まず、下地構造形成後、ソースドレイン部をシリサイド化する。そして、ゲート電極上に、窒化膜やライナー膜からなり、後工程のCMP(Chemical Mechanical Polishing)処理の進行を止めるCMPストッパ膜とサイドウォールを形成した後、酸化膜からなる層間膜を形成する。その後、CMP処理により、CMPストッパ膜表面まで層間膜を除去してゲート電極の頭だしを行い、ゲート電極をFUSI化する。
しかしながら、従来の製造方法では、CMP処理において、CMPストッパ膜を形成する窒化膜と、層間膜を形成する酸化膜との選択比が小さいため、ゲート電極の頭だしをする際に、CMPストッパ膜が除去されてしまう。その結果、ゲート電極となるポリシリコン膜も除去され、ゲート電極の高さ、つまり、ポリシリコン残膜の膜厚がばらついてしまうため、トランジスタ特性がばらつくという問題があった。また、CMPストッパ膜を窒化膜で形成すると、CMPストッパ膜除去時に、サイドウォールを形成する窒化膜まで除去してしまい、サイドウォールの高さがばらつく。その結果、ポリシリコン膜をフルシリサイド化する際、ポリシリコンに供給される金属の量がばらついてしまい、トランジスタ特性がばらつくという問題があり、また、最悪の場合、ショートしてしまうという問題があった。
そこで、非特許文献1には、ゲート電極となるポリシリコン膜の上に、ポリシリコン膜を保護する酸化膜、ダミーとなるポリシリコン膜を順に形成する半導体装置が記載されている。また、非特許文献2には、ゲート電極となるポリシリコン膜の上に、ポリシリコン膜を保護するSiGe膜を形成する半導体装置が記載されている。これらにより、ゲート電極となるポリシリコン膜の膜厚を制御することができ、かつ、サイドウォールの後退を防ぐことができる。
Motofumi Saitoh et.al., "Strain Controlled CMOSFET with Phase Controlled Full-silicide(PC-FUSI)/HfSiON Gate Stack Structure for 45nm-node LSTP Devices", Symp.VLSI Tech., 2006.
A.Veloso et.al., "Dual work function phase controlled Ni-FUSI CMOS(NiSi NMOS,Ni2Si or Ni31Si12 PMOS):Manufacturability,Reliability & Process Window Improvement by Sacrificial SiGe cap", Symp.VLSI Tech., 2006.
しかしながら、非特許文献1,2に記載の半導体装置の製造方法では、ソースドレイン部をシリサイド化した後、ゲート電極をフルシリサイド化するため、2回のシリサイド化をしなければならず、手間がかかるという問題があった。また、層間膜を除去するCMP処理において、サイドウォールの窒化膜と、層間膜の酸化膜との選択比は小さい(窒化膜/酸化膜=15以下)。そのため、層間膜だけでなく、サイドウォールも除去されてしまう。その結果、依然として、サイドウォールは後退してしまうという問題があった。さらに、非特許文献2に記載の半導体装置の製造方法では、SiGe膜を形成するが、このSiGe膜によって半導体装置が汚染されるという問題があった。
本発明は、上記のような問題点を解決するためになされたものであり、ソースドレイン部のシリサイド化およびゲート電極のフルシリサイド化を1回で行うとともに、CMP処理によるサイドウォールの後退を防ぐことを目的とする。
実施の形態に係る半導体装置の製造方法は、SOI層上にゲート絶縁膜を介してポリシリコン膜を形成し、前記ポリシリコン膜両側に絶縁膜を形成する。そして、前記絶縁膜両側の前記SOI層上にエピタキシャル層を形成する。そして、前記ポリシリコン膜を覆うCMPストッパ膜を形成し、前記ポリシリコン膜の側面において前記CMPストッパ膜上にサイドウォールを形成する。そして、前記エピタキシャル層にソースドレイン部を形成した後、これらの構造上にアモルファスシリコンからなる層間膜を形成し、前記CMPストッパ膜表面に達するまで、CMP処理により前記層間膜を除去する。そして、前記ポリシリコン膜の上部をエッチングしてゲート電極を形成し、層間膜を除去した後に、前記ゲート電極の全部と、前記ソースドレイン部の上部とを同時にシリサイド化し、フルシリサイドゲート電極を得る。
本発明の半導体装置の製造方法によれば、ソースドレイン部のシリサイド化およびゲート電極のフルシリサイド化を1回で行うことができ、それとともに、CMP処理によるサイドウォールの後退を防ぐことができる。
<実施の形態1>
本実施の形態に係る半導体装置の製造方法により形成される半導体装置を図14に示す。図14に係る半導体装置は、SOI(Silicon On Insulator)層3と、TEOS膜7と、フルシリサイドゲート電極17と、サイドウォール12と、第1,2の不純物拡散領域10,13よりなるソースドレイン部とを備える。このような半導体装置は、例えば、45nmプロセス以降のFUSI構造を用いたSoC(System on Chip)デバイスに適用される。
本実施の形態に係る半導体装置の製造方法により形成される半導体装置を図14に示す。図14に係る半導体装置は、SOI(Silicon On Insulator)層3と、TEOS膜7と、フルシリサイドゲート電極17と、サイドウォール12と、第1,2の不純物拡散領域10,13よりなるソースドレイン部とを備える。このような半導体装置は、例えば、45nmプロセス以降のFUSI構造を用いたSoC(System on Chip)デバイスに適用される。
図14では、半導体層1上に、BOX(埋込酸化膜)層2が設けられ、BOX層2の上に、SOI層3が設けられている。このように、半導体層1、BOX層2、SOI層3が順に積層された基板は、SOI基板と呼ばれる。なお、図14に図示していないが、SOI層3は、STI(Shallow Trench Isolation)によって電気的に分離される。
ゲート電極であるフルシリサイドゲート電極17は、SOI層3上にゲート絶縁膜4を介して形成され、完全にシリサイド化されている。絶縁膜であるTEOS膜7、および、サイドウォール12は、フルシリサイドゲート電極17の側面上に順に形成される。
第1,第2の不純物拡散領域10,13よりなるソースドレイン部は、サイドウォール12の両側のSOI層3上に形成されたエピタキシャル層9を含んでなる。図14に示すように、フルシリサイドゲート電極17と、上述のソースドレイン部との間は、ゲート絶縁膜4、TEOS膜7、CMP(Chemical Mechanical Polishing)ストッパ膜11により、絶縁されている。上述のソースドレイン部は、そのエピタキシャル層9上面がフルシリサイドゲート電極17と略同じ厚みだけシリサイド化されている。このエピタキシャル層9においてシリサイド化された部分は、図14では、シリサイド層16として図示されている。
上述したサイドウォール12は、図14に示すように、フルシリサイドゲート電極17、および、第1,2の不純物拡散領域10,13よりなるソースドレイン部から突出して設けられる。
次に、本実施の形態に係る半導体装置の製造方法、つまり、上述のフルシリサイドゲート電極17を備える半導体装置の製造方法を、図1〜図14を用いて説明する。
まず、図1に示すように、第1の工程として、SOI層3に、図示しないSTIを作成した後、SOI層3上にゲート絶縁膜4、ポリシリコン膜5を順に積層する。本実施の形態では、ポリシリコン膜5上には、これら積層した膜をパターン化するための保護膜6も形成される。この保護膜6は、例えば、窒化膜を用いる。その後、図1に示すように、保護膜6、ポリシリコン膜5をパターン化する。このパターン化は、例えば、写真製版工程により加工する。
本実施の形態では、後工程で不純物をイクステンションやソースドレイン部にイオン注入する。ポリシリコン膜5の膜厚は、そのイクステンション注入やソースドレイン注入時に、ゲート下のチャネル部にイオン注入されることを防止できる膜厚に設定する。
そして、図2に示すように、本実施の形態では、パターン化したポリシリコン膜5の側面上に、絶縁膜であるTEOS膜7およびダミーサイドウォール8を順に形成する。本実施の形態では、TEOS膜7、ダミーサイドウォール8を形成する。ダミーサイドウォール8は、例えば、窒化膜により形成される。このダミーサイドウォール8をエッチングでパターン形成する際、SOI層3にエッチングダメージを与えないようにするため、そのエッチングを下地のTEOS膜7により止める。なお、本実施の形態では、絶縁膜としてTEOS膜7を用いるが、それに限ったものでなく、他の酸化膜を形成してもよい。
次に、第2の工程として、本実施の形態では、図3に示すように、例えば、フッ酸を用いて、SOI層3上のTEOS膜7を一部を残して除去するとともに、保護膜6とダミーサイドウォール8との間のTEOS膜7の上部を後退させる。その後、TEOS膜7両側のSOI層3上に、エピタキシャル層9を形成する。それから、本実施の形態では、ダミーサイドウォール8両側のSOI層3上に、エピタキシャル層9を形成する。図3では、エピタキシャル層9が形成される前のSOI層3の表面が、鎖線により示されている。
本実施の形態では、ダミーサイドウォール8下側のTEOS膜7も除去している。その理由は、寄生抵抗を低減させるためである。
なお、エピタキシャル層9の膜厚は、後に行うシリサイド化により、上述のソースドレイン部が完全にシリサイド化しないようにするため、後述する第1のゲート電極よりも厚くしておく必要がある。これについては、後で再び説明する。
エピタキシャル層9形成後、図4に示すように、ダミーサイドウォール8を除去する。本実施の形態では、その除去とともに、保護膜6も除去する。ダミーサイドウォール8、保護膜6の除去には、例えば、熱リン酸を用いて除去する。
次に、第3の工程として、図5に示すように、ポリシリコン膜5の両側のエピタキシャル層9とSOI層3にイクステンション注入とハロー注入を行う。これにより、第1の不純物拡散領域10が形成される。
次に、第4の工程として、図6に示すように、ポリシリコン膜5を覆うCMPストッパ膜11を形成するとともに、ポリシリコン膜5の側面においてCMPストッパ膜11上にサイドウォール12を形成する。本実施の形態では、CMPストッパ膜11は、酸化膜で形成され、図6に示すように、エピタキシャル層9上に延在している。また、本実施の形態では、サイドウォール12は、窒化膜で形成される。
次に、第5の工程として、図7に示すように、サイドウォール12の両側のエピタキシャル層9にソースドレイン注入を行い、第2の不純物拡散領域13を形成する。こうして、第1,2の不純物拡散領域10,13よりなる第1のソースドレイン部であるソースドレイン部を形成する。
次に、第6の工程として、図8に示すように、図7に係る工程で得られた構造上にアモルファスシリコンからなる層間膜14を形成する。この層間膜14は、図示しないSTI上にも設けられる。なお、SOI層3、エピタキシャル層9は存在するが、この図8以降からは、簡単のため、SOI層3、エピタキシャル層9の符号は省略する。
その後、第7の工程として、図9に示すように、ゲート電極上のCMPストッパ膜11表面に達するまで、CMP処理により層間膜14を除去する。ここで、CMPストッパ膜11を構成する酸化膜と、層間膜14を構成するアモルファスシリコンの選択比は、100以上であるため、CMP処理をCMPストッパ膜11により確実に止めることができる。これにより、サイドウォール12は後退せず、その高さを確保することができる。
次に、第8の工程として、図10に示すように、層間膜14の上部をエッチングする。これは、後工程で、ポリシリコン膜5の上部と、層間膜14とをエッチングするが、そのエッチング後において、ポリシリコン膜5の一部を残す必要がある。しかしながら、図10のようにエッチングしなければ、図示しないSTI上に形成された層間膜14の高さが、ポリシリコン膜5よりも高く形成される場合がある。この場合、層間膜14を全て除去したときには、ポリシリコン膜5も全て除去されてしまう。そこで、後で行うエッチング工程において、ポリシリコン膜5の一部を残すために、図10のように、STI上の層間膜14をポリシリコン膜5より膜厚が薄くなるように層間膜14をエッチングする。
次に、第9の工程として、図11に示すように、ポリシリコン膜5上のCMPストッパ膜11を除去する。なお、図9に示したCMP処理直後では、CMPストッパ膜11に層間膜14が薄く残っている場合がある。その場合、薄く残った層間膜14がマスクとなり、ポリシリコン膜5上のCMPストッパ膜11を除去しにくくなってしまう。しかし、図10に示した工程で、層間膜14をある程度エッチングするとともに、CMPストッパ膜11上の層間膜14を完全に除去しておけば、本工程においてポリシリコン膜5上のCMPストッパ膜11を容易に除去することができる。
次に、本実施の形態では、図12に示すように、第10の工程としてポリシリコン膜5の上部をエッチングして第1のゲート電極15を形成するのと同時に、第11の工程として層間膜14をエッチングして除去する。この工程に用いるエッチングは、例えば、ドライエッチングを用いてもよく、ウェットエッチング(例えば、APM温度80度、NH4OH:H2O2:H2O=5:1:500)を用いてもよく、またはその両方を組み合わせて用いてもよい。なお、後工程で、第1のゲート電極15を完全にシリサイド化させる必要があるため、第1のゲート電極15の厚さは、薄く形成される必要がある。特に、上述のソースドレイン部が完全にシリサイド化して、ゲート絶縁膜4下のSOI層3もシリサイド化しないようにするため、第1のゲート電極15の高さは、上述のソースドレイン部のエピタキシャル層9の高さより低くしておく必要がある。そのため、第2の工程において、エピタキシャル層9は、高く形成しておく必要がある。
次に、第12の工程として、本実施の形態では、図13に示すように、サイドウォール12内のCMPストッパ膜11およびTEOS膜7を除去する。本実施の形態では、これらの膜とともに、上述のソースドレイン部上のCMPストッパ膜11も除去する。これらの膜の除去には、例えば、フッ酸を用いる。
それから、第13の工程として、図14に示すように、第1のゲート電極15の全部と、第1のソースドレイン部であるソースドレイン部の上部をシリサイド化し、フルシリサイドゲート電極17を得る。本実施の形態では、第1,2の不純物拡散領域10,13よりなり、シリサイド化されたソースドレイン部は、シリサイド層16として図14に示されている。シリサイド化は、例えば、第1のゲート電極15の上、および、上述のソースドレイン部上に、ニッケルなどの図示しない金属膜を形成し、加熱してシリサイド化した後、図示しない金属膜を除去して行う。
以上の構成からなる本実施の形態に係る半導体装置の製造方法によれば、1回のシリサイド化により、第1、2不純物拡散領域10,13よりなるソースドレイン部をシリサイド化するとともに、フルシリサイドゲート電極17を得ることができる。また、層間膜14をアモルファスシリコンで形成したため、CMP処理によるサイドウォール12の後退を防ぐことができる。これにより、シリサイド化する際に、ポリシリコンに供給される金属量のばらきつを抑えることができるため、トランジスタ特性のばらつきを抑えることができ、また、ショートを防ぐこともできる。また、SiGe膜などを用いないため、これらによる汚染から半導体装置を防ぐことができる。
また、シリサイド化の前に、サイドウォール12内のCMPストッパ膜11およびTEOS膜7を除去するため、サイドウォール12の開口を大きくすることができる。これにより、シリサイド化する際に、サイドウォール12内にニッケルなどの金属をデポしやすくすることができる。これは、特に、フルシリサイドゲート電極17が微細化され、サイドウォール12内に金属膜をデポしにくくなる場合に有効である。
なお、本実施の形態では、図7において不純物をイオン注入して、第2の不純物拡散領域13を形成した。しかし、これに限ったものではなく、図3において不純物をイオン注入することにより、第2の不純物拡散領域13を形成してもよい。その場合は、耐熱リン酸耐性向上のため、例えば、基板のみ熱酸化膜処理を行った後に、不純物をイオン注入するなどして、熱リン酸で除去する前に酸化膜で覆っていることが望ましい。
<実施の形態2>
本実施の形態に係る半導体装置の製造方法により形成される半導体装置を図28に示す。図28に示すように、本実施の形態に係る半導体装置は、実施の形態1に係る半導体装置の構成と同じである。以下、本実施の形態に係る半導体装置の製造方法を、図15〜図28を用いて説明する。なお、本実施の形態に係る液晶表示装置の構成のうち、実施の形態1と同一の構成については、同一の符号を付すものとし、新たに説明しない構成については、実施の形態1と同じであるものとする。
本実施の形態に係る半導体装置の製造方法により形成される半導体装置を図28に示す。図28に示すように、本実施の形態に係る半導体装置は、実施の形態1に係る半導体装置の構成と同じである。以下、本実施の形態に係る半導体装置の製造方法を、図15〜図28を用いて説明する。なお、本実施の形態に係る液晶表示装置の構成のうち、実施の形態1と同一の構成については、同一の符号を付すものとし、新たに説明しない構成については、実施の形態1と同じであるものとする。
まず、第1の工程として、SOI層3に、図示しないSTIを作成した後、図15に示すように、SOI層3上にゲート絶縁膜4、ポリシリコン膜21、酸化膜22、ポリシリコン膜23を順に積層する。本実施の形態では、ポリシリコン膜23上には、これら積層した膜をパターン化するための保護膜6も形成される。この保護膜6は、例えば、HCDガスを用いた窒化膜からなる。その後、図15に示すように、ポリシリコン膜21、酸化膜22、ポリシリコン膜23をパターン化する。このパターン化は、例えば、写真製版工程により加工する。
そして、図16に示すように、本実施の形態では、パターン化したポリシリコン膜21,23の側面上に、絶縁膜であるTEOS膜7およびダミーサイドウォール8を順に形成する。本実施の形態では、TEOS膜7、ダミーサイドウォール8を形成する。
次に、第2の工程として、本実施の形態では、図17に示すように、例えば、フッ酸を用いて、SOI層3上のTEOS膜7を一部を残して除去するとともに、保護膜6とダミーサイドウォール8との間のTEOS膜7の上部を後退させる。その後、TEOS膜7両側のSOI層3上に、エピタキシャル層9を形成する。それから、本実施の形態では、ダミーサイドウォール8両側のSOI層3上に、エピタキシャル層9を形成する。図17では、エピタキシャル層9が形成される前のSOI層3の表面が、鎖線により示されている。
なお、エピタキシャル層9の膜厚は、後に行うシリサイド化により、上述のソースドレイン部が完全にシリサイド化しないようにするため、ポリシリコン膜21よりも厚くしておく必要がある。
エピタキシャル層9形成後、図18に示すように、ダミーサイドウォール8を除去する。本実施の形態では、その除去とともに、保護膜6も除去する。ダミーサイドウォール8、保護膜6の除去には、例えば、熱リン酸を用いて除去する。
次に、第3の工程として、図19に示すように、ポリシリコン膜21,23の両側のエピタキシャル層9とSOI層3にイクステンション注入とハロー注入を行う。これにより、第1の不純物拡散領域10が形成される。
次に、第4の工程として、図20に示すように、ポリシリコン膜21,23を覆うCMPストッパ膜11を形成するとともに、ポリシリコン膜21,23の側面においてCMPストッパ膜11上にサイドウォール12を形成する。本実施の形態では、CMPストッパ膜11は、酸化膜で形成され、図20に示すように、エピタキシャル層9上に延在している。また、本実施の形態では、サイドウォール12は、窒化膜で形成される。
次に、第5の工程として、図21に示すように、サイドウォール12の両側のエピタキシャル層9にソースドレイン注入を行い、第2の不純物拡散領域13を形成する。こうして、第1,2の不純物拡散領域10,13よりなる第1のソースドレイン部であるソースドレイン部を形成する。
次に、第6の工程として、図22に示すように、図21に係る工程で得られた構造上にアモルファスシリコンからなる層間膜14を、例えば、デポにより形成する。この層間膜14は、図示しないSTI上にも設けられる。なお、SOI層3、エピタキシャル層9は存在するが、この図22以降からは、簡単のため、SOI層3、エピタキシャル層9の符号は省略する。
その後、第7の工程として、図23に示すように、CMPストッパ膜11表面に達するまで、CMP処理により層間膜14を除去する。ここで、CMPストッパ膜11を構成する酸化膜と、層間膜14を構成するアモルファスシリコンの選択比は、100以上であるため、CMP処理をCMPストッパ膜11により確実に止めることができる。これにより、サイドウォール12は後退せず、その高さを確保することができる。
次に、図24に示すように、層間膜14の上部をエッチングする。次に、第8の工程として、図25に示すように、ポリシリコン膜23上のCMPストッパ膜11を除去する。なお、本実施の形態では、実施の形態1と異なり、図24に係る工程は必須ではない。しかしながら、図23に示したCMP処理直後では、CMPストッパ膜11に層間膜14が薄く残っている場合がある。そこで、図24に係る工程を行い、CMPストッパ膜11上の層間膜14を完全も除去しておけば、本工程において、ポリシリコン膜23上のCMPストッパ膜11を容易に除去することができる。そのため、本実施の形態にかかる半導体装置の製造方法のように、図24に係る工程を行うことが望ましい。
次に、本実施の形態では、図26に示すように、第9の工程として上層のポリシリコン膜23をエッチングして除去することにより、下層のポリシリコン膜21を第1のゲート電極15として残す。本実施の形態では、第9の工程とともに、第10の工程として層間膜14をエッチングして除去する。この工程に用いるエッチングは、例えば、ドライエッチングを用いてもよく、ウェットエッチング(例えば、APM温度80度、NH4OH:H2O2:H2O=5:1:500)を用いてもよく、または、その両方を組み合わせて用いてもよい。
次に、第11の工程として、本実施の形態では、図27に示すように、酸化膜22をエッチングして除去する。そして、第12の工程として、本実施の形態では、サイドウォール12内のCMPストッパ膜11およびTEOS膜7を除去する。本実施の形態では上述のソースドレイン部上のCMPストッパ膜11も除去する。これらの膜の除去には、例えば、フッ酸を用いる。
それから、第13の工程として、図28に示すように、第1のゲート電極15の全部と、第1のソースドレイン部であるソースドレイン部の上部をシリサイド化し、フルシリサイドゲート電極17を得る。ここでのソースドレイン部は、本実施の形態では、第1,2の不純物拡散領域10,13よりなり、シリサイド化されたソースドレイン部は、シリサイド層16として図28に示されている。シリサイド化は、例えば、第1のゲート電極15の上、および、上述のソースドレイン部上に、ニッケルなどの図示しない金属膜を形成し、加熱してシリサイド化した後、図示しない金属膜を除去して行う。
以上の構成からなる本実施の形態に係る半導体装置の製造方法によれば、1回のシリサイド化により、第1,2の不純物拡散領域10,13よりなるソースドレイン部をシリサイド化するとともに、フルシリサイドゲート電極17を得ることができる。また、層間膜14をアモルファスシリコンで形成したため、CMP処理によるサイドウォール12の後退を防ぐことができる。これにより、シリサイド化する際に、ポリシリコンに供給される金属量のばらきつを抑えることができるため、トランジスタ特性のばらつきを抑えることができ、また、ショートを防ぐこともできる。また、SiGe膜などを用いないため、これらによる汚染から半導体装置を防ぐことができる。また、これらの効果に加えて、酸化膜22により、第1のゲート電極15の高さ膜厚のばらつきを抑えることができるため、半導体装置特性のばらつきを抑えることができる。
また、シリサイド化の前に、サイドウォール12内のCMPストッパ膜11およびTEOS膜7を除去するため、サイドウォール12の開口を大きくすることができる。これにより、シリサイド化する際に、サイドウォール12内にニッケルなどの金属をデポしやすくすることができる。これは、特に、フルシリサイドゲート電極17が微細化され、サイドウォール12内に金属をデポしにくくなる場合に有効である。
<実施の形態3>
本実施の形態に係る半導体装置の製造方法により形成される半導体装置を図39に示す。図39に係る半導体装置は、Core部30側のSOI層35上に形成された第1の半導体装置と、I/O部31側のバルク層33上に形成された第2の半導体装置を備える。第1の半導体装置は、薄膜SOIタイプのトランジスタであり、その駆動電圧は、例えば、1Vである。第2の半導体装置は、バルクタイプのトランジスタであり、その駆動電圧は、例えば、3Vである。第1の半導体装置は、フルシリサイドゲート電極64と、第1,第2の不純物拡散領域53,59よりなる第1のソースドレイン部とを備える。第2の半導体装置は、一部をシリサイド化した第2のゲート電極47と、第3,第4の不純物拡散領域54,60よりなる第2のソースドレイン部とを備える。次に、本実施の形態に係る半導体装置の製造法を、図29〜図39を用いて説明する。
本実施の形態に係る半導体装置の製造方法により形成される半導体装置を図39に示す。図39に係る半導体装置は、Core部30側のSOI層35上に形成された第1の半導体装置と、I/O部31側のバルク層33上に形成された第2の半導体装置を備える。第1の半導体装置は、薄膜SOIタイプのトランジスタであり、その駆動電圧は、例えば、1Vである。第2の半導体装置は、バルクタイプのトランジスタであり、その駆動電圧は、例えば、3Vである。第1の半導体装置は、フルシリサイドゲート電極64と、第1,第2の不純物拡散領域53,59よりなる第1のソースドレイン部とを備える。第2の半導体装置は、一部をシリサイド化した第2のゲート電極47と、第3,第4の不純物拡散領域54,60よりなる第2のソースドレイン部とを備える。次に、本実施の形態に係る半導体装置の製造法を、図29〜図39を用いて説明する。
まず、半導体層32、BOX層34、SOI層35からなるSOI基板において、図29に示すように、STI36を形成した後、I/O部31側のSOI層35、BOX層34を除去する。その後、I/O部31側において、半導体層32上にエピタキシャル層を形成し、半導体層32とそのエピタキシャル層からなるバルク層33を形成する。このバルク層33は、Core部30側のSOI層35表面と、I/O部31側のバルク層33表面との段差をなくすように形成する。こうして、一部にSOI層35、一部にバルク層33を有する基板を準備する。なお、BOX層34、SOI層35が薄い場合には、エピタキシャル層を形成しなくても、Core部30側のSOI層35表面と、I/O部31側のバルク層33表面との段差はほとんど無視できるため、段差をなくすためのエピタキシャル層を形成しなくてもよい。ただし、この場合には、バルク層33は、半導体層32のみからなる。
次に、Core部30側においてのみ、図30、図31に示すように、実施の形態2の第1の工程(図15および図16)を行い、SOI層35上に、ゲート絶縁膜37、ポリシリコン膜43、酸化膜44、ポリシリコン膜45を順に積層し、パターン化する。その一方で、I/O部31側では、第2のゲート電極47を積層し、パターン化する。以下、この工程について説明する。
まず、I/O部31側にバルク層33を形成した後、バルク層33に所定のウエル注入やチャネル注入を行う。その後、図30に示すように、Core部30側、I/O部31側に、それぞれゲート絶縁膜37,38を形成する。本実施の形態では、Core部30側のゲート絶縁膜37は、I/O部31側のゲート絶縁膜38よりも薄く形成しておく。それから、ゲート絶縁膜37,38上にポリシリコン膜39を形成後、酸化膜を形成する。そして、その酸化膜のうち、I/O部31側の酸化膜を除去し、Core部30側にのみ酸化膜40を形成する。そして、Core部30側の酸化膜40上、および、I/O部31側のポリシリコン膜39上に、ポリシリコン膜41、窒化膜42を形成する。
それから、窒化膜42をパターン化して、図31に示すように、Core部30側に保護膜46と、I/O部31側に保護膜48を形成する。それから、Core部30側では、ポリシリコン膜43、酸化膜44、ポリシリコン膜45をパターン化する。一方、I/O部31側では、第2のゲート電極47を形成する。このパターン化は、例えば、写真製版により行う。
それから、Core部30側、I/O部31側の両方において、実施の形態2で述べた工程の一部を行ったときの図を図32に示す。以下、図32に示す構造が得られるまでの工程を簡単に説明する。
まず、パターン化したポリシリコン膜43,45の側面上にTEOS膜49、および、図示しないダミーサイドウォールを順に形成する。その一方で、第2のゲート電極47の側面上に、TEOS膜50、および、図示しないダミーサイドウォールを順に形成する。
次に、Core部30側において、実施の形態2で述べた第2の工程(図17および図18)を行い、図示しないダミーサイドウォール両側のSOI層35上にエピタキシャル層51を形成する。それから、図示しないダミーサイドウォールを除去する。I/O部31側においても、実施の形態2で述べた第2の工程を行い、図示しないダミーサイドウォール両側のバルク層33上にエピタキシャル層52を形成する。それから図示しないダミーサイドウォールを除去する。
次に、Core部30側において、実施の形態2で述べた第3の工程(図19)を行い、ポリシリコン膜43,45の両側のエピタキシャル層51およびSOI層35に、イクステンション注入とハロー注入を行い、第1の不純物拡散領域53を形成する。I/O部31側においても、実施の形態2で述べた第3の工程を行い、第2のゲート電極47の両側のエピタキシャル層52およびバルク層33に、第3の不純物拡散領域54を形成する。
次に、Core部30側において、実施の形態2で述べた第4の工程(図20)を行い、ポリシリコン膜43,45を覆うCMPストッパ膜55を形成するとともに、ポリシリコン膜43,45の側面においてCMPストッパ膜55上にサイドウォール57を形成する。I/O部31側においても、実施の形態2で述べた第4の工程を行い、第2のゲート電極47を覆うCMPストッパ膜56を形成するとともに、第2のゲート電極47の側面においてCMPストッパ膜56上にサイドウォール58を形成する。
次に、Core部30側において、実施の形態2で述べた第5の工程(図21)を行い、サイドウォール57両側のエピタキシャル層51にソースドレイン注入を行い、第2の不純物拡散領域59を形成する。これにより、第1,第2の不純物拡散領域53,59よりなる第1のソースドレイン部を形成する。I/O部31側においても、実施の形態2で述べた第5の工程を行い、サイドウォール58両側のエピタキシャル層52に、第4の不純物拡散領域60を形成する。これにより、第3,第4の不純物拡散領域54,60よりなる第2のソースドレイン部を形成する。
次に、図33に示すように、Core部30側、I/O部31側の両方において、実施の形態2で述べた第6の工程(図22)を行い、アモルファルシリコンからなる層間膜61を形成する。
次に、図34に示すように、Core部30側、I/O部31側の両方において、実施の形態2で述べた第7の工程(図23、図24)を行い、CMPストッパ膜55,56表面に達するまで、CMP処理により層間膜61を除去する。ここで、CMPストッパ膜55,56を構成する酸化膜と、層間膜61を構成するアモルファスシリコンの選択比は、100以上であるため、CMP処理をCMPストッパ膜55,56により確実に止めることができる。これにより、サイドウォール57は後退せず、その高さを確保することができる。
次に、図35に示すように、層間膜61の上部をエッチングする。実施の形態2で述べたように、このエッチング工程は、必須工程ではない。しかしながら、CMPストッパ膜55上の層間膜61を完全に除去することにより、後工程において、ポリシリコン膜45上のCMPストッパ膜55を容易に除去することが可能となるため、このエッチング工程を行うことが望ましい。本実施の形態では、図35に示すように、I/O部31側においても、層間膜61の上部をエッチングする。
次に、図36に示すように、本実施の形態では、I/O部31側に形成された構造上にレジスト62をパターン形成する。それから、Core部30側においてのみ、実施の形態2の第8の工程(図25)を行い、図36に示すように、ポリシリコン膜45上のCMPストッパ膜55を除去する。なお、本実施の形態では、先に層間膜61の上部を除去した後に、I/O部31側にレジスト62を形成し、CMPストッパ膜55を除去した。しかし、これに限ったものではなく、先にI/O部31側にレジスト62を形成した後に、層間膜61の上部を除去し、CMPストッパ膜55を除去してもよい。
次に、図37に示すように、Core部30側においてのみ、実施の形態2の第9の工程(図26)を行い、上層のポリシリコン膜45をエッチングして除去することにより、下層のポリシリコン膜43を第1のゲート電極67として残す。そして、Core部30側、I/O部31側の両方において、実施の形態2の第10の工程(図26)を行い、図37に示すように、層間膜61をエッチングして除去する。なお、実施の形態2の第9の工程と、実施の形態2の第10の工程は、同時に行ってもよく、独立に行ってもよい。また、この工程に用いるエッチングは、例えば、ドライエッチングを用いてもよく、ウェットエッチング(例えば、APM温度80度、NH4OH:H2O2:H2O=5:1:500)を用いてもよく、両方を組み合わせて用いてもよい。
次に、図38に示すように、Core部30側においてのみ、実施の形態2の第11の工程(図27)を行い、酸化膜44をエッチングして除去する。そして、Core部30側においてのみ、実施の形態2の第12の工程(図27)を行い、サイドウォール57内のCMPストッパ膜55およびTEOS膜49を除去する。一方、I/O部31側においては、第2のゲート電極47上のCMPストッパ膜56を除去する。
それから、図39に示すように、Core部30側においてのみ、実施の形態2の第13の工程(図28)を行い、第1のゲート電極67の全部と、第1,第2の不純物拡散領域53,59よりなる第1のソースドレイン部の上部をシリサイド化し、フルシリサイドゲート電極64を得る。図39において、シリサイド化された上述の第1のソースドレイン部は、シリサイド層63として図示されている。I/O部31側においては、実施の形態2の第13の工程により、第2のゲート電極47の上部と、第3,第4の不純物拡散領域54,60よりなる第2のソースドレイン部の上部とがシリサイド化される。図39において、シリサイド化された第2のゲート電極47の上部、シリサイド化された上述の第2のソースドレイン部の上部は、シリサイド層65、シリサイド層66としてそれぞれ図示されている。シリサイド化は、例えば、第1,第2のゲート電極67,47上、および、上述の第1,第2のソースドレイン部上に、ニッケルなどの図示しない金属膜を形成し、加熱してシリサイド化した後、図示しない金属膜を除去して行う。
このようにして、本実施の形態では、実施の形態2に記載した半導体装置の製造方法により、フルシリサイドゲート電極64と、第1,第2の不純物拡散領域53,59よりなる第1のソースドレイン部とを備える第1の半導体装置をSOI層35上に形成する。そして、実施の形態2に記載した半導体装置の製造方法のうち、第1の工程と、第8の工程と、第9の工程と、第11の工程とを除いた工程により、第1の半導体装置の形成と並行して、第2のゲート電極47と、第3,第4の不純物拡散領域54,60よりなる第2のソースドレイン部とを備える第2の半導体装置をバルク層33上に形成する。第2の半導体装置を形成する工程では、第13の工程により、第2のゲート電極47の上部と、第3,第4の不純物拡散領域53,59よりなる上述の第2のソースドレイン部の上部とがシリサイド化される。
以上の工程からなる本実施の形態に係る半導体装置の製造方法によれば、フルシリサイドゲート電極64を備える第1の半導体装置をSOI層35上に形成するとともに、一部をシリサイド化した第2のゲート電極47を備える第2の半導体装置を同一チップのバルク層33上に形成することができる。これにより、第2の半導体装置の抵抗を下げることができる。
なお、本実施の形態では、I/O部31側において、エピタキシャル層52を形成し、そのエピタキシャル層52に第2のソースドレイン部を形成した。しかし、これに限ったものではなく、例えば、TEOS膜50上にレジストをかけ、TEOS膜50を除去せずに、通常のバルクトランジスタの製造方法を用いてもよい。
また、本実施の形態では、実施の形態2の工程を用いてSOI層35上に第1の半導体装置を形成した。しかし、これに限ったものではなく、実施の形態1の工程を用いてSOI層35上に第1の半導体装置を形成してもよい。この場合、実施の形態1に記載した半導体装置の製造方法により、フルシリサイドゲート電極64と、第1,第2の不純物拡散領域53,59よりなる第1のソースドレイン部とを備える第1の半導体装置をSOI層35上に形成する。そして、実施の形態1に記載した半導体装置の製造方法のうち、第9の工程と、第10の工程とを除いた工程により、第1の半導体装置の形成と並行して、第2のゲート電極47と、第3,第4の不純物拡散領域54,60よりなる第2のソースドレイン部とを備える第2の半導体装置をバルク層33上に形成する。そして、第2の半導体装置を形成する工程では、第13の工程により、第2のゲート電極47の上部と、第3,第4の不純物拡散領域54,60よりなる上述の第2のソースドレイン部の上部とがシリサイド化される。
このような工程からなる半導体装置の製造方法によれば、本実施の形態に係る半導体装置の製造方法と同様、第2の半導体装置の抵抗を下げることができる。
1,32 半導体層、2,34 BOX層、3,35 SOI層、4,37,38 ゲート絶縁膜、5,21,23,39,41,43,45 ポリシリコン膜、6,46,48 保護膜、7,49,50 TEOS膜、8 ダミーサイドウォール、9,51,52 エピタキシャル層、10,53 第1の不純物拡散領域、11,55,56 CMPストッパ膜、12,57,58 サイドウォール、13,59 第2の不純物拡散領域、14,61 層間膜、15,67 第1のゲート電極、16,63,65,66 シリサイド層、17,64 フルシリサイドゲート電極、22,40,44 酸化膜、30 Core部、31 I/O部、33 バルク層、36 STI、42 窒化膜、47 第2のゲート電極、54 第3の不純物拡散領域、60 第4の不純物拡散領域、62 レジスト。
Claims (9)
- (a)SOI(Silicon On Insulator)層上にゲート絶縁膜、ポリシリコン膜を順に積層し、パターン化するとともに、その側面上に絶縁膜を形成する工程と、
(b)前記絶縁膜両側の前記SOI層上に、エピタキシャル層を形成する工程と、
(c)前記ポリシリコン膜の両側の前記エピタキシャル層と前記SOI層に不純物をイオン注入する工程と、
(d)前記ポリシリコン膜を覆うCMP(Chemical Mechanical Polishing)ストッパ膜を形成するとともに、前記ポリシリコン膜の側面において前記CMPストッパ膜上にサイドウォールを形成する工程と、
(e)前記サイドウォールの両側の前記エピタキシャル層に不純物をイオン注入し、第1のソースドレイン部を形成する工程と、
(f)前記工程(e)で得られた構造上にアモルファスシリコンからなる層間膜を形成する工程と、
(g)前記CMPストッパ膜表面に達するまで、CMP処理により前記層間膜を除去する工程と、
(h)前記工程(g)の後、前記層間膜の上部をエッチングする工程と、
(i)前記工程(h)の後、前記ポリシリコン膜上の前記CMPストッパ膜を除去する工程と、
(j)前記工程(i)の後、前記ポリシリコン膜の上部をエッチングして第1のゲート電極を形成する工程と、
(k)前記工程(j)の前または後に、前記層間膜をエッチングして除去する工程と、
(l)前記工程(j)および前記工程(k)の後、前記第1のゲート電極の全部と、前記第1のソースドレイン部の上部とを同時にシリサイド化し、フルシリサイドゲート電極を得る工程とを備える、
半導体装置の製造方法。 - (m)前記工程(j)および前記工程(k)の後、前記工程(l)の前に、前記サイドウォール内の前記CMPストッパ膜および前記絶縁膜を除去する工程をさらに備える、
請求項1に記載の半導体装置の製造方法。 - 前記工程(a)は、前記絶縁膜側面上にダミーサイドウォールを形成する工程を含み、
前記工程(b)は、前記エピタキシャル層を、前記ダミーサイドウォール両側の前記SOI層上に形成し、前記エピタキシャル層形成後に前記ダミーサイドウォールを除去する工程を含む、
請求項1または請求項2に記載の半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法であって、
(A)一部にSOI層、一部にバルク層を有する基板を準備する工程と、
(B)請求項1に記載した半導体装置の製造方法により、前記フルシリサイドゲート電極と、前記第1のソースドレイン部とを備える第1の半導体装置を前記SOI層上に形成する工程と、
(C)請求項1に記載した半導体装置の製造方法のうち、前記工程(i)と、前記工程(j)とを除いた工程により、前記第1の半導体装置の形成と並行して、第2のゲート電極と、第2のソースドレイン部とを備える第2の半導体装置を前記バルク層上に形成する工程とを備え、
前記工程(C)では、前記工程(l)により、前記第2のゲート電極の上部と、前記第2のソースドレイン部の上部とがシリサイド化される、
半導体装置の製造方法。 - (a)SOI(Silicon On Insulator)層上にゲート絶縁膜、ポリシリコン膜、酸化膜、ポリシリコン膜を順に積層し、パターン化するとともに、その側面上に絶縁膜を形成する工程と、
(b)前記絶縁膜両側の前記SOI層上に、エピタキシャル層を形成する工程と、
(c)前記ポリシリコン膜の両側の前記エピタキシャル層と前記SOI層に不純物をイオン注入する工程と、
(d)前記ポリシリコン膜を覆うCMP(Chemical Mechanical Polishing)ストッパ膜を形成するとともに、前記ポリシリコン膜の側面において前記CMPストッパ膜上にサイドウォールを形成する工程と、
(e)前記サイドウォールの両側の前記エピタキシャル層に不純物をイオン注入し、第1のソースドレイン部を形成する工程と、
(f)前記工程(e)で得られた構造上にアモルファスシリコンからなる層間膜を形成する工程と、
(g)前記CMPストッパ膜表面に達するまで、CMP処理により前記層間膜を除去する工程と、
(h)前記工程(g)の後、前記ポリシリコン膜上の前記CMPストッパ膜を除去する工程と、
(i)前記工程(h)の後、上層の前記ポリシリコン膜をエッチングして除去することにより、下層の前記ポリシリコン膜を第1のゲート電極として残す工程と、
(j)前記工程(i)の前または後に、前記層間膜をエッチングして除去する工程と、
(k)前記工程(i)および前記工程(j)の後、前記酸化膜をエッチングして除去する工程と、
(l)前記工程(k)の後、前記第1のゲート電極の全部と、前記第1のソースドレイン部の上部とを同時にシリサイド化し、フルシリサイドゲート電極を得る工程とを備える、
半導体装置の製造方法。 - (m)前記工程(i)および前記工程(j)の後、前記工程(l)の前に、前記サイドウォール内の前記CMPストッパ膜および前記絶縁膜を除去する工程をさらに備える、
請求項5に記載の半導体装置の製造方法。 - 前記工程(a)は、前記絶縁膜側面上にダミーサイドウォールを形成する工程を含み、
前記工程(b)は、前記エピタキシャル層を、前記ダミーサイドウォール両側の前記SOI層上に形成し、前記エピタキシャル層形成後に前記ダミーサイドウォールを除去する工程を含む、
請求項5または請求項6に記載の半導体装置の製造方法。 - 請求項5に記載の半導体装置の製造方法であって、
(A)一部にSOI層、一部にバルク層を有する基板を準備する工程と、
(B)請求項5に記載した半導体装置の製造方法により、前記フルシリサイドゲート電極と、前記第1のソースドレイン部とを備える第1の半導体装置を前記SOI層上に形成する工程と、
(C)請求項5に記載した半導体装置の製造方法のうち、前記工程(a)と、前記工程(h)と、前記工程(i)と、前記工程(k)とを除いた工程により、前記第1の半導体装置の形成と並行して、第2のゲート電極と、第2のソースドレイン部とを備える第2の半導体装置を前記バルク層上に形成する工程とを備え、
前記工程(C)では、前記工程(l)により、前記第2のゲート電極の上部と、前記第2のソースドレイン部の上部とがシリサイド化される、
半導体装置の製造方法。 - SOI層と、
前記SOI層上にゲート絶縁膜を介して形成され、完全にシリサイド化されたゲート電極と、
前記ゲート電極の側面上に順に形成された絶縁膜およびサイドウォールと、
前記サイドウォールの両側の前記SOI層上に形成されたエピタキシャル層と、その上面が前記ゲート電極と同じ厚みだけシリサイド化されたソースドレイン部とを備え、
前記サイドウォールは前記ゲート電極および前記ソースドレイン部から突出して設けられる、
半導体装置。
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