JP2005303261A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴがともに良好な電流特性を有する半導体装置およびその製造方法を提供する。
【解決手段】 シリコン基板１上のＮＭＯＳ領域に、ニッケルシリサイド膜１３からゲート電極１１を形成する。また、ＰＭＯＳ領域に、多結晶のシリコン膜１２からなるゲート電極１０を形成する。ニッケルシリサイド膜１３は、シリコン基板１から圧縮応力を受ける材料であり、多結晶のシリコン膜１２は、シリコン基板１から引張応力を受ける材料である。
【選択図】 図１

Description

本発明は、半導体装置およびその製造方法に関し、より詳しくは、シリコン基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置およびその製造方法に関する。

近年、半導体集積回路装置における高集積化が大きく進展しており、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置ではトランジスタ等の素子の微細化、高性能化が図られている。特に、ＭＯＳ構造を構成する要素の一つであるゲート絶縁膜に関しては、上記トランジスタの微細化、高速動作および低電圧化に対応すべく薄膜化が急速に進んでいる。

ゲート絶縁膜を構成する材料としては、従来よりシリコン酸化膜（ＳｉＯ_２膜）やシリコン酸窒化膜（ＳｉＯＮ膜）などが用いられてきた。しかしながら、これらの材料を用いた場合には、薄膜化に伴いリーク電流が増大するという問題があった。

一方、サブ０．１μｍ世代のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）では、ゲート絶縁膜に対して、シリコン酸化膜換算膜厚で１．５ｎｍ以下の性能が必要とされる。このため、金属酸化膜または金属珪酸化膜（金属シリケート膜）などの比誘電率の大きい材料をゲート絶縁膜として用い、膜厚を大きくすることによってリーク電流を抑制することが提案されている。

また、閾値電圧のシフトを抑制し且つ大きな反転容量を得るために、シリコンに代わって、金属や金属窒化物などをゲート電極に用いることが検討されている。これは、使用する金属の仕事関数に応じて閾値電圧が変化することを利用したもので、金属の種類を適当に選択することによって閾値電圧を制御することが可能となる。また、金属電極はシリコン電極に比較して電極の空乏化が起こり難いので、大きな反転容量を確保することもできる。

半導体基板上に金属または金属窒化物を成膜する場合、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法が用いられる（例えば、非特許文献１参照。）。いずれの方法においても、低抵抗性などの膜特性を確保するために、堆積は室温以上の基板温度の下で行われる。

しかしながら、基板と基板上に形成された膜とに熱膨張係数の差があると、これらの間に応力が発生する。すなわち、堆積後に基板温度が室温まで低下すると、基板上に形成された膜は体積収縮を起こすが、その程度が基板が収縮する程度よりも大きい場合には、ゲート電極はシリコン基板から引張応力を受けることになる。ゲート電極直下のチャネル領域は、変形によって引張応力を開放することができないので、その体積を減少させられる方向に力が働く。これは、あたかもチャネル領域を挟んでソース・ドレインウェルがその両側から圧されている状態になる。このため、電子の移動度が低下するようになるという問題があった。

これに対して、ソース・ドレインウェルに圧縮応力を持つＳｉＧｅを埋め込むことによって、チャネル領域に一軸性の圧縮応力を導入し、ＰＭＯＳＦＥＴの電流駆動能力を向上させることが提案されている（例えば、非特許文献２参照。）。しかしながら、この場合、ＮＭＯＳＦＥＴは従来のままであるので、その電流駆動能力の向上は図れないという問題があった。

また、チャネル領域のシリコンに対して引張応力を加えると、ＮＭＯＳＦＥＴのドレイン電流が増加する一方で、ＰＭＯＳＦＥＴのドレイン電流は減少することが報告されている（例えば、非特許文献３参照。）。

一方、近年、半導体デバイスの微細化とともに、ソース・ドレインとなるウェルの接合深さは浅くなる傾向にある。しかし、ウェルが浅くなるとウェル抵抗が増大し、デバイス特性に与える寄生抵抗の影響が無視できなくなる。そこで、このようなウェルの極浅化に伴う抵抗の増大に対処するため、ソース・ドレインウェル上に金属シリサイド層を形成することが行われている。

例えば、半導体基板上に、ゲート絶縁膜を介して多結晶シリコンからなるゲート電極を形成し、次いで、このゲート電極の側壁部に絶縁膜を設けた後に、ソース・ドレインウェルを自己整合的に形成する。そして、全面にニッケル膜を形成してから熱処理を行うことにより、ソース・ドレインウェル上にニッケルシリサイド膜を形成することができる（例えば、非特許文献４参照。）。この方法によれば、ゲート電極を形成する多結晶シリコンも完全にシリサイド化することが可能である。

しかしながら、ＰＭＯＳＦＥＴのゲート電極にニッケルシリサイド膜を適用した場合、電流駆動能力が低下するという問題があった。

ダブリュー・サイ（Ｗ．Ｔｓａｉ）ら、"サブ１ｎｍゲート絶縁膜のスパッタＴｉＮ／ＨｆＯ２ゲートｎ／ｐＭＯＳＦＥＴ性能比較（Ｐｅｒｆｏｒｍａｎｃｅ Ｃｏｍｐａｒｉｓｏｎ ｏｆ Ｓｕｂ１ｎｍ Ｓｐｕｔｔｅｒｅｄ ＴｉＮ／ＨｆＯ２ ｎＭＯＳ ａｎｄ ｐＭＯＳＦＥＴｓ）"、国際電子素子会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，ＩＥＤＭ）、２００３年、ｐ．３１１−３１４ ティー・チャニ（Ｔ．Ｃｈａｎｉ）ら、"新規４５ｎｍゲート長歪Ｓｉ−ＣＭＯＳ技術を用いた量産９０ｎｍロジックＬＳＩ（Ａ ９０ｎｍ ｈｉｇｈ Ｖｏｌｕｍｅ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｌｏｇｉｃ Ｔｅｃｈｎｏｌｏｇｙ Ｆｅａｔｕｒｉｎｇ Ｎｏｖｅｌ ４５ｎｍ Ｇａｔｅ ｌｅｎｇｔｈ Ｓｔｒａｉｎｅｄ Ｓｉｌｉｃｏｎ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ）"、国際電子素子会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，ＩＥＤＭ）、２００３年、ｐ．９７８−９８０ ２００２年固体素子材料に関する国際会議予稿集（Ｅｘｔ．Ａｂｓｔ．ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅ ａｎｄ Ｍａｔｅｒｉａｌｓ）、２００２年、ｐ．１４−１５ "ニッケルシリサイド金属ゲートを有する引っ張りシリコンＮＭＯＳ（Ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ ＮＭＯＳ ｗｉｔｈ ｎｉｃｋｅｌ−ｓｉｌｉｃｉｄｅ ｍｅｔａｌ Ｇａｔｅ）"、２００３年ＶＬＳＩテクノロジーシンポジウム、２００３年、ｐ．１０１−１０２

本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的はＮＭＯＳＦＥＴおよびＰＭＯＳＤＦＥＴがともに良好な電流特性を有する半導体装置およびその製造方法を提供することにある。

本発明の他の目的および利点は、以下の記載から明らかとなるであろう。

本発明にかかる第１の半導体装置は、シリコン基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置において、ＮＭＯＳＦＥＴのゲート電極が、シリコン基板から圧縮応力を受ける材料からなることを特徴とするものである。ここで、圧縮応力を受ける材料は金属シリサイドとすることができる。また、ＰＭＯＳＦＥＴのゲート電極は多結晶シリコンからなるものとすることができる。

また、上記第１の半導体装置において、ＰＭＯＳＦＥＴのゲート電極は、シリコン基板から引張応力を受ける材料からなるものとすることができる。ここで、引張応力を受ける材料は、金属および金属窒化物の少なくとも一方とすることができる。また、本発明の半導体装置は、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴのソース・ドレインウェル上に金属シリサイドが形成されていることが好ましい。

本発明にかかる第２の半導体装置は、シリコン基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置において、ＮＭＯＳＦＥＴが、シリコン基板の上に形成されたゲート絶縁膜と、このゲート絶縁膜の上に形成されたゲート電極と、このゲート電極の側壁部に形成された側壁絶縁膜とを有し、ゲート電極が、ゲート絶縁膜と側壁絶縁膜とによって構成される溝部に沿って形成された金属シリサイド膜を有することを特徴とするものである。この場合、ＰＭＯＳＦＥＴのゲート電極は金属膜からなるものとすることができる。

本発明にかかる第３の半導体装置は、シリコン基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置において、ＮＭＯＳＦＥＴが、シリコン基板の上に形成されたゲート絶縁膜と、このゲート絶縁膜の上に形成されたゲート電極と、このゲート電極の側壁部に形成された側壁絶縁膜とを有し、ゲート電極が、金属窒化膜とこの金属窒化膜の上に形成された金属シリサイド膜とを有し、金属窒化膜および金属シリサイド膜が、いずれもゲート絶縁膜と側壁絶縁膜とによって構成される溝部に沿って設けられていることを特徴とするものである。

本発明における第１の半導体装置の製造方法は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置の製造方法において、素子分離領域、Ｎ型ウェル（拡散層。本明細書において同じ。）領域およびＰ型ウェル領域が設けられたシリコン基板の上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上にシリコン膜を形成する工程と、このシリコン膜をゲート電極の形状に加工する工程と、シリコン膜をマスクとしてシリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、シリコン膜の側壁部に側壁絶縁膜を形成する工程と、この側壁絶縁膜が形成されたシリコン膜をマスクとしてシリコン基板に不純物を注入し、Ｎ型ソース・ドレインウェルおよびＰ型ソース・ドレインウェルを形成する工程と、ＰＭＯＳＦＥＴの領域にあるシリコン膜の上部にシリサイド化防止膜を形成する工程と、シリコン基板の全面に金属膜を形成する工程と、熱処理によって、ＮＭＯＳＦＥＴの領域にあるシリコン膜を金属膜がシリサイド化された金属シリサイド膜に変えるとともに、Ｎ型ソース・ドレインウェルおよびＰ型ソース・ドレインウェルの上に金属シリサイド膜を形成する工程とを有することを特徴とするものである。

上記第１の半導体装置の製造方法は、シリサイド化防止膜を除去する工程と、シリコン基板の上に、金属シリサイド膜およびシリコン膜を埋め込むようにして層間絶縁膜を形成する工程と、この層間絶縁膜を加工して、金属シリサイド膜およびシリコン膜の表面を露出させる工程と、露出したシリコン膜を選択的に除去し、ゲート絶縁膜に至る溝部を形成する工程と、この溝部の内部に金属および金属窒化物の少なくとも一方を埋め込む工程とをさらに有することができる。

また、本発明における第２の半導体装置の製造方法は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置の製造方法において、素子分離領域、Ｎ型ウェル領域およびＰ型ウェル領域が設けられたシリコン基板の上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上にシリコン膜を形成する工程と、このシリコン膜の上にハードマスクを形成する工程と、このハードマスクを用いてシリコン膜をゲート電極の形状に加工する工程と、ハードマスクおよびシリコン膜をマスクとしてシリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、ハードマスクおよびシリコン膜の側壁部に側壁絶縁膜を形成する工程と、この側壁絶縁膜が形成されたハードマスクおよびシリコン膜をマスクとしてシリコン基板に不純物を注入し、Ｎ型ソース・ドレインウェルおよびＰ型ソース・ドレインウェルを形成する工程と、シリコン基板の全面に第１の金属膜を形成する工程と、熱処理によって、Ｎ型ソース・ドレインウェルおよびＰ型ソース・ドレインウェルの上に第１の金属膜がシリサイド化された第１の金属シリサイド膜を形成する工程と、この第１の金属シリサイド膜形成後のシリコン基板の上に層間絶縁膜を形成する工程と、この層間絶縁膜を加工して、ハードマスクの表面を露出させる工程と、ＮＭＯＳＦＥＴの領域から露出しているハードマスクを選択的に除去する工程と、シリコン基板の全面に第２の金属膜を形成する工程と、熱処理によって、ＮＭＯＳＦＥＴの領域にあるシリコン膜を第２の金属膜がシリサイド化された第２の金属シリサイド膜に変える工程と、ＰＭＯＳＦＥＴの領域にあるハードマスクを選択的に除去する工程と、ハードマスク除去後に露出したシリコン膜を選択的に除去し、ゲート絶縁膜に至る溝部を形成する工程と、この溝部の内部に金属および金属窒化物の少なくとも一方を埋め込む工程とを有することを特徴とするものである。

また、本発明における第３の半導体装置の製造方法は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置の製造方法において、素子分離領域、Ｎ型ウェル領域およびＰ型ウェル領域が設けられたシリコン基板の上に第１のゲート絶縁膜を形成する工程と、この第１のゲート絶縁膜の上に第１のシリコン膜を形成する工程と、この第１のシリコン膜の上にハードマスクを形成する工程と、このハードマスクを用いて第１のシリコン膜をゲート電極の形状に加工する工程と、ハードマスクおよび第１のシリコン膜をマスクとしてシリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、ハードマスクおよび第１のシリコン膜の側壁部に側壁絶縁膜を形成する工程と、この側壁絶縁膜が形成されたハードマスクおよび第１のシリコン膜をマスクとしてシリコン基板に不純物を注入し、Ｎ型ソース・ドレインウェルおよびＰ型ソース・ドレインウェルを形成する工程と、シリコン基板の全面に第１の金属膜を形成する工程と、熱処理によって、Ｎ型ソース・ドレインウェルおよびＰ型ソース・ドレインウェルの上に第１の金属膜がシリサイド化された第１の金属シリサイド膜を形成する工程と、この第１の金属シリサイド膜形成後の前記シリコン基板の上に層間絶縁膜を形成する工程と、この層間絶縁膜を加工して、ハードマスクの表面を露出させる工程と、ＮＭＯＳＦＥＴの領域から露出しているハードマスクを選択的に除去する工程と、ハードマスク除去後に露出した第１のシリコン膜を選択的に除去する工程と、第１のシリコン膜除去後に露出した第１のゲート絶縁膜を選択的に除去し、シリコン基板に至る第１の溝部を形成する工程と、この第１の溝部の内面に第２のゲート絶縁膜を形成する工程と、この第２のゲート絶縁膜の上に第２のシリコン膜を形成する工程と、第１の溝部を除いて第２のゲート絶縁膜および第２のシリコン膜を除去する工程と、シリコン基板の全面に第２の金属膜を形成する工程と、熱処理によって、第２のシリコン膜を第２の金属膜がシリサイド化された第２の金属シリサイド膜に変える工程と、ＰＭＯＳＦＥＴの領域にあるハードマスクを選択的に除去する工程と、ハードマスク除去後に露出した第１のシリコン膜を選択的に除去し、第１のゲート絶縁膜に至る第２の溝部を形成する工程と、この第２の溝部の内部に金属および金属窒化物の少なくとも一方を埋め込む工程とを有することを特徴とするものである。

また、本発明における第４の半導体装置の製造方法は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置の製造方法において、素子分離領域、Ｎ型ウェル領域およびＰ型ウェル領域が設けられたシリコン基板の上に犠牲ゲート絶縁膜を形成する工程と、この犠牲ゲート絶縁膜の上に犠牲ゲート電極を形成する工程と、この犠牲ゲート電極をマスクとしてシリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、犠牲ゲート電極の側壁部に側壁絶縁膜を形成する工程と、この側壁絶縁膜が形成された犠牲ゲート電極をマスクとしてシリコン基板に不純物を注入し、Ｎ型ソース・ドレインウェルおよびＰ型ソース・ドレインウェルを形成する工程と、犠牲ゲート電極を埋め込むようにして、シリコン基板の上に層間絶縁膜を形成する工程と、この層間絶縁膜を加工して犠牲ゲート電極の表面を露出させる工程と、露出した犠牲ゲート電極を選択的に除去する工程と、犠牲ゲート電極の除去後に露出した犠牲ゲート絶縁膜を選択的に除去し、シリコン基板に至る溝部を形成する工程と、溝部の内面にゲート絶縁膜を形成する工程と、このゲート絶縁膜を形成した後の溝部の内面に沿うようにして金属膜を形成する工程と、この金属膜を形成した後の溝部について、ＮＭＯＳＦＥＴの領域にある溝部の内面に沿うようにして金属膜の上にシリコン膜を選択的に形成する工程と、熱処理によりシリコン膜と金属膜を反応させて、溝部の内面に沿うように金属シリサイド膜を形成する工程と、ＰＭＯＳＦＥＴの領域にある溝部の内面を除いて未反応の金属膜を除去する工程とを有することを特徴とするものである。

さらに、本発明における半導体装置の製造方法は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置の製造方法において、素子分離領域、Ｎ型ウェル領域およびＰ型ウェル領域が設けられたシリコン基板の上に犠牲ゲート絶縁膜を形成する工程と、この犠牲ゲート絶縁膜の上に犠牲ゲート電極を形成する工程と、この犠牲ゲート電極をマスクとしてシリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、犠牲ゲート電極の側壁部に側壁絶縁膜を形成する工程と、この側壁絶縁膜が形成された犠牲ゲート電極をマスクとしてシリコン基板に不純物を注入し、Ｎ型ソース・ドレインウェルおよびＰ型ソース・ドレインウェルを形成する工程と、犠牲ゲート電極を埋め込むようにして、シリコン基板の上に層間絶縁膜を形成する工程と、この層間絶縁膜を加工して犠牲ゲート電極の表面を露出させる工程と、露出した犠牲ゲート電極を選択的に除去する工程と、犠牲ゲート電極の除去後に露出した犠牲ゲート絶縁膜を選択的に除去し、シリコン基板に至る溝部を形成する工程と、この溝部の内面にゲート絶縁膜を形成する工程と、このゲート絶縁膜を形成した後の溝部の内面に沿うようにして金属窒化膜を形成する工程と、この金属窒化膜を形成した後の溝部について、ＮＭＯＳＦＥＴの領域にある溝部の内面に沿うようにして金属窒化膜の上にシリコン膜および金属膜からなる積層膜を選択的に形成する工程と、熱処理によりシリコン膜と金属膜を反応させて、溝部の内面に沿うように金属シリサイド膜を形成する工程と、この金属シリサイド膜の下層と、ＰＭＯＳＦＥＴの領域にある溝部の内面とを除いて金属窒化膜を除去する工程とを有することを特徴とするものである。

この発明は以上説明したように、ＮＭＯＳ領域にあるゲート電極を基板から圧縮応力を受ける材料で構成するので、ＮＭＯＳＦＥＴの電流駆動能力を向上させることができる。また、ＰＭＯＳ領域にあるゲート電極を基板から引張応力を受ける材料で構成することによって、ＰＭＯＳＦＥＴの電流駆動能力を向上させることができる。

ＮＭＯＳ領域にあるゲート絶縁膜と側壁絶縁膜とによって構成される溝部に沿って形成された金属シリサイド膜は、ゲート絶縁膜と接する部分においてチャネル方向に広がろうとする。したがって、本発明によれば、ゲート絶縁膜付近におけるシリコン基板には、シリコンの格子間隔を大きくしようとする力が作用することになり、反作用として金属シリサイド膜はシリコン基板から圧縮応力を受けるようになる。また、本発明によれば、金属膜または金属窒化膜の上にシリサイド膜を積層することによって、ＮＭＯＳＦＥＴのチャネル領域に引張応力を与えている。これにより、金属または金属窒化膜の仕事関数を利用しながら、シリサイド膜の形成により発生する応力によって、電流駆動能力を向上させ且つゲート絶縁膜へのプロセスダメージを低減することが可能となる。

また、金属シリサイド膜とゲート絶縁膜との間に金属窒化膜が存在するので、シリサイド化される金属が、シリサイド化反応の際にシリコン基板へと拡散して行くのを防ぐことができる。

また、ソース・ドレインウェルのシリサイド化と、ＮＭＯＳ領域におけるゲート電極部分でのシリサイド化とを別々の工程で行うので、それぞれ異なる金属シリサイドとすることができる。

さらに、ＮＭＯＳ領域に耐熱性の低いゲート絶縁膜を用いることができるので、比誘電率の大きい材料を用い、その膜厚を大きくすることによってリーク電流を抑制することが可能となる。

図１５は、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴのそれぞれについて、ゲート絶縁膜およびゲート電極を下層からＳｉＯ_２／ＨｆＳｉＯＮ／ＮｉＳｉの順で構成したものと、下層からＳｉＯ_２／ＨｆＳｉＯＮ／ＴｉＮ／Ｗの順で構成したものとについて、ドレイン電圧とドレイン電流との関係を示したものである。ここで、ＨｆＳｉＯＮは、ＨｆＯ_２とＳｉＯ_２の固溶体（ＨｆＳｉＯ_４）の窒化物である。図に示すように、ＮＭＯＳＦＥＴではＳｉＯ_２／ＨｆＳｉＯＮ／ＮｉＳｉの構成で良好な電気的特性が得られる。一方、ＰＭＯＳＦＥＴではＳｉＯ_２／ＨｆＳｉＯＮ／ＴｉＮ／Ｗの構成で電気的特性が向上する。このことより、本発明者は、ＮＭＯＳＦＥＴのゲート電極を金属シリサイドで形成し、ＰＭＯＳＦＥＴのゲート電極を金属で形成することにより優れた電気的特性を有する半導体装置が得られることを見出し、本発明に至った。以下、本発明の実施の形態について述べる。

実施の形態１．
図１は、本実施の形態における半導体装置の断面図の一例である。

図１において、シリコン基板１には素子分離領域２、Ｎ型ウェル領域３、Ｐ型ウェル領域４、Ｐ型エクステンション領域５、Ｎ型エクステンション領域６、Ｐ型ソース・ドレインウェル７およびＮ型ソース・ドレインウェル８が形成されている。

チャネル上には、ゲート絶縁膜９を介してゲート電極１０，１１が形成されている。本実施の形態においては、ＰＭＯＳ領域にあるゲート電極１０が多結晶のシリコン膜１２から形成されていて、ＮＭＯＳ領域にあるゲート電極１１がニッケルシリサイド膜１３から形成されていることを特徴としている。すなわち、ＰＭＯＳ領域にあるゲート電極を基板から引張応力を受ける材料で構成し、ＮＭＯＳ領域にあるゲート電極を基板から圧縮応力を受ける材料で構成しているので、電流単体（電子およびホール）の移動度が低下するのを抑制して電流駆動能力を向上させることができる。

また、図１のＰ型ソース・ドレインウェル７およびＮ型ソース・ドレインウェル８にも、ニッケルシリサイド膜１３が形成されている。このような構造とすることによって、シリサイド化の際の体積膨張によってチャネル領域がシリサイドにより押されるので、この部分におけるシリコン結晶に歪を加えることができる。

次に、図２〜図４を用いて、本実施の形態にかかる半導体装置の製造方法を説明する。尚、これらの図において、図１と同じ符号を付した部分は同じものであることを示している。

まず、シリコン基板１に素子分離領域２を形成する。その後、シリコン基板１の所定領域にＰ（リン）またはＢ（ボロン）を注入して、Ｎ型ウェル領域３およびＰ型ウェル領域４を形成する(図２(ａ))。

次に、シリコン基板１の上にゲート絶縁膜９を形成する（図２（ｂ））。ゲート絶縁膜９としては、例えばシリコン酸窒化膜を用いることができる。例えば、酸素雰囲気下での短時間の熱処理によって、シリコン基板１の表面に膜厚２ｎｍ程度のシリコン酸化膜を形成する。その後、アンモニア雰囲中で窒化することによって、シリコン酸窒化膜を形成することができる。尚、ゲート絶縁膜９は、シリコン酸窒化膜に限られるものではなく、シリコン酸化膜または金属酸化物の誘電体若しくはハフニウムを含む酸化物の誘電体からなる膜であってもよい。

次に、多結晶のシリコン膜１２を１００ｎｍ程度の膜厚で成膜した後、シリコン膜１２をゲート電極の形状に加工する(図２(ｃ))。尚、図２（ｃ）において、ＮＭＯＳ領域におけるシリコン膜１２はダミーのゲート電極であり、実際に動作するゲート電極は後工程で形成される。

次に、シリコン膜１２をマスクにして、Ｎ型ウェル領域３にＢをイオン注入し、Ｐ型ウェル領域４にＰをイオン注入する。その後、熱処理による活性化を行うことによって、図３(ａ)に示すように、Ｐ型エクステンション領域５とＮ型エクステンション領域６を形成する。

次に、側壁絶縁膜としてのシリコン窒化膜１４を全面に形成した後、反応性イオンエッチングによって、シリコン膜１２の側壁部を除いてシリコン窒化膜１４を除去する。これにより、図３（ｂ）に示す構造が得られる。尚、シリコン窒化膜の代わりにシリコン酸化膜を用いてもよい。

次に、レジスト（図示せず）およびシリコン窒化膜１４の形成されたシリコン膜１２をマスクとして、Ｎ型ウェル領域３にＢをイオン注入する。その後、同様の方法でＰ型ウェル領域４にもＰをイオン注入する。レジストを剥離した後、熱処理による活性化を行うことによって、Ｐ型ソース・ドレインウェル７およびＮ型ソース・ドレインウェル８を形成する（図３（ｃ））。活性化のための熱処理は、例えば、１，０００℃で１秒間程度とすることができる。

本実施の形態においては、ＮＭＯＳＦＥＴのゲート電極を金属シリサイドで構成し、ＰＭＯＳＦＥＴのゲート電極を多結晶のシリコン膜で構成することを特徴としている。このため、ソース・ドレインウェル７，８を形成した後のシリコン基板１の全面に、シリサイド化防止膜としてのシリコン酸化膜１５を形成し、ＰＭＯＳ領域にあるシリコン膜１２の上面を除いてシリコン酸化膜１５を除去する（図４（ａ））。シリコン酸化膜１５の膜厚は、例えば１０ｎｍ程度とすることができる。

次に、スパッタ法によってニッケル膜１６を全面に堆積する（図４（ｂ））。その後、熱処理を行って、ＮＭＯＳ領域にあるシリコン膜１２の全てと、ソース・ドレインウェル７，８上とをシリサイド化する。これにより、ＮＭＯＳ領域にニッケルシリサイド膜１３からなるゲート電極１１が形成される。一方、ＰＭＯＳ領域にあるシリコン膜１２の上にはシリコン酸化膜１５が形成されているので、この部分でニッケルシリサイドが形成されることはない。したがって、ＰＭＯＳ領域のゲート電極１０はシリコン膜１２からなるものとすることができる。尚、堆積するニッケル膜１６の膜厚は、例えば１０ｎｍ程度とすることができる。

シリサイド化を終えた後は、未反応のニッケル膜をアンモニア、過酸化水素水および水の混合溶液を用いて除去する。また、シリサイド化防止膜１５を除去することによって、図１に示す構造が得られる。

本実施の形態によれば、ＮＭＯＳＦＥＴに金属シリサイドからなるゲート電極を用いている。ここで、金属とシリサイドが反応して形成された金属シリサイドは、元のシリコンより体積膨張して形成されるので、シリコン基板から圧縮応力を受ける材料となる。従来は、ＮＭＯＳＦＥＴのゲート電極を金属または金属窒化物で形成していたので、ゲート電極はシリコン基板から引張応力を受けていた。この場合、ゲート電極直下のチャネル領域が引張応力を開放できないために、その体積を減少させられる方向に力が働いていた。一方、本発明は、シリコン基板から圧縮応力を受ける材料でゲート電極を形成するので、チャネル領域に働く力を逆向きに変えて電子の移動度を向上させることができる。

また、本実施の形態によれば、ＰＭＯＳＦＥＴに多結晶シリコンからなるゲート電極を用いている。すなわち、シリサイド化反応はＮＭＯＳ領域でのみ起こるので、シリサイド化に伴う体積膨張によって、ＰＭＯＳ領域におけるチャネル領域の体積を減少させる方向に力が働くことはない。したがって、ＰＭＯＳＦＥＴでの電流特性の低下を防ぐことができる。

さらに、本実施の形態によれば、ソース・ドレインウェル上にシリサイドを形成している。したがって、シリサイド化の際の体積膨張によってチャネル領域がシリサイドで圧されるので、この部分におけるシリコン結晶に歪を加えてＰＭＯＳＦＥＴの電流駆動能力を向上させることができる。尚、ソース・ドレインウェルにシリサイドを形成することにより、ＮＭＯＳＦＥＴのチャネル領域に対しては、その体積を減少させる方向に力が働くことになる。しかし、本発明では、ＮＭＯＳＦＥＴのゲート電極をシリサイドで形成しているので、これによって上記の力は打ち消されてしまうと考えられる。すなわち、ＮＭＯＳＦＥＴに対しては、ゲート電極にシリサイドを用いた効果の方が、ソース・ドレインウェルにシリサイドを形成した効果よりも大きく作用するので、ＮＭＯＳＦＥＴのチャネル領域にはその体積を増加させる方向に力が働く。したがって、本発明によれば、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴの双方の電流駆動能力を向上させることが可能になる。

尚、本実施の形態では、ソース・ドレインウェルにシリサイドを形成する例に付いて述べたが本発明はこれに限られるものではない。ソース・ドレインウェルにシリサイドを形成しない場合にも本発明を適用することができる。

実施の形態２．
図５は、本実施の形態における半導体装置の断面図の一例である。

図５において、シリコン基板１０１には素子分離領域１０２、Ｎ型ウェル領域１０３、Ｐ型ウェル領域１０４、Ｐ型エクステンション領域１０５、Ｎ型エクステンション領域１０６、Ｐ型ソース・ドレインウェル１０７およびＮ型ソース・ドレインウェル１０８が形成されている。

チャネル上には、ゲート絶縁膜１０９を介してゲート電極１０１０，１０１１が形成されている。本実施の形態は、ＮＭＯＳ領域にあるゲート電極１０１１がニッケルシリサイド膜１０１３から形成されている点では実施の形態１と共通する。しかし、ＰＭＯＳ領域にあるゲート電極１０１０が、窒化チタン膜１０１７およびタングステン膜１０１８から形成されている点で実施の形態１と異なる。このような構成とすることによって、電極の空乏化を抑制して大きな反転容量を確保することが可能となる。尚、ゲート電極１０１０を構成する金属の種類は閾値電圧に応じて適宜選択すればよく、上記の窒化チタン膜やタングステン膜に限られるものではない。

次に、図６および図７を用いて、本実施の形態にかかる半導体装置の製造方法を説明する。尚、これらの図において、図５と同じ符号を付した部分は同じものであることを示している。

まず、実施の形態１で述べた図１〜図４と同様の工程を経て、シリコン基板１０１上のＮＭＯＳ領域にニッケルシリサイド膜１０１３からなるゲート電極１０１１を、ＰＭＯＳ領域に多結晶のシリコン膜１０１２からなるダミーゲート電極１０１９をそれぞれ形成する（図６（ａ））。尚、実施の形態１においては、ＰＭＯＳ領域の多結晶シリコンはゲート電極であった。一方、本実施の形態においては、多結晶シリコンはダミーのゲート電極であり、実際に動作するゲート電極は後工程で形成される。

次に、層間絶縁膜１０２０をＣＶＤ法で堆積した後、ＣＭＰ（Ｃｈｅｍｉｃｈａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によってニッケルシリサイド膜１０１３およびシリコン膜１０１２の表面が露出するように加工する(図６（ｂ）)。層間絶縁膜１０２０としては、例えばシリコン酸化膜を用いることができる。

次に、ＰＭＯＳ領域にあるシリコン膜１０１２を選択的に除去し、図７（ａ）に示すように、ＰＭＯＳ領域のゲート電極１０１０が形成される部分に溝部を形成する。

シリコン膜１０１２の除去は、ドライエッチングによって行ってもよいし、ウェットエッチングによって行ってもよい。

例えば、ＳＦ_６ガスをエッチングガスとし、電極間にバイアスを印加しない状態で行う反応性イオンエッチングによって、シリコン膜１０１２を除去することができる。この場合、電極間に低いバイアスを印加してもよい。また、例えば、Ｃｌ_２およびＢＣｌ_３の混合ガスを用いた反応性イオンエッチングによっても、シリコン膜１０１２を除去することができる。尚、シリコン基板上に犠牲ゲート絶縁膜を形成する場合には、Ｃｌ_２とＢＣｌ_３との混合ガスにＯ_２を添加することによって、犠牲ゲート絶縁膜とのエッチング選択比を大きくすることができる。

また、例えば、温度８０℃〜１００℃程度の濃ＫＯＨ水溶液を用いたウェットエッチングによって、シリコン酸化膜１０１２を除去することもできる。

次に、全面に窒化チタン膜１０１７およびタングステン膜１０１８をこの順に堆積する（図７（ｂ））。窒化チタン膜の代わりに、他の金属膜若しくは金属窒化膜またはルテニウム酸化膜を堆積してもよい。

次に、マスク等を用いたドライエッチングにより、ＰＭＯＳＦＥＴのゲート電極部分を除いて、窒化チタン膜１０１７およびタングステン膜１０１８を除去する。これにより、ＰＭＯＳ領域に、窒化チタン膜１０１７およびタングステン膜１０１８からなるゲート電極１０１０を形成することができる（図５）。

本実施の形態によれば、ＮＭＯＳＦＥＴに金属シリサイドからなるゲート電極を用いている。ここで、金属とシリサイドが反応して形成された金属シリサイドは、元のシリコンより体積膨張して形成されるので、シリコン基板から圧縮応力を受ける材料となる。従来は、ＮＭＯＳＦＥＴのゲート電極を金属または金属窒化物で形成していたので、ゲート電極はシリコン基板から引張応力を受けていた。この場合、ゲート電極直下のチャネル領域が引張応力を開放できないために、その体積を減少させられる方向に力が働いていた。一方、本発明は、シリコン基板から圧縮応力を受ける材料でゲート電極を形成するので、チャネル領域に働く力を逆向きに変えて電子の移動度を向上させることができる。

また、本実施の形態によれば、ＰＭＯＳＦＥＴに金属からなるゲート電極を用いている。したがって、実施の形態１で得られる効果に加えて、さらに、電極の空乏化を抑制して大きな反転容量を確保することが可能となる。金属の種類は閾値電圧に応じて適宜選択すればよく、上記の窒化チタン膜やタングステン膜に限られるものではない。本実施の形態においては、例えば、チタン、タンタル、モリブデン、タングステン、ジルコニウムおよびハフニウムなどの金属および／またはこれらの金属の窒化物などを用いることができる。

尚、本実施の形態では、ソース・ドレインウェルにシリサイドを形成する例に付いて述べたが本発明はこれに限られるものではない。ソース・ドレインウェルにシリサイドを形成しない場合にも本発明を適用することができる。

実施の形態３．
図８は、本実施の形態における半導体装置の断面図の一例である。

図８において、シリコン基板２０１には素子分離領域２０２、Ｎ型ウェル領域２０３、Ｐ型ウェル領域２０４、Ｐ型エクステンション領域２０５、Ｎ型エクステンション領域２０６、Ｐ型ソース・ドレインウェル２０７およびＮ型ソース・ドレインウェル２０８が形成されている。

チャネル上には、ゲート絶縁膜２０９を介してゲート電極２０１０，２０１１が形成されている。本実施の形態は、ＮＭＯＳ領域にあるゲート電極２０１１がニッケルシリサイド膜１０１３から形成されており、ＰＭＯＳ領域にあるゲート電極２０１０が窒化チタン膜１０１７およびタングステン膜１０１８から形成されている点で実施の形態１と共通する。しかし、ソース・ドレインウェル２０７，２０８に形成されたシリサイドが、ゲート電極２０１１を形成するシリサイドとは異なる金属シリサイド（コバルトシリサイド膜２０２１）である点で異なる。このような構成とすることによって、ＮＭＯＳ領域に適した金属シリサイドを用いてゲート電極を形成することができるので、ＮＭＯＳＦＥＴの電気的特性を向上させることができる。

次に、図９〜図１２を用いて、本実施の形態にかかる半導体装置の製造方法を説明する。尚、これらの図において、図８と同じ符号を付した部分は同じものであることを示している。

まず、実施の形態１で述べた図２（ａ）〜図２（ｂ）と同様の工程を経て、シリコン基板２０１上にゲート絶縁膜２０９を形成する（図９（ａ））。ゲート絶縁膜２０９としては、例えばシリコン酸窒化膜を用いることができる。例えば、酸素雰囲気下での短時間の熱処理によって、シリコン基板２０１の表面に膜厚２ｎｍ程度のシリコン酸化膜を形成する。その後、アンモニア雰囲中で窒化することによって、シリコン酸窒化膜を形成することができる。尚、ゲート絶縁膜２０９は、シリコン酸窒化膜に限られるものではなく、シリコン酸化膜または金属酸化物の誘電体若しくはハフニウムを含む酸化物の誘電体からなる膜であってもよい。

次に、ゲート絶縁膜２０９の上に、膜厚１００ｎｍ程度である多結晶のシリコン膜２０１２を形成した後、さらに、ハードマスク２０２２としてのシリコン酸化膜を形成する。尚、シリコン酸化膜の代わりにシリコン窒化膜を形成してもよい。

次に、ハードマスク２０２２を用いて、シリコン膜２０１２をゲート電極の形状に加工する（図９（ｂ））。この際、図に示すように、シリコン膜２０１２のエッチング終了後もハードマスク２０２２がシリコン膜２０１２上に残るようにする。尚、加工後のシリコン膜２０１２は全てダミーのゲート電極であり、実際に動作するゲート電極は後工程で形成される。

次に、ハードマスク２０２２およびシリコン膜２０１２をマスクとして、Ｎ型ウェル領域２０３にＢをイオン注入し、Ｐ型ウェル領域２０４にＰをイオン注入する。その後、熱処理による活性化を行うことによって、図９(ｃ)に示すように、Ｐ型エクステンション領域２０５とＮ型エクステンション領域２０６を形成する。

次に、側壁絶縁膜としてのシリコン窒化膜２０１４を全面に形成した後、反応性イオンエッチングによって、シリコン膜２０１２およびハードマスク２０２２の側壁部を除いてシリコン窒化膜２０１４を除去する（図１０（ａ））。尚、シリコン窒化膜の代わりにシリコン酸化膜を用いてもよい。

次に、レジスト（図示せず）並びにシリコン窒化膜２０１４の形成されたシリコン膜２０１２およびハードマスク２０２２をマスクとして、Ｎ型ウェル領域２０３にＢをイオン注入する。その後、同様の方法でＰ型ウェル領域２０４にもＰをイオン注入する。レジストを剥離した後、熱処理による活性化を行うことによって、Ｐ型ソース・ドレインウェル２０７およびＮ型ソース・ドレインウェル２０８を形成する（図１０（ｂ））。活性化のための熱処理は、例えば、１，０００℃で１秒間程度とすることができる。

次に、スパッタ法によって、第１の金属膜としてのコバルト膜（図示せず）を全面に堆積した後、熱処理によってシリサイド化反応を行う。このとき、シリコン膜２０１２上にはハードマスク２０２２が形成されているので、ゲート電極部分がシリサイド化されることはなく、ソース・ドレインウェル２０７，２０８のみがシリサイド化される。その後、未反応のコバルト膜を除去することによって、図１０（ｃ）に示すように、ソース・ドレインウェル２０７，２０８上にのみ、第１の金属シリサイド膜としてのコバルトシリサイド膜２０２１が形成された構造が得られる。

次に、層間絶縁膜２０２０をＣＶＤ法で堆積した後、ＣＭＰ法によってハードマスク２０２２の表面が露出するように加工する(図１１（ａ）)。層間絶縁膜２０２０としては、例えば、シリコン酸化膜を用いることができる。

次に、ＰＭＯＳ領域上にレジスト膜２０２３を形成した後、レジスト膜２０２３をマスクとして、ＮＭＯＳ領域にあるハードマスク２０２２を選択的に除去する（図１１（ｂ））。

ここで、ハードマスク２０２２および層間絶縁膜２０２０にシリコン酸化膜を用いた場合には、層間絶縁膜２０２０に対してハードマスク２０２２を選択的にエッチングすることはできない。したがって、ハードマスク２０２２を除去する際に、ハードマスク２０２２と同じ膜厚分の層間絶縁膜２０２０が一緒に除去されることになる。一方、ハードマスク２０２２としてシリコン窒化膜を用いた場合には、層間絶縁膜２０２０がシリコン酸化膜であってもエッチング選択比を確保することができる。また、この場合、ＣＨＦ_３およびＯ_２の混合ガス、ＣＨ_２Ｆ_２ガスまたはＣＨ_３Ｆガス等をエッチングガスに用いることによって、層間絶縁膜２０２０およびシリコン膜２０１２に対するハードマスク２０２２のエッチング選択比をさらに大きくすることが可能となる。

次に、第２の金属膜としてのニッケル膜（図示せず）をＰＶＤ法によって全面に成膜する。尚、成膜は、最初にＣＶＤ法で薄い膜を形成してからＰＶＤ法に切り替えて行ってもよい。次に、熱処理を行って、ＮＭＯＳ領域にあるシリコン膜２０１２を全てシリサイド化する。これにより、ＮＭＯＳ領域に、第２の金属シリサイド膜としてのニッケルシリサイド膜２０１３からなるゲート電極２０１１が形成される。一方、ＰＭＯＳ領域にあるシリコン膜２０１２の上にはハードマスク２０２３が形成されているので、この部分でニッケルシリサイドが形成されることはない。したがって、ＰＭＯＳ領域のゲート電極部分はシリコン膜２０１２のままである。

シリサイド化を終えた後は、未反応のニッケル膜をアンモニア、過酸化水素水および水の混合溶液を用いて除去する。これにより、図１１（ｃ）に示す構造が得られる。尚、図１１（ｂ）では、ＮＭＯＳ領域のハードマスク２０２３を除去することによって、シリコン膜２０１２の表面は層間絶縁膜２０２０の表面より低くなる。しかし、シリサイド化により体積膨張が起こるので、ハードマスク２０２２およびシリコン膜２０１２の膜厚を予め調整しておくことによって、ニッケルシリサイド膜２０１３の表面を層間絶縁膜２０２０の表面に略一致させることができる。

次に、不要となったレジスト膜２０２３を除去してから、ＮＭＯＳ領域上にレジスト膜２０２４を形成する。そして、レジスト膜２０２４をマスクとして、ＰＭＯＳ領域にあるハードマスク２０２２を選択的に除去し、さらに、シリコン膜２０１２も選択的に除去する（図１２（ａ））。

本実施の形態においては、ＰＭＯＳ領域のシリコン膜２０１２を除去した後に、さらにゲート絶縁膜２０９を除去してもよい。この段階では、高温での熱処理が必要なソース・ドレインウェル２０７，２０８の形成工程やシリサイド化工程を終えているので、耐熱性の低い材料を用いて新たにゲート絶縁膜を形成することができる。

次に、不要となったレジスト膜２０２４を除去してから、全面に窒化チタン膜２０１７およびタングステン膜２０１８をこの順に堆積する（図１２（ｂ））。窒化チタン膜２０１７の膜厚は例えば５ｎｍ程度とすることができ、タングステン膜２０１８の膜厚は例えば１００ｎｍ程度とすることができる。

次に、マスク等を用いたドライエッチングにより、ＰＭＯＳ領域のゲート電極部分を除いて、窒化チタン膜２０１７およびタングステン膜２０１８を除去する。これにより、ＰＭＯＳ領域に、窒化チタン膜２０１７およびタングステン膜２０１８からなるゲート電極２０１０を形成することができる（図８）。

尚、ＰＭＯＳ領域のゲート電極に適用する金属の種類は閾値電圧に応じて適宜選択すればよく、上記の窒化チタン膜やタングステン膜に限られるものではない。本実施の形態においては、例えば、チタン、タンタル、モリブデン、タングステン、ジルコニウムおよびハフニウムなどの金属および／またはこれらの金属の窒化物などを用いることができる。

本実施の形態によれば、ソース・ドレインウェルのシリサイド化と、ＮＭＯＳ領域におけるゲート電極部分でのシリサイド化とを別々の工程で行うので、それぞれ異なる金属シリサイドとすることができる。したがって、例えば、ソース・ドレインウェルにはＣｏＳｉ_２を形成し、ＮＭＯＳ領域のゲート電極にはＮｉＳｉを適用することも可能である。但し、ゲート電極をシリサイド化する際の温度が、先に形成したソース・ドレインウェルの金属シリサイドの耐熱温度を超えることがないようにする必要がある。具体的には、ソース・ドレインウェルに適用する金属シリサイドは、ゲート電極に用いる金属シリサイドよりも高い耐熱性を有するものでなければならない。例えば、ＣｏＳｉ_２の形成には６００℃以上の温度での加熱が必要となるが、ＮｉＳｉの形成には４５０℃程度の加熱でよい。したがって、ＣｏＳｉ_２をソース・ドレインウェルに用いた場合には問題ないが、ゲート電極に用いた場合には、シリサイド化の際に先に形成したＮｉＳｉがＮｉＳｉ_２となってＮｉが析出するおそれが生じる。

尚、本実施の形態では、ソース・ドレインウェルにシリサイドを形成する例に付いて述べたが本発明はこれに限られるものではない。ソース・ドレインウェルにシリサイドを形成しない場合にも本発明を適用することができる。

実施の形態４．
図１３および図１４を用いて、本実施の形態における半導体装置の製造方法を説明する。

まず、素子分離領域３０２、Ｎ型ウェル領域３０３およびＰ型ウェル領域３０４が設けられたシリコン基板３０１の上に、第１のゲート絶縁膜３０９を形成し、第１のゲート絶縁膜３０９の上に第１のシリコン膜３０１２を形成する。次に、第１のシリコン膜３０１２の上にハードマスク３０２２を形成した後、ハードマスク３０２２を用いて第１のシリコン膜３０１２をゲート電極の形状に加工する。次に、ハードマスク３０２２および第１のシリコン膜３０１２をマスクとしてシリコン基板３０１に不純物を注入し、Ｎ型エクステンション領域３０６およびＰ型エクステンション領域３０５を形成してから、ハードマスク３０２２および第１のシリコン膜３０１２の側壁部に側壁絶縁膜３０１４を形成する。次に、側壁絶縁膜３０１４が形成されたハードマスク３０２２および第１のシリコン膜３０１２をマスクとしてシリコン基板３０１に不純物を注入し、Ｎ型ソース・ドレインウェル３０８およびＰ型ソース・ドレインウェル３０７を形成する。その後、シリコン基板３０１の全面に第１の金属膜（図示せず）を形成した後、熱処理によって、Ｎ型ソース・ドレインウェル３０８およびＰ型ソース・ドレインウェル３０７の上に、第１の金属膜がシリサイド化された第１の金属シリサイド膜３０２１を形成する。次に、シリコン基板３０１の上に層間絶縁膜３０２０を形成し、層間絶縁膜３０２０を加工して、ハードマスク３０２２の表面を露出させる。

具体的には、実施の形態３で述べた図９〜図１１（ｂ）と同様の工程を経て、ＰＭＯＳ領域上にレジスト膜３０２３を形成した後、レジスト膜３０２３をマスクとして、ＮＭＯＳ領域にあるハードマスク３０２２を選択的に除去する（図１３（ａ））。さらに、レジスト膜３０２３をマスクとして、ＮＭＯＳ領域にある第１のシリコン膜としてのシリコン膜３０１２を選択的に除去する（図１３（ｂ））。例えば、ゲート絶縁膜３０９（第１のゲート絶縁膜）としてシリコン酸窒化膜を用いた場合には、ＨＢｒおよびＯ_２の混合ガスまたはＳＦ_６ガスなどを用いることによって、高い選択比でシリコン膜３０１２をエッチングすることが可能である。

本実施の形態においては、ＮＭＯＳ領域のシリコン膜３０１２を除去した後に、さらにゲート絶縁膜３０９を除去し、新たに他のゲート絶縁膜（第２のゲート絶縁膜）を形成することを特徴としている。この段階では、高温での熱処理が必要なソース・ドレインウェル３０７，３０８の形成工程やシリサイド化工程（第１の金属シリサイド膜としてのコバルトシリサイド膜３０２１の形成）を終えているので、耐熱性の低い材料をゲート絶縁膜として用いることが可能になる。例えば、レジスト膜３０２３を除去した後、ゲート絶縁膜３０９の除去によって露出したシリコン基板３０１の上に、膜厚０．５ｎｍ程度のＳｉＯ_２膜および膜厚２ｎｍ程度のＨｆＳｉＯＮ膜をこの順に堆積し、新たなゲート絶縁膜３０２５を形成する。

次に、ＮＭＯＳ領域のゲート電極部分にある第１の溝部を埋め込むようにして、ゲート絶縁膜３０２５上に、第２のシリコン膜としての多結晶のシリコン膜３０２６を形成する（図１３（ｃ））。シリコン膜３０２６の膜厚は、例えば１０ｎｍ程度とすることができる。また、ゲート絶縁膜３０２５の耐熱性を考慮して、シリコン膜３０２６の成膜にはＰＶＤ法によって行うことが好ましい。但し、ＰＶＤ法では溝部の埋め込みを十分に行うことが難しい場合には、最初にＣＶＤ法で薄い膜を形成してからＰＶＤ法に切り替えて成膜してもよい。

次に、第２の金属膜としてのニッケル膜（図示せず）をＰＶＤ法によって全面に成膜する。尚、ニッケル膜の代わりに、コバルト膜またはチタン膜などの他の金属膜を成膜してもよい。また、成膜は、最初にＣＶＤ法で薄い膜を形成してからＰＶＤ法に切り替えて行ってもよい。次に、熱処理を行って、ＮＭＯＳ領域にあるシリコン膜３０２６を全てシリサイド化する。これにより、ＮＭＯＳ領域に、第２の金属シリサイド膜としてのニッケルシリサイド膜３０１３からなるゲート電極３０１１が形成される。一方、ＰＭＯＳ領域にあるシリコン膜３０１２の上にはハードマスク３０２２が形成されているので、この部分でニッケルシリサイドが形成されることはない。したがって、ＰＭＯＳ領域のゲート電極部分はシリコン膜３０１２のままである。

シリサイド化を終えた後は、未反応のニッケル膜をアンモニア、過酸化水素水および水の混合溶液を用いて除去する。これにより、図１４（ａ）に示す構造が得られる。

この後は、実施の形態３で述べた図１２と同様の工程を経ることによって、ＰＭＯＳ領域に、窒化チタン膜３０１７およびタングステン膜３０１８からなるゲート電極３０１０を形成することができる（図１４（ｂ））。すなわち、ＰＭＯＳＦＥＴの領域にあるハードマスク３０２２を選択的に除去した後、露出したシリコン膜３０１２を選択的に除去して第１のゲート絶縁膜３０９に至る第２の溝部（ゲート電極３０１０に対応）を形成する。次に、この第２溝部の内面に窒化チタン膜３０１７を形成してから、窒化チタン膜３０１７の上にさらにタングステン膜３０１８を形成する。その後、第２の溝部を除いて窒化チタン膜３０１７およびタングステン膜３０１８を除去する。

尚、ＰＭＯＳ領域のゲート電極に適用する金属の種類は閾値電圧に応じて適宜選択すればよく、上記の窒化チタン膜やタングステン膜に限られるものではない。本実施の形態においては、例えば、チタン、タンタル、モリブデン、タングステン、ジルコニウムおよびハフニウムなどの金属および／またはこれらの金属の窒化物などを用いることができる。

本実施の形態によれば、実施の形態３で得られる効果に加えて、さらにＮＭＯＳ領域に耐熱性の低いゲート絶縁膜を用いることができる。したがって、金属酸化膜または金属珪酸化膜（金属シリケート膜）などの比誘電率の大きい材料を用い、その膜厚を大きくしてリーク電流を抑制することが可能となる。

尚、本実施の形態では、ソース・ドレインウェルにシリサイドを形成する例に付いて述べたが本発明はこれに限られるものではない。ソース・ドレインウェルにシリサイドを形成しない場合にも本発明を適用することができる。

実施の形態５．
まず、シリコン基板４０１の所定領域にシリコン酸化膜を埋め込み、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域４０２および犠牲ゲート絶縁膜４０３を形成する。犠牲ゲート絶縁膜４０３としては、例えばシリコン酸化膜などを用いることができる。次に、シリコン基板４０１のＰＭＯＳＦＥＴ領域にＰ(リン)を注入した後、同様の方法で、シリコン基板４０１のＮＭＯＳＦＥＴ領域にＢ(ボロン)を注入する。その後、熱処理により不純物を拡散させることによって、Ｎ型ウェル領域４０６およびＰ型ウェル領域４０７を形成する(図１６（ａ）)。

次に、犠牲ゲート絶縁膜４０３の上に、多結晶のシリコン膜４０８をＣＶＤ法によって形成した後、シリコン膜４０８をゲート電極の形状に加工する（図１６（ｂ））。ここで、シリコン膜４０８は犠牲ゲート電極であり、実際に動作するゲート電極は後工程で形成される。

次に、シリコン膜４０８をマスクとして、Ｎ型ウェル領域４０６にＢを、Ｐ型ウェル領域４０７にＰをそれぞれイオン注入する。その後、熱処理による活性化を行うことによって、Ｐ型エクステンション領域４０９とＮ型エクステンション領域４０１０を形成する（図１６（ｃ））。

次に、ＣＶＤ法を用いてシリコン窒化膜４０１１を全面に形成した後、反応性イオンエッチングによって、シリコン膜４０８の側壁部を残してシリコン窒化膜４０１１を除去する。その後、側壁絶縁膜としてのシリコン窒化膜４０１１が形成されたシリコン膜４０８をマスクとして、Ｎ型ウェル領域４０６にＢを、Ｐ型ウェル領域４０７にＰをそれぞれイオン注入する。その後、熱処理による活性化を行うことによって、Ｐ型ソース・ドレインウェル４０１２およびＮ型ソース・ドレインウェル４０１３を形成する（図１７（ａ））。

次に、シリコン膜４０８の下部を除いて犠牲ゲート絶縁膜４０３を除去した後、全面にニッケル膜（図示せず）およびチタンナイトライド膜（図示せず）を成膜して、熱処理を行う。その後、チタンナイトライド膜および未反応のニッケル膜をエッチング除去することによって、ソース・ドレインウェル（４０１２，４０１３）の上にのみ選択的にニッケルシリサイド膜４０１４を形成する(図１７（ｂ）)。

次に、層間絶縁膜４０１５をＣＶＤ法または塗布法によって形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、シリコン膜４０８の表面が露出するまで研磨する。その後、露出したシリコン膜４０８を反応性イオンエッチングによって選択的に除去する(図１７（ｃ）)。

次に、露出した犠牲ゲート絶縁膜４０３を除去することによってシリコン基板４０１に至る溝部４０１７を形成する。そして、シリコン基板４０１の上に、新たにゲート絶縁膜４０１６を形成する（図１８（ａ））。具体的には、溝部４０１７を被覆するようにして、層間絶縁膜４０１５の上にゲート絶縁膜４０１６を形成する。

ゲート絶縁膜４０１６としては、シリコン酸化膜、シリコン酸窒化膜または高誘電率の金属酸化膜などを用いることができる。尚、ゲート絶縁膜４０１６は、下から順に、シリコン酸化膜、高誘電率の金属酸化膜が積層された膜であってもよいし、シリコン酸窒化膜、高誘電率の金属酸化膜が積層された膜であってもよい。ここで、高誘電率の金属酸化膜としては、例えば、ＭｇＯ、Ｓｃ_２Ｏ_３、Ｙ_２Ｏ_３、Ｌａ_２Ｏ_３、Ｐｒ_２Ｏ_３、Ｎｄ_２Ｏ_３、Ｓｍ_２Ｏ_３、ＥｕＯ、Ｇｄ_２Ｏ_３、Ｔｂ_２Ｏ_３、Ｄｙ_２Ｏ_３、Ｈｏ_２Ｏ_３、Ｅｒ_２Ｏ_３、Ｔｍ_２Ｏ_３、Ｌｕ_２Ｏ_３、ＺｒＯ_２、ＨｆＯ_２、ＣｅＯ_２またはＡｌ_２Ｏ_３などが挙げられる。また、ＨｆＯ_２とＡｌ_２Ｏ_３の固溶体であるハフニウムアルミネート（ＨｆＡｌＯ_ｘ（ｘ≧１））またはＨｆＯ_２とＳｉＯ_２の固溶体であるハフニウムシリケート（Ｈｆ_ｘＳｉ_１−ｘＯ_４）なども高誘電率の金属酸化膜として用いることができる。さらに、ハフニウムシリケートに窒素が含まれた窒化ハフニウムシリケートは、リーク電流低減の観点から高誘電率の金属酸化膜として有効である。

次に、溝部４０１７を被覆するようにして、ゲート絶縁膜４０１６の上に金属膜４０１８を形成する（図１８（ｂ））。金属膜４０１８としては、例えば、ニッケル膜、コバルト膜、タンタル膜、白金膜、イリジウム膜またはパラジウム膜などが挙げられる。また、金属膜４０１８の膜厚は、溝部４０１７の寸法と、次工程で形成するシリコン膜４０１９の膜厚とを比較考量して決定する。例えば、溝部４０１７の幅方向の寸法が４０ｎｍである場合、金属膜４０１８の膜厚は１０ｎｍ以下であることが好ましい。

次に、金属膜４０１８の上にシリコン膜４０１９を形成した後、ＮＭＯＳＦＥＴのチャネル領域を除いてシリコン膜４０１９を選択的に除去する。図１８（ｃ）は、フォトリソグラフィー法によってシリコン膜４０１９を選択的に除去した例である。この場合、マスクとの重ね合わせのマージンを確保するために、溝部４０１７の周辺の層間絶縁膜４０１５上にもシリコン膜４０１９を残している。しかし、ＣＭＰ法によって不要なシリコン膜４０１９を除去する場合には、溝部４０１７にのみシリコン膜４０１９が残る構造となる。

本実施の形態においては、シリコン膜４０１９は、溝部４０１７を完全に埋め込まない膜厚で形成される。

図１９は、図１８（ｃ）におけるＮＭＯＳＦＥＴのゲート電極部付近の拡大図である。ゲート長をＬ、ゲート絶縁膜４０１６の膜厚をｄ_１、金属膜４０１８の膜厚をｄ_２とすると、シリコン膜４０１９の膜厚ｄ_３は少なくとも式（１）を満足するようにする。

ｄ_３＜（Ｌ／２）−（ｄ_１＋ｄ_２） （１）

次に、熱処理を行うことによって、シリコン膜４０１９を金属膜４０１８と反応させて金属シリサイド膜４０２０を形成する。熱処理の温度は、金属膜４０１８の種類によって適宜選択される。例えば、金属膜４０１８として白金膜を用いた場合には、４００℃程度の温度で熱処理することによって白金シリサイド膜を形成することができる。その後、ＰＭＯＳＦＥＴのチャネル領域を除いて、未反応の金属膜４０１８を除去することにより図２０（ａ）の構造とすることができる。

その後、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴにおける各ゲート電極の表面の位置を合わせるために、各ゲート電極の溝部４０１７を適当な金属膜によって埋め込む。例えば、金属膜としてタングステン膜４０２２を用い、溝部４０１７を埋め込むようにして、タングステン膜４０２２をＣＶＤ法により全面に形成する（図２０（ｂ））。続いて、ＣＭＰ法によって、溝部４０１７を除いてタングステン膜４０２２およびゲート絶縁膜４０１６を除去する。以上の工程によって、図２１（ａ）に示す構造が得られる。また、ＣＭＰ法でなくフォトリソグラフィー法による場合には、図２１（ｂ）に示すような構造が得られる。尚、図２１（ｂ）において、ゲート絶縁膜４０１６もタングステン膜４０２２とともにパターニングされていてもよい。

このように、本実施の形態においては、ＮＭＯＳＦＥＴのゲート電極は、ゲート絶縁膜４０１６と、側壁絶縁膜としての窒化シリコン膜４０１１とによって構成される溝部に沿って形成された金属シリサイド膜４０２０を有する。一方、ＰＭＯＳＦＥＴのゲート電極は、金属膜４０１８とタングステン膜４０２２によって構成される。本実施の形態におけるタングステン膜４０２２は、シリコン基板４０１から引張応力を受ける材料となる。

シリコン基板上に形成された金属シリサイド膜は、一般に、シリコン基板から引張応力を受けることが知られている。これは、反応に寄与したシリコンと金属との合計体積より、形成された金属シリサイドの体積の方が小さいことに起因する。すなわち、シリサイド化反応によって膜の体積収縮が起こることにより、形成された金属シリサイド膜が下地のシリコン基板に引っ張られることになるためである。

一方、本実施の形態においては、ゲート電極部を完全に埋め込まずに溝部が形成される膜厚でシリコン膜を形成し、このシリコン膜を下地の金属膜と反応させて金属シリサイド膜を形成する。このようにすることによって、金属シリサイド膜は、ゲート電極部を完全に埋め込む形状とはならずにゲート電極部の内面に沿う形状となる。換言すると、金属シリサイド膜は、ゲート絶縁膜と側壁絶縁膜によって作られる溝部に沿って形成される。このため、ゲート絶縁膜と接する部分における金属シリサイド膜はチャネル方向に広がろうとするので、ゲート絶縁膜付近におけるシリコン基板には、シリコンの格子間隔を大きくしようとする力が作用することになる。これに対し、シリコン基板は、元に戻ろうとして金属シリサイド膜を圧縮しようとする結果、金属シリサイド膜は、シリコン基板から圧縮応力を受けるようになる。本実施の形態における金属シリサイド膜の膜厚は、少なくともゲート長の寸法の１／２以下であって０．５ｎｍ以上であればよい。

また、ＣＶＤ法などによって形成された金属膜は、下地のシリコン基板を圧縮する方向に力を働かせる。このため、金属膜をゲート電極材料として用いることによって、ゲート絶縁膜付近におけるシリコン基板には、シリコンの格子間隔を小さくしようとする力が作用する。これに対し、シリコン基板は、元に戻ろうとして金属膜を引っ張ろうとする結果、金属膜は、シリコン基板から引張応力を受けるようになる。

以上より、金属シリサイド膜をＮＭＯＳＦＥＴのゲート電極材料として用い、金属膜をＰＭＯＳＦＥＴのゲート電極材料として用いることによって、電気的特性に優れた半導体装置とすることができる。すなわち、ＮＭＯＳＦＥＴのゲート電極を基板から圧縮応力を受ける材料で構成し、ＰＭＯＳＦＥＴのゲート電極を基板から引張応力を受ける材料で構成しているので、電流単体（ホールおよび電子）の移動度が低下するのを抑制して、半導体装置の電流駆動能力を向上させることが可能となる。また、本実施の形態によれば、図１７（ｃ）で述べたように、露出した犠牲ゲート電極をＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴについて同時に除去することにより、全体の工程を簡略化させて半導体装置を容易に製造できるという効果も得られる。

尚、本実施の形態においては、シリサイド化反応を熱処理によって行ったが、閃光またはレーザ光を照射することにより行ってもよい。この方法によれば、放射する光の波長と、ゲート電極を構成する材料の吸収および反射特性を考慮することによって、ソース・ドレインウェルの表面に耐熱性の低い金属シリサイド膜を適用することが可能となる。この場合、閃光またはレーザ光がソース・ドレインウェルを照射しないようにゲート電極を配置することが好ましい。

実施の形態６．
実施の形態５で説明した図１６（ａ）〜図１８（ａ）の工程にしたがって、図２２（ａ）の構造を形成する。図２２（ａ）において、５０１はシリコン基板、５０２は素子分離領域、５０６はＮ型ウェル領域、５０７はＰ型ウェル領域、５０９はＰ型エクステンション領域、５０１０はＮ型エクステンション領域、５０１１はシリコン窒化膜、５０１２はＰ型ソース・ドレインウェル、５０１３はＮ型ソース・ドレインウェル、５０１４はニッケルシリサイド膜、５０１５は層間絶縁膜、そして５０１６はゲート絶縁膜である。

ゲート絶縁膜５０１６としては、シリコン酸化膜、シリコン酸窒化膜または高誘電率の金属酸化膜などを用いることができる。尚、ゲート絶縁膜５０１６は、下から順に、シリコン酸化膜、高誘電率の金属酸化膜が積層された膜であってもよいし、シリコン酸窒化膜、高誘電率の金属酸化膜が積層された膜であってもよい。ここで、高誘電率の金属酸化膜としては、例えば、ＭｇＯ、Ｓｃ_２Ｏ_３、Ｙ_２Ｏ_３、Ｌａ_２Ｏ_３、Ｐｒ_２Ｏ_３、Ｎｄ_２Ｏ_３、Ｓｍ_２Ｏ_３、ＥｕＯ、Ｇｄ_２Ｏ_３、Ｔｂ_２Ｏ_３、Ｄｙ_２Ｏ_３、Ｈｏ_２Ｏ_３、Ｅｒ_２Ｏ_３、Ｔｍ_２Ｏ_３、Ｌｕ_２Ｏ_３、ＺｒＯ_２、ＨｆＯ_２、ＣｅＯ_２またはＡｌ_２Ｏ_３などが挙げられる。また、ＨｆＯ_２とＡｌ_２Ｏ_３の固溶体であるハフニウムアルミネート（ＨｆＡｌＯ_ｘ（ｘ≧１））またはＨｆＯ_２とＳｉＯ_２の固溶体であるハフニウムシリケート（Ｈｆ_ｘＳｉ_１−ｘＯ_４）なども高誘電率の金属酸化膜として用いることができる。さらに、ハフニウムシリケートに窒素が含まれた窒化ハフニウムシリケートは、リーク電流低減の観点から高誘電率の金属酸化膜として有効である。

次に、溝部５０１７の内面に沿うようにして、ゲート絶縁膜５０１６の上に金属窒化膜５０２５を形成する（図２２（ｂ））。金属窒化膜５０２５としては、例えば、窒化チタン膜、窒化タンタル膜、窒化ジルコニウム膜、窒化ハフニウム膜または窒化タングステン膜などを用いることができる。

次に、溝部５０１７の内面に沿うようにして、金属窒化膜５０２５の上に、金属膜５０１８およびシリコン膜５０１９を形成する。金属膜５０１８としては、例えば、ニッケル膜、コバルト膜、タンタル膜、白金膜、イリジウム膜、パラジウム膜、ジルコニウム膜またはハフニウム膜などが挙げられる。

本実施の形態においては、金属窒化膜５０２５の上に、金属膜５０１８とシリコン膜５０１９からなる積層膜が形成されればよく、金属膜５０１８とシリコン膜５０１９のいずれが先に成膜されてもよい。その後、ＮＭＯＳＦＥＴのチャネル領域を除いて金属膜５０１８およびシリコン膜５０１９を選択的に除去し、図２２（ｃ）の構造とする。図２２（ｃ）では、金属膜５０１８に対してシリコン膜５０１９が下層に設けられているが、金属膜５０１８が下層であってもよい。

尚、図２２（ｃ）は、フォトリソグラフィー法によって金属膜５０１８とシリコン膜５０１９を選択的に除去した例である。この場合、マスクとの重ね合わせのマージンを確保するために、溝部５０１７の周辺の金属窒化膜５０２５上にもこれらの膜を残している。しかし、ＣＭＰ法によって除去する場合には、溝部５０１７にのみ金属膜５０１８およびシリコン膜５０１９が残る構造となる。

本実施の形態においては、金属膜５０１８およびシリコン膜５０１９からなる積層膜は、溝部５０１７を完全に埋め込まない膜厚で形成される。例えば、ゲート長をＬ´、ゲート絶縁膜５０１６の膜厚をｄ_４とすると、金属膜５０１８とシリコン膜５０１９からなる積層膜の膜厚ｄ_５は少なくともｄ_５＜（Ｌ´／２）−ｄ_４の関係を満たすようにする。

次に、熱処理を行うことによって、シリコン膜５０１９を金属膜５０１８と反応させて金属シリサイド膜５０２０を形成する。熱処理の温度は、金属膜４０１８の種類によって適宜選択される。例えば、金属膜５０１８として白金膜を用いた場合には、４００℃程度の温度で熱処理することによって白金シリサイド膜を形成することができる。その後、金属シリサイド膜５０２０の下およびＰＭＯＳＦＥＴのチャネル領域を除いて、不要な金属窒化膜５０２５を除去することにより図２３（ａ）の構造とすることができる。尚、図２３（ａ）において、ゲート絶縁膜５０１６も金属窒化膜５０２５とともにパターニングされていてもよい。

その後、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴにおける各ゲート電極の表面の位置を合わせるために、各ゲート電極の溝部５０１７を適当な金属膜によって埋め込む。例えば、金属膜としてタングステン膜５０２２を用い、溝部５０１７を埋め込むようにして、タングステン膜５０２２をＣＶＤ法により全面に形成する（図２３（ｂ））。続いて、ＣＭＰ法によって、溝部５０１７を除いてタングステン膜５０２２およびゲート絶縁膜５０１６を除去する。以上の工程によって、図２４（ａ）に示す構造が得られる。また、ＣＭＰ法でなくフォトリソグラフィー法による場合には、図２４（ｂ）に示すような構造が得られる。尚、図２４（ｂ）において、ゲート絶縁膜５０１６もタングステン膜５０２２とともにパターニングされていてもよい。

本実施の形態によれば、ＮＭＯＳＦＥＴのゲート絶縁膜と側壁絶縁膜とによって構成される溝部に沿って金属シリサイド膜を形成するので、実施の形態５と同様に、ゲート絶縁膜と接する部分における金属シリサイド膜にチャネル方向に広がる力を生じさせることができる。このため、ゲート絶縁膜付近におけるシリコン基板には、シリコンの格子間隔を大きくしようとする力が作用する結果、シリコン基板は、元に戻ろうとして金属シリサイド膜を圧縮しようとする。したがって、金属シリサイド膜は、シリコン基板から圧縮応力を受けるようになる。

また、本実施の形態によれば、実施の形態５で得られた効果に加えて、さらに次のような効果が得られる。すなわち、金属シリサイド膜５０２０とゲート絶縁膜５０１６との間に金属窒化膜５０２５が存在するので、シリサイド化の際に、シリサイド化される金属がシリコン基板５０１へと拡散して行くのを防ぐことができる。

尚、本実施の形態においては、シリサイド化反応を熱処理によって行ったが、閃光またはレーザ光を照射することにより行ってもよい。この方法によれば、放射する光の波長と、ゲート電極を構成する材料の吸収および反射特性を考慮することによって、ソース・ドレインウェルの表面に耐熱性の低い金属シリサイド膜を適用することが可能となる。この場合、閃光またはレーザ光がソース・ドレインウェルを照射しないようにゲート電極を配置することが好ましい。

本発明は上記各実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々変形して実施することができる。例えば、実施の形態１〜６では、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）について述べたが、本発明はこれに限られるものではない。本発明は、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）にも適用可能である。

実施の形態１における半導体装置の断面図の一例である。 （ａ）〜（ｃ）は、実施の形態１による半導体装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、実施の形態１による半導体装置の製造方法を示す断面図である。 （ａ）および（ｂ）は、実施の形態１による半導体装置の製造方法を示す断面図である。 実施の形態２における半導体装置の断面図の一例である。 （ａ）および（ｂ）は、実施の形態２による半導体装置の製造方法を示す断面図である。 （ａ）および（ｂ）は、実施の形態２による半導体装置の製造方法を示す断面図である。 実施の形態３における半導体装置の断面図の一例である。 （ａ）〜（ｃ）は、実施の形態３による半導体装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、実施の形態３による半導体装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、実施の形態３による半導体装置の製造方法を示す断面図である。 （ａ）および（ｂ）は、実施の形態３による半導体装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、実施の形態４による半導体装置の製造方法を示す断面図である。 （ａ）および（ｂ）は、実施の形態４による半導体装置の製造方法を示す断面図である。 ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴの消費電圧と消費電流との関係を示す図の一例である。 （ａ）〜（ｃ）は、実施の形態５による半導体装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、実施の形態５による半導体装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、実施の形態５による半導体装置の製造方法を示す断面図である。 実施の形態５による半導体装置の製造方法を示す断面図である。 （ａ）および（ｂ）は、実施の形態５による半導体装置の製造方法を示す断面図である。 （ａ）および（ｂ）は、実施の形態５による半導体装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、実施の形態６による半導体装置の製造方法を示す断面図である。 （ａ）および（ｂ）は、実施の形態６による半導体装置の製造方法を示す断面図である。 （ａ）および（ｂ）は、実施の形態６による半導体装置の製造方法を示す断面図である。

符号の説明

１，１０１，２０１，４０１，５０１ シリコン基板
２，１０２，２０２，４０２，５０２ 素子分離領域
３，１０３，２０３，４０６，５０６ Ｎ型ウェル領域
４、１０４、２０４、４０７，５０７ Ｐ型ウェル領域
５，１０５，２０５，４０９，５０９ Ｐ型エクステンション領域
６，１０６，２０６，４０１０，５０１０ Ｎ型エクステンション領域
７，１０７，２０７，４０１２，５０１２ Ｐ型ソース・ドレインウェル
８，１０８，２０８，４０１３，５０１３ Ｎ型ソース・ドレインウェル
９，１０９，２０９，４０１６，５０１６ ゲート絶縁膜
１０，１１，１０１０，１０１１，２０１０，２０１１ ゲート電極
１２，４０８，４０１９，５０１９ シリコン膜
１３，１０１３，２０１３，４０１４，５０１４ ニッケルシリサイド膜
１４，１０１４，２０１４，４０１１，５０１１ シリコン窒化膜
２０，１０２０，２０２０，４０１５，５０１５ 層間絶縁膜
１０１７，２０１７ 窒化チタン膜
１０１８，２０１８ タングステン膜
２０２１ コバルトシリサイド膜
４０３ 犠牲ゲート絶縁膜
４０１７，５０１７ 溝部
４０１８，５０１８ 金属膜
４０２０，５０２０ 金属シリサイド膜
４０２２，５０２２ タングステン膜
５０２５ 金属窒化膜

Claims (15)

1. シリコン基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置において、
   前記ＮＭＯＳＦＥＴのゲート電極は、前記シリコン基板から圧縮応力を受ける材料からなることを特徴とする半導体装置。
2. 前記圧縮応力を受ける材料は金属シリサイドである請求項１に記載の半導体装置。
3. 前記ＰＭＯＳＦＥＴのゲート電極は多結晶シリコンからなる請求項２に記載の半導体装置。
4. 前記ＰＭＯＳＦＥＴのゲート電極は、前記シリコン基板から引張応力を受ける材料からなる請求項１または２に記載の半導体装置。
5. 前記引張応力を受ける材料は、金属および金属窒化物の少なくとも一方である請求項４に記載の半導体装置。
6. 前記ＮＭＯＳＦＥＴおよび前記ＰＭＯＳＦＥＴのソース・ドレインウェル上に金属シリサイドが形成されている請求項１〜５のいずれか１に記載の半導体装置。
7. シリコン基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置において、
   前記ＮＭＯＳＦＥＴは、前記シリコン基板の上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜の上に形成されたゲート電極と、
   前記ゲート電極の側壁部に形成された側壁絶縁膜とを有し、
   前記ゲート電極は、前記ゲート絶縁膜と前記側壁絶縁膜とによって構成される溝部に沿って形成された金属シリサイド膜を有することを特徴とする半導体装置。
8. 前記ＰＭＯＳＦＥＴのゲート電極は金属膜からなる請求項７に記載の半導体装置。
9. シリコン基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置において、
   前記ＮＭＯＳＦＥＴは、前記シリコン基板の上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜の上に形成されたゲート電極と、
   前記ゲート電極の側壁部に形成された側壁絶縁膜とを有し、
   前記ゲート電極は、金属窒化膜と該金属窒化膜の上に形成された金属シリサイド膜とを有し、
   前記金属窒化膜および前記金属シリサイド膜は、いずれも前記ゲート絶縁膜と前記側壁絶縁膜とによって構成される溝部に沿って設けられていることを特徴とする半導体装置。
10. ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置の製造方法において、
    素子分離領域、Ｎ型ウェル領域およびＰ型ウェル領域が設けられたシリコン基板の上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の上にシリコン膜を形成する工程と、
    前記シリコン膜をゲート電極の形状に加工する工程と、
    前記シリコン膜をマスクとして前記シリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、
    前記シリコン膜の側壁部に側壁絶縁膜を形成する工程と、
    前記側壁絶縁膜が形成された前記シリコン膜をマスクとして前記シリコン基板に不純物を注入し、Ｎ型ソース・ドレインウェルおよびＰ型ソース・ドレインウェルを形成する工程と、
    前記ＰＭＯＳＦＥＴの領域にある前記シリコン膜の上部にシリサイド化防止膜を形成する工程と、
    前記シリコン基板の全面に金属膜を形成する工程と、
    熱処理によって、前記ＮＭＯＳＦＥＴの領域にある前記シリコン膜を前記金属膜がシリサイド化された金属シリサイド膜に変えるとともに、前記Ｎ型ソース・ドレインウェルおよび前記Ｐ型ソース・ドレインウェルの上に前記金属シリサイド膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
11. 前記シリサイド化防止膜を除去する工程と、
    前記シリコン基板の上に、前記金属シリサイド膜および前記シリコン膜を埋め込むようにして層間絶縁膜を形成する工程と、
    前記層間絶縁膜を加工して、前記金属シリサイド膜および前記シリコン膜の表面を露出させる工程と、
    露出した前記シリコン膜を選択的に除去し、前記ゲート絶縁膜に至る溝部を形成する工程と、
    前記溝部の内部に金属および金属窒化物の少なくとも一方を埋め込む工程とをさらに有する請求項１０に記載の半導体装置の製造方法。
12. ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置の製造方法において、
    素子分離領域、Ｎ型ウェル領域およびＰ型ウェル領域が設けられたシリコン基板の上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の上にシリコン膜を形成する工程と、
    前記シリコン膜の上にハードマスクを形成する工程と、
    前記ハードマスクを用いて前記シリコン膜をゲート電極の形状に加工する工程と、
    前記ハードマスクおよび前記シリコン膜をマスクとして前記シリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、
    前記ハードマスクおよび前記シリコン膜の側壁部に側壁絶縁膜を形成する工程と、
    前記側壁絶縁膜が形成された前記ハードマスクおよび前記シリコン膜をマスクとして前記シリコン基板に不純物を注入し、Ｎ型ソース・ドレインウェルおよびＰ型ソース・ドレインウェルを形成する工程と、
    前記シリコン基板の全面に第１の金属膜を形成する工程と、
    熱処理によって、前記Ｎ型ソース・ドレインウェルおよび前記Ｐ型ソース・ドレインウェルの上に前記第１の金属膜がシリサイド化された第１の金属シリサイド膜を形成する工程と、
    前記第１の金属シリサイド膜形成後の前記シリコン基板の上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜を加工して、前記ハードマスクの表面を露出させる工程と、
    前記ＮＭＯＳＦＥＴの領域から露出している前記ハードマスクを選択的に除去する工程と、
    前記シリコン基板の全面に第２の金属膜を形成する工程と、
    熱処理によって、前記ＮＭＯＳＦＥＴの領域にある前記シリコン膜を前記第２の金属膜がシリサイド化された第２の金属シリサイド膜に変える工程と、
    前記ＰＭＯＳＦＥＴの領域にある前記ハードマスクを選択的に除去する工程と、
    前記ハードマスク除去後に露出した前記シリコン膜を選択的に除去し、前記ゲート絶縁膜に至る溝部を形成する工程と、
    前記溝部の内部に金属および金属窒化物の少なくとも一方を埋め込む工程とを有することを特徴とする半導体装置の製造方法。
13. ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置の製造方法において、
    素子分離領域、Ｎ型ウェル領域およびＰ型ウェル領域が設けられたシリコン基板の上に第１のゲート絶縁膜を形成する工程と、
    前記第１のゲート絶縁膜の上に第１のシリコン膜を形成する工程と、
    前記第１のシリコン膜の上にハードマスクを形成する工程と、
    前記ハードマスクを用いて前記第１のシリコン膜をゲート電極の形状に加工する工程と、
    前記ハードマスクおよび前記第１のシリコン膜をマスクとして前記シリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、
    前記ハードマスクおよび前記第１のシリコン膜の側壁部に側壁絶縁膜を形成する工程と、
    前記側壁絶縁膜が形成された前記ハードマスクおよび前記第１のシリコン膜をマスクとして前記シリコン基板に不純物を注入し、Ｎ型ソース・ドレインウェルおよびＰ型ソース・ドレインウェルを形成する工程と、
    前記シリコン基板の全面に第１の金属膜を形成する工程と、
    熱処理によって、前記Ｎ型ソース・ドレインウェルおよび前記Ｐ型ソース・ドレインウェルの上に前記第１の金属膜がシリサイド化された第１の金属シリサイド膜を形成する工程と、
    前記第１の金属シリサイド膜形成後の前記シリコン基板の上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜を加工して、前記ハードマスクの表面を露出させる工程と、
    前記ＮＭＯＳＦＥＴの領域から露出している前記ハードマスクを選択的に除去する工程と、
    前記ハードマスク除去後に露出した前記第１のシリコン膜を選択的に除去する工程と、
    前記第１のシリコン膜除去後に露出した前記第１のゲート絶縁膜を選択的に除去し、前記シリコン基板に至る第１の溝部を形成する工程と、
    前記第１の溝部の内面に第２のゲート絶縁膜を形成する工程と、
    前記第２のゲート絶縁膜の上に第２のシリコン膜を形成する工程と、
    前記第１の溝部を除いて前記第２のゲート絶縁膜および前記第２のシリコン膜を除去する工程と、
    前記シリコン基板の全面に第２の金属膜を形成する工程と、
    熱処理によって、前記第２のシリコン膜を前記第２の金属膜がシリサイド化された第２の金属シリサイド膜に変える工程と、
    前記ＰＭＯＳＦＥＴの領域にある前記ハードマスクを選択的に除去する工程と、
    前記ハードマスク除去後に露出した前記第１のシリコン膜を選択的に除去し、前記第１のゲート絶縁膜に至る第２の溝部を形成する工程と、
    前記第２の溝部の内部に金属および金属窒化物の少なくとも一方を埋め込む工程とを有することを特徴とする半導体装置の製造方法。
14. ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置の製造方法において、
    素子分離領域、Ｎ型ウェル領域およびＰ型ウェル領域が設けられたシリコン基板の上に犠牲ゲート絶縁膜を形成する工程と、
    前記犠牲ゲート絶縁膜の上に犠牲ゲート電極を形成する工程と、
    前記犠牲ゲート電極をマスクとして前記シリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、
    前記犠牲ゲート電極の側壁部に側壁絶縁膜を形成する工程と、
    前記側壁絶縁膜が形成された前記犠牲ゲート電極をマスクとして前記シリコン基板に不純物を注入し、Ｎ型ソース・ドレインウェルおよびＰ型ソース・ドレインウェルを形成する工程と、
    前記犠牲ゲート電極を埋め込むようにして、前記シリコン基板の上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜を加工して前記犠牲ゲート電極の表面を露出させる工程と、
    露出した前記犠牲ゲート電極を選択的に除去する工程と、
    前記犠牲ゲート電極の除去後に露出した前記犠牲ゲート絶縁膜を選択的に除去し、前記シリコン基板に至る溝部を形成する工程と、
    前記溝部の内面にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜形成後の前記溝部の内面に沿うようにして金属膜を形成する工程と、
    前記金属膜形成後の前記溝部について、前記ＮＭＯＳＦＥＴの領域にある前記溝部の内面に沿うようにして前記金属膜の上にシリコン膜を選択的に形成する工程と、
    熱処理により前記シリコン膜と前記金属膜を反応させて、前記溝部の内面に沿うように金属シリサイド膜を形成する工程と、
    前記ＰＭＯＳＦＥＴの領域にある前記溝部の内面を除いて未反応の前記金属膜を除去する工程とを有することを特徴とする半導体装置の製造方法。
15. ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置の製造方法において、
    素子分離領域、Ｎ型ウェル領域およびＰ型ウェル領域が設けられたシリコン基板の上に犠牲ゲート絶縁膜を形成する工程と、
    前記犠牲ゲート絶縁膜の上に犠牲ゲート電極を形成する工程と、
    前記犠牲ゲート電極をマスクとして前記シリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、
    前記犠牲ゲート電極の側壁部に側壁絶縁膜を形成する工程と、
    前記側壁絶縁膜が形成された前記犠牲ゲート電極をマスクとして前記シリコン基板に不純物を注入し、Ｎ型ソース・ドレインウェルおよびＰ型ソース・ドレインウェルを形成する工程と、
    前記犠牲ゲート電極を埋め込むようにして、前記シリコン基板の上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜を加工して前記犠牲ゲート電極の表面を露出させる工程と、
    露出した前記犠牲ゲート電極を選択的に除去する工程と、
    前記犠牲ゲート電極の除去後に露出した前記犠牲ゲート絶縁膜を選択的に除去し、前記シリコン基板に至る溝部を形成する工程と、
    前記溝部の内面にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜形成後の前記溝部の内面に沿うようにして金属窒化膜を形成する工程と、
    前記金属窒化膜形成後の前記溝部について、前記ＮＭＯＳＦＥＴの領域にある前記溝部の内面に沿うようにして前記金属窒化膜の上にシリコン膜および金属膜からなる積層膜を選択的に形成する工程と、
    熱処理により前記シリコン膜と前記金属膜を反応させて、前記溝部の内面に沿うように金属シリサイド膜を形成する工程と、
    前記金属シリサイド膜の下層と、前記ＰＭＯＳＦＥＴの領域にある前記溝部の内面とを除いて前記金属窒化膜を除去する工程とを有することを特徴とする半導体装置の製造方法。

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