JP2002093921A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 ＣＭＯＳデバイスの駆動電流を増加させて、
半導体装置の高速化を実現する。 【解決手段】 不純物導入と熱処理とを施して、アモル
ファスシリコン膜をｐ型多結晶シリコン膜８ａに変え、
多結晶シリコン膜をｎ型多結晶シリコン膜１０ａに変え
た後、ｐ型多結晶シリコン膜８ａで構成されるｐチャネ
ル型ＭＩＳＦＥＴＱｐのゲート電極１１ｐを形成し、ｎ
型多結晶シリコン膜１０ａで構成されるｎチャネル型Ｍ
ＩＳＦＥＴＱｎのゲート電極１１ｎを形成することによ
り、ｎチャネル型ＭＩＳＦＥＴのチャネル表面に引っ張
り応力を生じさせ、ｐチャネル型ＭＩＳＦＥＴのチャネ
ル表面に圧縮応力を生じさせる。
半導体装置の高速化を実現する。 【解決手段】 不純物導入と熱処理とを施して、アモル
ファスシリコン膜をｐ型多結晶シリコン膜８ａに変え、
多結晶シリコン膜をｎ型多結晶シリコン膜１０ａに変え
た後、ｐ型多結晶シリコン膜８ａで構成されるｐチャネ
ル型ＭＩＳＦＥＴＱｐのゲート電極１１ｐを形成し、ｎ
型多結晶シリコン膜１０ａで構成されるｎチャネル型Ｍ
ＩＳＦＥＴＱｎのゲート電極１１ｎを形成することによ
り、ｎチャネル型ＭＩＳＦＥＴのチャネル表面に引っ張
り応力を生じさせ、ｐチャネル型ＭＩＳＦＥＴのチャネ
ル表面に圧縮応力を生じさせる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、ＣＭＯＳ（Complementary Metal Ox
ide Semiconductor）デバイスを有する半導体装置に適
用して有効な技術に関する。
技術に関し、特に、ＣＭＯＳ（Complementary Metal Ox
ide Semiconductor）デバイスを有する半導体装置に適
用して有効な技術に関する。
【０００２】
【従来の技術】以下は、本発明者によって検討されたＣ
ＭＯＳデバイスの製造技術であり、その概要は次のとお
りである。
ＭＯＳデバイスの製造技術であり、その概要は次のとお
りである。
【０００３】まず、素子分離領域が設けられた基板のｎ
チャネル型ＭＩＳＦＥＴの形成領域にｐ型ウェルを形成
し、ｐチャネル型ＭＩＳＦＥＴの形成領域にｎ型ウェル
を形成する。次いで、ｐ型ウェルおよびｎ型ウェルのそ
れぞれの表面にゲート絶縁膜を形成する。
チャネル型ＭＩＳＦＥＴの形成領域にｐ型ウェルを形成
し、ｐチャネル型ＭＩＳＦＥＴの形成領域にｎ型ウェル
を形成する。次いで、ｐ型ウェルおよびｎ型ウェルのそ
れぞれの表面にゲート絶縁膜を形成する。
【０００４】次に、アモルファスシリコン膜を基板上に
堆積し、続いてｎチャネル型ＭＩＳＦＥＴの形成領域の
アモルファスシリコン膜にｎ型不純物を導入し、ｐチャ
ネル型ＭＩＳＦＥＴの形成領域のアモルファスシリコン
膜にｐ型不純物を導入した後、基板に熱処理を施して、
アモルファスシリコン膜に導入したｎ型不純物およびｐ
型不純物を活性化させて、ｎチャネル型ＭＩＳＦＥＴの
形成領域にｎ型多結晶シリコン膜を形成し、ｐチャネル
型ＭＩＳＦＥＴの形成領域にｐ型多結晶シリコン膜を形
成する。
堆積し、続いてｎチャネル型ＭＩＳＦＥＴの形成領域の
アモルファスシリコン膜にｎ型不純物を導入し、ｐチャ
ネル型ＭＩＳＦＥＴの形成領域のアモルファスシリコン
膜にｐ型不純物を導入した後、基板に熱処理を施して、
アモルファスシリコン膜に導入したｎ型不純物およびｐ
型不純物を活性化させて、ｎチャネル型ＭＩＳＦＥＴの
形成領域にｎ型多結晶シリコン膜を形成し、ｐチャネル
型ＭＩＳＦＥＴの形成領域にｐ型多結晶シリコン膜を形
成する。
【０００５】続いて、レジストパターンをマスクとした
エッチングで、上記ｎ型多結晶シリコン膜および上記ｐ
型多結晶シリコン膜を加工することにより、ｎ型多結晶
シリコン膜でｎチャネル型ＭＩＳＦＥＴのゲート電極を
構成し、ｐ型多結晶シリコン膜でｐチャネル型ＭＩＳＦ
ＥＴのゲート電極を構成する。
エッチングで、上記ｎ型多結晶シリコン膜および上記ｐ
型多結晶シリコン膜を加工することにより、ｎ型多結晶
シリコン膜でｎチャネル型ＭＩＳＦＥＴのゲート電極を
構成し、ｐ型多結晶シリコン膜でｐチャネル型ＭＩＳＦ
ＥＴのゲート電極を構成する。
【０００６】次に、ｎチャネル型ＭＩＳＦＥＴのソー
ス、ドレインを構成するｎ型半導体領域およびｐチャネ
ル型ＭＩＳＦＥＴのソース、ドレインを構成するｐ型半
導体領域を形成する。
ス、ドレインを構成するｎ型半導体領域およびｐチャネ
ル型ＭＩＳＦＥＴのソース、ドレインを構成するｐ型半
導体領域を形成する。
【０００７】その後、ｎチャネル型ＭＩＳＦＥＴおよび
ｐチャネル型ＭＩＳＦＥＴを絶縁膜で覆い、この絶縁膜
にｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳ
ＦＥＴのそれぞれのゲート電極、ソース、ドレインに達
する接続孔を形成し、さらに配線層を形成することでＣ
ＭＯＳデバイスが形成される。
ｐチャネル型ＭＩＳＦＥＴを絶縁膜で覆い、この絶縁膜
にｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳ
ＦＥＴのそれぞれのゲート電極、ソース、ドレインに達
する接続孔を形成し、さらに配線層を形成することでＣ
ＭＯＳデバイスが形成される。
【０００８】
【発明が解決しようとする課題】ところで、ｎチャネル
型ＭＩＳＦＥＴのゲート電極を構成するｎ型多結晶シリ
コン膜およびｐチャネル型ＭＩＳＦＥＴのゲート電極を
構成するｐ型多結晶シリコン膜を形成する際、アモルフ
ァスシリコン膜から多結晶シリコン膜へ変わる熱処理に
おいて体積が減少し、ｎチャネル型ＭＩＳＦＥＴのチャ
ネル領域およびｐチャネル型ＭＩＳＦＥＴのチャネル領
域にそれぞれ圧縮応力が発生することが、本発明者によ
って明らかとなった。
型ＭＩＳＦＥＴのゲート電極を構成するｎ型多結晶シリ
コン膜およびｐチャネル型ＭＩＳＦＥＴのゲート電極を
構成するｐ型多結晶シリコン膜を形成する際、アモルフ
ァスシリコン膜から多結晶シリコン膜へ変わる熱処理に
おいて体積が減少し、ｎチャネル型ＭＩＳＦＥＴのチャ
ネル領域およびｐチャネル型ＭＩＳＦＥＴのチャネル領
域にそれぞれ圧縮応力が発生することが、本発明者によ
って明らかとなった。
【０００９】さらに、チャネル領域に圧縮応力が発生し
たｐチャネル型ＭＩＳＦＥＴの駆動電流は増加するが、
チャネル領域に圧縮応力が発生したｎチャネル型ＭＩＳ
ＦＥＴの駆動電流が減少するという問題が生じ、むしろ
ｎチャネル型ＭＩＳＦＥＴでは、引っ張り応力がチャネ
ル領域に発生した場合に、駆動電流が増加することが本
発明者によって明らかとなった。
たｐチャネル型ＭＩＳＦＥＴの駆動電流は増加するが、
チャネル領域に圧縮応力が発生したｎチャネル型ＭＩＳ
ＦＥＴの駆動電流が減少するという問題が生じ、むしろ
ｎチャネル型ＭＩＳＦＥＴでは、引っ張り応力がチャネ
ル領域に発生した場合に、駆動電流が増加することが本
発明者によって明らかとなった。
【００１０】本発明の目的は、ＣＭＯＳデバイスの駆動
電流の増加によって、半導体装置の高速化を実現するこ
とのできる技術を提供することにある。
電流の増加によって、半導体装置の高速化を実現するこ
とのできる技術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。 （１）本発明の半導体装置の製造方法は、基板の表面に
ゲート絶縁膜を形成した後、基板上にアモルファスシリ
コン膜を堆積する工程と、ｎチャネル型ＭＩＳＦＥＴの
形成領域のアモルファスシリコン膜を除去する工程と、
基板上に第１の多結晶シリコン膜を堆積する工程と、ｐ
チャネル型ＭＩＳＦＥＴの形成領域の第１の多結晶シリ
コン膜を除去する工程と、基板に熱処理を施して、アモ
ルファスシリコン膜を第２の多結晶シリコン膜に変える
工程と、レジストパターンをマスクとして、第１の多結
晶シリコン膜および第２の多結晶シリコン膜を加工し
て、第１の多結晶シリコン膜で構成されるｐチャネル型
ＭＩＳＦＥＴのゲート電極を形成し、第２の多結晶シリ
コン膜で構成されるｎチャネル型ＭＩＳＦＥＴのゲート
電極を形成する工程とを有するものである。 （２）本発明の半導体装置の製造方法は、基板の表面に
ゲート絶縁膜を形成した後、基板上に第１の金属膜を堆
積する工程と、ｎチャネル型ＭＩＳＦＥＴの形成領域の
第１の金属膜を除去する工程と、基板上に第２の金属膜
を堆積する工程と、ｐチャネル型ＭＩＳＦＥＴの形成領
域の第２の金属膜を除去する工程と、レジストパターン
をマスクとして、第１の金属膜および第２の金属膜を加
工して、第１の金属膜で構成されるｐチャネル型ＭＩＳ
ＦＥＴのゲート電極を形成し、第２の金属膜で構成され
るｎチャネル型ＭＩＳＦＥＴのゲート電極を形成する工
程とを有しており、上記第１の金属膜は、スパッタリン
グ法で約３００℃以上の高い温度で成膜されるか、また
はＣＶＤ法で約６００℃以上の高い温度で成膜され、上
記第２の金属膜は、スパッタリング法で約３００℃未満
の低い温度で成膜されるか、またはＣＶＤ法で約６００
℃未満の低い温度で成膜されるものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。 （１）本発明の半導体装置の製造方法は、基板の表面に
ゲート絶縁膜を形成した後、基板上にアモルファスシリ
コン膜を堆積する工程と、ｎチャネル型ＭＩＳＦＥＴの
形成領域のアモルファスシリコン膜を除去する工程と、
基板上に第１の多結晶シリコン膜を堆積する工程と、ｐ
チャネル型ＭＩＳＦＥＴの形成領域の第１の多結晶シリ
コン膜を除去する工程と、基板に熱処理を施して、アモ
ルファスシリコン膜を第２の多結晶シリコン膜に変える
工程と、レジストパターンをマスクとして、第１の多結
晶シリコン膜および第２の多結晶シリコン膜を加工し
て、第１の多結晶シリコン膜で構成されるｐチャネル型
ＭＩＳＦＥＴのゲート電極を形成し、第２の多結晶シリ
コン膜で構成されるｎチャネル型ＭＩＳＦＥＴのゲート
電極を形成する工程とを有するものである。 （２）本発明の半導体装置の製造方法は、基板の表面に
ゲート絶縁膜を形成した後、基板上に第１の金属膜を堆
積する工程と、ｎチャネル型ＭＩＳＦＥＴの形成領域の
第１の金属膜を除去する工程と、基板上に第２の金属膜
を堆積する工程と、ｐチャネル型ＭＩＳＦＥＴの形成領
域の第２の金属膜を除去する工程と、レジストパターン
をマスクとして、第１の金属膜および第２の金属膜を加
工して、第１の金属膜で構成されるｐチャネル型ＭＩＳ
ＦＥＴのゲート電極を形成し、第２の金属膜で構成され
るｎチャネル型ＭＩＳＦＥＴのゲート電極を形成する工
程とを有しており、上記第１の金属膜は、スパッタリン
グ法で約３００℃以上の高い温度で成膜されるか、また
はＣＶＤ法で約６００℃以上の高い温度で成膜され、上
記第２の金属膜は、スパッタリング法で約３００℃未満
の低い温度で成膜されるか、またはＣＶＤ法で約６００
℃未満の低い温度で成膜されるものである。
【００１３】上記した手段（１）によれば、ｎチャネル
型ＭＩＳＦＥＴのゲート電極は、基板上に堆積された第
２の多結晶シリコン膜で構成されるので、後の工程で基
板に熱処理が施されても体積はほとんど変化しない。従
って、チャネル領域には圧縮応力が生じ難くなるので、
ｎチャネル型ＭＩＳＦＥＴの駆動電流の減少を防ぐこと
ができる。一方、ｐチャネル型ＭＩＳＦＥＴのゲート電
極は、基板上に堆積されたアモルファスシリコン膜を結
晶化した多結晶シリコン膜で構成される。従って、アモ
ルファスシリコン膜から多結晶シリコン膜へ変わる熱処
理において体積が減少し、チャネル領域に圧縮応力が生
じて、ｐチャネル型ＭＩＳＦＥＴの駆動電流が増加す
る。
型ＭＩＳＦＥＴのゲート電極は、基板上に堆積された第
２の多結晶シリコン膜で構成されるので、後の工程で基
板に熱処理が施されても体積はほとんど変化しない。従
って、チャネル領域には圧縮応力が生じ難くなるので、
ｎチャネル型ＭＩＳＦＥＴの駆動電流の減少を防ぐこと
ができる。一方、ｐチャネル型ＭＩＳＦＥＴのゲート電
極は、基板上に堆積されたアモルファスシリコン膜を結
晶化した多結晶シリコン膜で構成される。従って、アモ
ルファスシリコン膜から多結晶シリコン膜へ変わる熱処
理において体積が減少し、チャネル領域に圧縮応力が生
じて、ｐチャネル型ＭＩＳＦＥＴの駆動電流が増加す
る。
【００１４】上記した手段（２）によれば、ｎチャネル
型ＭＩＳＦＥＴのゲート電極は、チャネル領域に引っ張
り応力を発生させる第２の金属膜で構成されて、駆動電
流が増加し、ｐチャネル型ＭＩＳＦＥＴのゲート電極
は、チャネル領域に圧縮応力を発生させる第１の金属膜
で構成されて、駆動電流が増加する。
型ＭＩＳＦＥＴのゲート電極は、チャネル領域に引っ張
り応力を発生させる第２の金属膜で構成されて、駆動電
流が増加し、ｐチャネル型ＭＩＳＦＥＴのゲート電極
は、チャネル領域に圧縮応力を発生させる第１の金属膜
で構成されて、駆動電流が増加する。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１６】（実施の形態１）本発明の一実施の形態で
あるＣＭＯＳデバイスの製造方法を図１〜図１３に示す
半導体基板の要部断面図を用いて工程順に説明する。図
中、Ｑｎはｎチャネル型ＭＩＳＦＥＴ、Ｑｐはｐチャネ
ル型ＭＩＳＦＥＴである。
あるＣＭＯＳデバイスの製造方法を図１〜図１３に示す
半導体基板の要部断面図を用いて工程順に説明する。図
中、Ｑｎはｎチャネル型ＭＩＳＦＥＴ、Ｑｐはｐチャネ
ル型ＭＩＳＦＥＴである。
【００１７】まず、図１に示すように、たとえばｐ型の
単結晶シリコンからなる基板１を用意する。次に、この
基板１を熱酸化してその表面に膜厚０.０１μｍ程度の
薄い酸化シリコン膜２を形成し、次いでその上層にＣＶ
Ｄ（Chemical Vapor Deposition）法で膜厚０.１μｍ程
度の窒化シリコン膜３を堆積した後、レジストパターン
をマスクとして窒化シリコン膜３、酸化シリコン膜２お
よび基板１を順次ドライエッチングすることにより、素
子分離領域の基板１に深さ０.３５μｍ程度の素子分離
溝４ａを形成する。
単結晶シリコンからなる基板１を用意する。次に、この
基板１を熱酸化してその表面に膜厚０.０１μｍ程度の
薄い酸化シリコン膜２を形成し、次いでその上層にＣＶ
Ｄ（Chemical Vapor Deposition）法で膜厚０.１μｍ程
度の窒化シリコン膜３を堆積した後、レジストパターン
をマスクとして窒化シリコン膜３、酸化シリコン膜２お
よび基板１を順次ドライエッチングすることにより、素
子分離領域の基板１に深さ０.３５μｍ程度の素子分離
溝４ａを形成する。
【００１８】次に、熱リン酸を用いたウェットエッチン
グで窒化シリコン膜３を除去した後、図２に示すよう
に、基板１上にＣＶＤ法で堆積した酸化シリコン膜４ｂ
をエッチバック、またはＣＭＰ（Chemical Mechanical
Polishing）法で研磨して、素子分離溝４ａの内部に酸
化シリコン膜４ｂを残すことにより素子分離領域を形成
する。続いて、基板１を約１０００℃でアニールするこ
とにより、素子分離溝４ａに埋め込んだ酸化シリコン膜
４ｂをデンシファイ（焼き締め）する。
グで窒化シリコン膜３を除去した後、図２に示すよう
に、基板１上にＣＶＤ法で堆積した酸化シリコン膜４ｂ
をエッチバック、またはＣＭＰ（Chemical Mechanical
Polishing）法で研磨して、素子分離溝４ａの内部に酸
化シリコン膜４ｂを残すことにより素子分離領域を形成
する。続いて、基板１を約１０００℃でアニールするこ
とにより、素子分離溝４ａに埋め込んだ酸化シリコン膜
４ｂをデンシファイ（焼き締め）する。
【００１９】次いで、基板１のｎチャネル型ＭＩＳＦＥ
ＴＱｎの形成領域にｐ型ウェル５を形成するためのボロ
ン（Ｂ）をイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱ
ｐの形成領域にｎ型ウェル６を形成するためのリン
（Ｐ）をイオン注入する。
ＴＱｎの形成領域にｐ型ウェル５を形成するためのボロ
ン（Ｂ）をイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱ
ｐの形成領域にｎ型ウェル６を形成するためのリン
（Ｐ）をイオン注入する。
【００２０】この後、基板１を熱酸化して、ｐ型ウェル
５およびｎ型ウェル６のそれぞれの表面にゲート絶縁膜
７を４ｎｍ程度の厚さで形成した後、０.２μｍ程度の
厚さのアモルファスシリコン膜８をＣＶＤ法で基板１上
に堆積する。上記アモルファスシリコン膜８は約６００
℃未満の低い温度、たとえば５５０℃程度の温度で成膜
される。
５およびｎ型ウェル６のそれぞれの表面にゲート絶縁膜
７を４ｎｍ程度の厚さで形成した後、０.２μｍ程度の
厚さのアモルファスシリコン膜８をＣＶＤ法で基板１上
に堆積する。上記アモルファスシリコン膜８は約６００
℃未満の低い温度、たとえば５５０℃程度の温度で成膜
される。
【００２１】次に、図３に示すように、ｐチャネル型Ｍ
ＩＳＦＥＴＱｐの形成領域のアモルファスシリコン膜８
をレジスト膜９で覆い、このレジスト膜９をマスクとし
て、ｎチャネル型ＭＩＳＦＥＴＱｎの形成領域のアモル
ファスシリコン膜８を除去する。この後、レジスト膜９
を除去し、次いでｎチャネル型ＭＩＳＦＥＴＱｎのゲー
ト絶縁膜７の膜質劣化を改善するために、ｎチャネル型
ＭＩＳＦＥＴＱｎのゲート絶縁膜７を再形成する。
ＩＳＦＥＴＱｐの形成領域のアモルファスシリコン膜８
をレジスト膜９で覆い、このレジスト膜９をマスクとし
て、ｎチャネル型ＭＩＳＦＥＴＱｎの形成領域のアモル
ファスシリコン膜８を除去する。この後、レジスト膜９
を除去し、次いでｎチャネル型ＭＩＳＦＥＴＱｎのゲー
ト絶縁膜７の膜質劣化を改善するために、ｎチャネル型
ＭＩＳＦＥＴＱｎのゲート絶縁膜７を再形成する。
【００２２】次に、図４に示すように、０.２μｍ程度
の厚さの多結晶シリコン膜１０をＣＶＤ法で基板１上に
堆積した後、多結晶シリコン膜１０をＣＭＰ法で研磨し
て、図５に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎ
の形成領域のゲート絶縁膜７上に多結晶シリコン膜１０
を残す。上記多結晶シリコン膜１０は約６００℃以上の
高い温度、たとえば６５０℃程度の温度で成膜される。
の厚さの多結晶シリコン膜１０をＣＶＤ法で基板１上に
堆積した後、多結晶シリコン膜１０をＣＭＰ法で研磨し
て、図５に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎ
の形成領域のゲート絶縁膜７上に多結晶シリコン膜１０
を残す。上記多結晶シリコン膜１０は約６００℃以上の
高い温度、たとえば６５０℃程度の温度で成膜される。
【００２３】次いで、ｎチャネル型ＭＩＳＦＥＴＱｎの
形成領域の多結晶シリコン膜１０にｎ型不純物、たとえ
ばＰをイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐの
形成領域のアモルファスシリコン膜８にｐ型不純物、た
とえばＢをイオン注入する。
形成領域の多結晶シリコン膜１０にｎ型不純物、たとえ
ばＰをイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐの
形成領域のアモルファスシリコン膜８にｐ型不純物、た
とえばＢをイオン注入する。
【００２４】次に、図６に示すように、基板１に、たと
えば９５０℃、６０秒程度の熱処理を施して、多結晶シ
リコン膜１０に導入したｎ型不純物およびアモルファス
シリコン膜８に導入したｐ型不純物を活性化させ、さら
にｎチャネル型ＭＩＳＦＥＴＱｎの形成領域の多結晶シ
リコン膜１０をｎ型多結晶シリコン膜１０ａに、ｐチャ
ネル型ＭＩＳＦＥＴＱｐの形成領域のアモルファスシリ
コン膜８をｐ型多結晶シリコン膜８ａに変える。
えば９５０℃、６０秒程度の熱処理を施して、多結晶シ
リコン膜１０に導入したｎ型不純物およびアモルファス
シリコン膜８に導入したｐ型不純物を活性化させ、さら
にｎチャネル型ＭＩＳＦＥＴＱｎの形成領域の多結晶シ
リコン膜１０をｎ型多結晶シリコン膜１０ａに、ｐチャ
ネル型ＭＩＳＦＥＴＱｐの形成領域のアモルファスシリ
コン膜８をｐ型多結晶シリコン膜８ａに変える。
【００２５】次に、図７に示すように、レジストパター
ンをマスクとしてｎ型多結晶シリコン膜１０ａをエッチ
ングし、ｎチャネル型ＭＩＳＦＥＴＱｎの形成領域にｎ
型多結晶シリコン膜１０ａで構成されるゲート長０.３
μｍ以下のゲート電極１１ｎを形成する。同時に、レジ
ストパターンをマスクとしてｐ型多結晶シリコン膜８ａ
をエッチングし、ｐチャネル型ＭＩＳＦＥＴＱｐの形成
領域にｐ型多結晶シリコン膜８ａで構成されるゲート長
０.３μｍ以下のゲート電極１１ｐを形成する。この
後、基板１に、たとえば８００℃程度のドライ酸化処理
を施す。
ンをマスクとしてｎ型多結晶シリコン膜１０ａをエッチ
ングし、ｎチャネル型ＭＩＳＦＥＴＱｎの形成領域にｎ
型多結晶シリコン膜１０ａで構成されるゲート長０.３
μｍ以下のゲート電極１１ｎを形成する。同時に、レジ
ストパターンをマスクとしてｐ型多結晶シリコン膜８ａ
をエッチングし、ｐチャネル型ＭＩＳＦＥＴＱｐの形成
領域にｐ型多結晶シリコン膜８ａで構成されるゲート長
０.３μｍ以下のゲート電極１１ｐを形成する。この
後、基板１に、たとえば８００℃程度のドライ酸化処理
を施す。
【００２６】次に、図８に示すように、ｐチャネル型Ｍ
ＩＳＦＥＴＱｐの形成領域をレジスト膜（図示せず）で
覆った後、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極
１１ｎをマスクとしてｐ型ウェル５にｎ型不純物、たと
えばヒ素（Ａｓ）をイオン注入し、ｎチャネル型ＭＩＳ
ＦＥＴＱｎのソース、ドレイン拡張領域１２ａを形成す
る。同様に、ｎチャネル型ＭＩＳＦＥＴＱｎの形成領域
をレジスト膜（図示せず）で覆った後、ｐチャネル型Ｍ
ＩＳＦＥＴＱｐのゲート電極１１ｐをマスクとしてｎ型
ウェル６にｐ型不純物、たとえばフッ化ボロン（Ｂ
Ｆ2）をイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐ
のソース、ドレイン拡張領域１３ａを形成する。
ＩＳＦＥＴＱｐの形成領域をレジスト膜（図示せず）で
覆った後、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極
１１ｎをマスクとしてｐ型ウェル５にｎ型不純物、たと
えばヒ素（Ａｓ）をイオン注入し、ｎチャネル型ＭＩＳ
ＦＥＴＱｎのソース、ドレイン拡張領域１２ａを形成す
る。同様に、ｎチャネル型ＭＩＳＦＥＴＱｎの形成領域
をレジスト膜（図示せず）で覆った後、ｐチャネル型Ｍ
ＩＳＦＥＴＱｐのゲート電極１１ｐをマスクとしてｎ型
ウェル６にｐ型不純物、たとえばフッ化ボロン（Ｂ
Ｆ2）をイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐ
のソース、ドレイン拡張領域１３ａを形成する。
【００２７】次に、図９に示すように、基板１上にＣＶ
Ｄ法で堆積した酸化シリコン膜をＲＩＥ（Reactive Ion
Etching）法で異方性エッチングして、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのゲート電極１１ｎおよびｐチャネル型
ＭＩＳＦＥＴＱｐのゲート電極１１ｐのそれぞれの側壁
にサイドウォールスペーサ１４を形成する。
Ｄ法で堆積した酸化シリコン膜をＲＩＥ（Reactive Ion
Etching）法で異方性エッチングして、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのゲート電極１１ｎおよびｐチャネル型
ＭＩＳＦＥＴＱｐのゲート電極１１ｐのそれぞれの側壁
にサイドウォールスペーサ１４を形成する。
【００２８】次いで、図１０に示すように、ｐチャネル
型ＭＩＳＦＥＴＱｐの形成領域をレジスト膜（図示せ
ず）で覆った後、ｎチャネル型ＭＩＳＦＥＴＱｎのゲー
ト電極１１ｎおよびサイドウォールスペーサ１４をマス
クとしてｐ型ウェル５にｎ型不純物、たとえばＡｓをイ
オン注入し、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、
ドレイン拡散領域１２ｂを形成する。同様に、ｎチャネ
ル型ＭＩＳＦＥＴＱｎをレジスト膜（図示せず）で覆っ
た後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１１
ｐおよびサイドウォールスペーサ１４をマスクとしてｎ
型ウェル６にｐ型不純物、たとえばＢＦ2をイオン注入
し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン
拡散領域１３ｂを形成する。
型ＭＩＳＦＥＴＱｐの形成領域をレジスト膜（図示せ
ず）で覆った後、ｎチャネル型ＭＩＳＦＥＴＱｎのゲー
ト電極１１ｎおよびサイドウォールスペーサ１４をマス
クとしてｐ型ウェル５にｎ型不純物、たとえばＡｓをイ
オン注入し、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、
ドレイン拡散領域１２ｂを形成する。同様に、ｎチャネ
ル型ＭＩＳＦＥＴＱｎをレジスト膜（図示せず）で覆っ
た後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１１
ｐおよびサイドウォールスペーサ１４をマスクとしてｎ
型ウェル６にｐ型不純物、たとえばＢＦ2をイオン注入
し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン
拡散領域１３ｂを形成する。
【００２９】この後、基板１に、たとえば１０００℃、
５秒程度の熱処理を施して、基板１に注入したｎ型不純
物およびｐ型不純物を活性化させる。
５秒程度の熱処理を施して、基板１に注入したｎ型不純
物およびｐ型不純物を活性化させる。
【００３０】次に、図１１に示すように、フッ酸（Ｈ
Ｆ）液で基板１を洗浄した後、厚さ１０〜２０ｎｍ程度
のコバルト（Ｃｏ）膜を、たとえばスパッタリング法で
基板１上に堆積する。次いで、５００〜６００℃程度の
熱処理を基板１に施してｎチャネル型ＭＩＳＦＥＴＱｎ
のゲート電極１１ｎの表面およびソース、ドレイン拡散
領域１２ｂの表面と、ｐチャネル型ＭＩＳＦＥＴＱｐの
ゲート電極１１ｐの表面およびソース、ドレイン拡散領
域１３ｂの表面とに選択的に厚さ３０ｎｍ程度のシリサ
イド層１５を形成する。この後、未反応のＣｏ膜を除去
し、次いでシリサイド層１５の低抵抗化のため７００〜
８００℃程度の熱処理を基板１に施す。
Ｆ）液で基板１を洗浄した後、厚さ１０〜２０ｎｍ程度
のコバルト（Ｃｏ）膜を、たとえばスパッタリング法で
基板１上に堆積する。次いで、５００〜６００℃程度の
熱処理を基板１に施してｎチャネル型ＭＩＳＦＥＴＱｎ
のゲート電極１１ｎの表面およびソース、ドレイン拡散
領域１２ｂの表面と、ｐチャネル型ＭＩＳＦＥＴＱｐの
ゲート電極１１ｐの表面およびソース、ドレイン拡散領
域１３ｂの表面とに選択的に厚さ３０ｎｍ程度のシリサ
イド層１５を形成する。この後、未反応のＣｏ膜を除去
し、次いでシリサイド層１５の低抵抗化のため７００〜
８００℃程度の熱処理を基板１に施す。
【００３１】次に、図１２に示すように、基板１上に層
間絶縁膜１６を形成した後、レジストパターンをマスク
として層間絶縁膜１６をエッチングし、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのソース、ドレイン拡散領域１２ｂの表
面に設けられたシリサイド層１５に達するコンタクトホ
ール１７ｎ、およびｐチャネル型ＭＩＳＦＥＴＱｐのソ
ース、ドレイン拡散領域１３ｂの表面に設けられたシリ
サイド層１５に達するコンタクトホール１７ｐを形成す
る。なお、図示はしないが、同時にｎチャネル型ＭＩＳ
ＦＥＴＱｎのゲート電極１１ｎの表面に設けられたシリ
サイド層１５、およびｐチャネル型ＭＩＳＦＥＴＱｐの
ゲート電極１１ｐの表面に設けられたシリサイド層１５
に達するコンタクトホールが形成される。
間絶縁膜１６を形成した後、レジストパターンをマスク
として層間絶縁膜１６をエッチングし、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのソース、ドレイン拡散領域１２ｂの表
面に設けられたシリサイド層１５に達するコンタクトホ
ール１７ｎ、およびｐチャネル型ＭＩＳＦＥＴＱｐのソ
ース、ドレイン拡散領域１３ｂの表面に設けられたシリ
サイド層１５に達するコンタクトホール１７ｐを形成す
る。なお、図示はしないが、同時にｎチャネル型ＭＩＳ
ＦＥＴＱｎのゲート電極１１ｎの表面に設けられたシリ
サイド層１５、およびｐチャネル型ＭＩＳＦＥＴＱｐの
ゲート電極１１ｐの表面に設けられたシリサイド層１５
に達するコンタクトホールが形成される。
【００３２】次いで、図１３に示すように、層間絶縁膜
１６の上層に金属膜、たとえばタングステン（Ｗ）膜を
堆積し、たとえばＣＭＰ法でこの金属膜の表面を平坦化
することによって、上記コンタクトホール１７ｎ，１７
ｐの内部に金属膜を埋め込みプラグ１８を形成する。そ
の後、層間絶縁膜１６の上層に堆積した金属膜をエッチ
ングして配線層１９を形成することにより、ＣＭＯＳデ
バイスが略完成する。
１６の上層に金属膜、たとえばタングステン（Ｗ）膜を
堆積し、たとえばＣＭＰ法でこの金属膜の表面を平坦化
することによって、上記コンタクトホール１７ｎ，１７
ｐの内部に金属膜を埋め込みプラグ１８を形成する。そ
の後、層間絶縁膜１６の上層に堆積した金属膜をエッチ
ングして配線層１９を形成することにより、ＣＭＯＳデ
バイスが略完成する。
【００３３】なお、本実施の形態１では、ｎチャネル型
ＭＩＳＦＥＴＱｎのゲート電極１１ｎをｎ型多結晶シリ
コン膜１０ａで構成し、ｐチャネル型ＭＩＳＦＥＴＱｐ
のゲート電極１１ｐをｐ型多結晶シリコン膜８ａで構成
したが、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１
１ｎをチャネル領域に引っ張り応力を発生させる金属膜
で構成し、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極
１１ｐをチャネル領域に圧縮応力を発生させる金属膜で
構成してもよい。
ＭＩＳＦＥＴＱｎのゲート電極１１ｎをｎ型多結晶シリ
コン膜１０ａで構成し、ｐチャネル型ＭＩＳＦＥＴＱｐ
のゲート電極１１ｐをｐ型多結晶シリコン膜８ａで構成
したが、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１
１ｎをチャネル領域に引っ張り応力を発生させる金属膜
で構成し、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極
１１ｐをチャネル領域に圧縮応力を発生させる金属膜で
構成してもよい。
【００３４】たとえばスパッタリング法で形成される金
属膜（たとえばＴｉＮ、Ｗ）の場合、同一材料でも約３
００℃未満の低い温度で成膜された膜は引っ張り応力を
生じ、約３００℃以上の高い温度で成膜された膜は圧縮
応力を生ずるので、ｎチャネル型ＭＩＳＦＥＴＱｎのゲ
ート電極１１ｎを、たとえば２５０℃程度で成膜した金
属膜で構成し、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート
電極１１ｐを、たとえば３５０℃程度で成膜した金属膜
で構成してもよい。
属膜（たとえばＴｉＮ、Ｗ）の場合、同一材料でも約３
００℃未満の低い温度で成膜された膜は引っ張り応力を
生じ、約３００℃以上の高い温度で成膜された膜は圧縮
応力を生ずるので、ｎチャネル型ＭＩＳＦＥＴＱｎのゲ
ート電極１１ｎを、たとえば２５０℃程度で成膜した金
属膜で構成し、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート
電極１１ｐを、たとえば３５０℃程度で成膜した金属膜
で構成してもよい。
【００３５】また、ＣＶＤ法で形成される金属膜（たと
えばＴｉＮ、Ｗ）の場合、同一材料でも約６００℃未満
の低い温度で成膜された膜は引っ張り応力を生じ、約６
００℃以上の高い温度で成膜された膜は圧縮応力を生ず
るので、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１
１ｐを、たとえば５５０℃程度で成膜した金属膜で構成
し、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１１ｐ
を、たとえば６５０℃程度で成膜した金属膜で構成して
もよい。
えばＴｉＮ、Ｗ）の場合、同一材料でも約６００℃未満
の低い温度で成膜された膜は引っ張り応力を生じ、約６
００℃以上の高い温度で成膜された膜は圧縮応力を生ず
るので、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１
１ｐを、たとえば５５０℃程度で成膜した金属膜で構成
し、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１１ｐ
を、たとえば６５０℃程度で成膜した金属膜で構成して
もよい。
【００３６】なお、ｎチャネル型ＭＩＳＦＥＴＱｎのゲ
ート電極１１ｎとｐチャネル型ＭＩＳＦＥＴＱｐのゲー
ト電極１１ｐとを同一の金属材料で構成せずに、引っ張
り応力を生ずる金属材料と、圧縮応力を生ずる他の金属
材料とで構成してもよい。
ート電極１１ｎとｐチャネル型ＭＩＳＦＥＴＱｐのゲー
ト電極１１ｐとを同一の金属材料で構成せずに、引っ張
り応力を生ずる金属材料と、圧縮応力を生ずる他の金属
材料とで構成してもよい。
【００３７】このように、本実施の形態１によれば、ｎ
チャネル型ＭＩＳＦＥＴのゲート電極１１ｎは、基板１
上に堆積した多結晶シリコン膜１０にｎ型不純物が導入
されたｎ型多結晶シリコン膜１０ａで構成されるので、
熱処理が基板１に施されても体積はほとんど変化しな
い。これにより、チャネル領域には圧縮応力が生じ難く
なるので、ｎチャネル型ＭＩＳＦＥＴＱｎの駆動電流の
減少を防ぐことができる。
チャネル型ＭＩＳＦＥＴのゲート電極１１ｎは、基板１
上に堆積した多結晶シリコン膜１０にｎ型不純物が導入
されたｎ型多結晶シリコン膜１０ａで構成されるので、
熱処理が基板１に施されても体積はほとんど変化しな
い。これにより、チャネル領域には圧縮応力が生じ難く
なるので、ｎチャネル型ＭＩＳＦＥＴＱｎの駆動電流の
減少を防ぐことができる。
【００３８】一方、ｐチャネル型ＭＩＳＦＥＴＱｐのゲ
ート電極１１ｐは、基板１上に堆積したアモルファスシ
リコン膜８を結晶化させ、さらにｐ型不純物を導入した
ｐ型多結晶シリコン膜８ａで構成される。従って、アモ
ルファスシリコン膜８から多結晶シリコン膜へ変わる結
晶化処理において体積が減少し、チャネル領域に圧縮応
力を生ずることから、ｐチャネル型ＭＩＳＦＥＴＱｐの
駆動電流が増加する。
ート電極１１ｐは、基板１上に堆積したアモルファスシ
リコン膜８を結晶化させ、さらにｐ型不純物を導入した
ｐ型多結晶シリコン膜８ａで構成される。従って、アモ
ルファスシリコン膜８から多結晶シリコン膜へ変わる結
晶化処理において体積が減少し、チャネル領域に圧縮応
力を生ずることから、ｐチャネル型ＭＩＳＦＥＴＱｐの
駆動電流が増加する。
【００３９】（実施の形態２）本発明の他の実施の形態
であるＣＭＯＳデバイスの製造方法を図１４〜図１９に
示す半導体基板の要部断面図を用いて工程順に説明す
る。
であるＣＭＯＳデバイスの製造方法を図１４〜図１９に
示す半導体基板の要部断面図を用いて工程順に説明す
る。
【００４０】まず、前記実施の形態１において説明した
製造方法と同様に、基板１の主面上に素子分離領域（４
ａ，４ｂ）、ｐ型ウェル５、ｎ型ウェル６、ｎチャネル
型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱ
ｐのゲート絶縁膜７を順次形成する。
製造方法と同様に、基板１の主面上に素子分離領域（４
ａ，４ｂ）、ｐ型ウェル５、ｎ型ウェル６、ｎチャネル
型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱ
ｐのゲート絶縁膜７を順次形成する。
【００４１】次に、図１４に示すように、基板１上に、
たとえばｎ型不純物が添加された多結晶シリコン膜２０
をＣＶＤ法で堆積し、続いて第１の金属膜２１、たとえ
ばＴｉまたはＷを成膜する。この第１の金属膜２１は、
たとえば約３００℃以上の高い温度（たとえば、３５０
℃程度）を用いたスパッタリング法、または約６００℃
以上の高い温度（たとえば、６５０℃程度）を用いたＣ
ＶＤ法で成膜されて、チャネル領域に圧縮応力を発生さ
せる。
たとえばｎ型不純物が添加された多結晶シリコン膜２０
をＣＶＤ法で堆積し、続いて第１の金属膜２１、たとえ
ばＴｉまたはＷを成膜する。この第１の金属膜２１は、
たとえば約３００℃以上の高い温度（たとえば、３５０
℃程度）を用いたスパッタリング法、または約６００℃
以上の高い温度（たとえば、６５０℃程度）を用いたＣ
ＶＤ法で成膜されて、チャネル領域に圧縮応力を発生さ
せる。
【００４２】次に、図１５に示すように、ｐチャネル型
ＭＩＳＦＥＴＱｐの形成領域の第１の金属膜２１をレジ
スト膜（図示せず）で覆い、このレジスト膜をマスクと
して、ｎチャネル型ＭＩＳＦＥＴＱｎの形成領域の第１
の金属膜２１を除去する。この後、レジスト膜を除去
し、次いで基板１上に第２の金属膜２２、たとえばＴｉ
またはＷを成膜する。この第２の金属膜２２は、たとえ
ば約３００℃未満の低い温度（たとえば、２５０℃程
度）を用いたスパッタリング法、または約６００℃未満
の低い温度（たとえば、５５０℃程度）を用いたＣＶＤ
法で成膜されて、チャネル領域に引っ張り応力を発生さ
せる。なお、第１の金属膜２１と第２の金属膜２２と
は、同じ金属材料で構成してもよく、または異なる金属
材料で構成してもよい。
ＭＩＳＦＥＴＱｐの形成領域の第１の金属膜２１をレジ
スト膜（図示せず）で覆い、このレジスト膜をマスクと
して、ｎチャネル型ＭＩＳＦＥＴＱｎの形成領域の第１
の金属膜２１を除去する。この後、レジスト膜を除去
し、次いで基板１上に第２の金属膜２２、たとえばＴｉ
またはＷを成膜する。この第２の金属膜２２は、たとえ
ば約３００℃未満の低い温度（たとえば、２５０℃程
度）を用いたスパッタリング法、または約６００℃未満
の低い温度（たとえば、５５０℃程度）を用いたＣＶＤ
法で成膜されて、チャネル領域に引っ張り応力を発生さ
せる。なお、第１の金属膜２１と第２の金属膜２２と
は、同じ金属材料で構成してもよく、または異なる金属
材料で構成してもよい。
【００４３】次に、第２の金属膜２２をＣＭＰ法で研磨
することによって、図１６に示すように、ｎチャネル型
ＭＩＳＦＥＴＱｎの形成領域のゲート絶縁膜７上には、
多結晶シリコン膜２０およびチャネル領域に引っ張り応
力を発生させる第２の金属膜２２が下層から順に積層さ
れ、ｐチャネル型ＭＩＳＦＥＴＱｐの形成領域のゲート
絶縁膜７上には、多結晶シリコン膜２０およびチャネル
領域に圧縮応力を発生させる第１の金属膜２１が下層か
ら順に積層される。
することによって、図１６に示すように、ｎチャネル型
ＭＩＳＦＥＴＱｎの形成領域のゲート絶縁膜７上には、
多結晶シリコン膜２０およびチャネル領域に引っ張り応
力を発生させる第２の金属膜２２が下層から順に積層さ
れ、ｐチャネル型ＭＩＳＦＥＴＱｐの形成領域のゲート
絶縁膜７上には、多結晶シリコン膜２０およびチャネル
領域に圧縮応力を発生させる第１の金属膜２１が下層か
ら順に積層される。
【００４４】次に、図１７に示すように、レジストパタ
ーンをマスクとして第２の金属膜２２および多結晶シリ
コン膜２０を順次エッチングし、ｎチャネル型ＭＩＳＦ
ＥＴＱｎの形成領域に第２の金属膜２２および多結晶シ
リコン膜２０で構成されるゲート電極２３ｎを形成す
る。同時に、レジストパターンをマスクとして第１の金
属膜２１および多結晶シリコン膜２０を順次エッチング
し、ｐチャネル型ＭＩＳＦＥＴＱｐの形成領域に第１の
金属膜２１および多結晶シリコン膜２０で構成されるゲ
ート電極２３ｐを形成する。
ーンをマスクとして第２の金属膜２２および多結晶シリ
コン膜２０を順次エッチングし、ｎチャネル型ＭＩＳＦ
ＥＴＱｎの形成領域に第２の金属膜２２および多結晶シ
リコン膜２０で構成されるゲート電極２３ｎを形成す
る。同時に、レジストパターンをマスクとして第１の金
属膜２１および多結晶シリコン膜２０を順次エッチング
し、ｐチャネル型ＭＩＳＦＥＴＱｐの形成領域に第１の
金属膜２１および多結晶シリコン膜２０で構成されるゲ
ート電極２３ｐを形成する。
【００４５】次に、図１８に示すように、ｎチャネル型
ＭＩＳＦＥＴＱｎのゲート電極２３ｎをマスクとしてｐ
型ウェル５にｎ型不純物、たとえばＡｓをイオン注入
し、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン
拡張領域１２ａを形成する。同様に、ｐチャネル型ＭＩ
ＳＦＥＴＱｐのゲート電極２３ｐをマスクとしてｎ型ウ
ェル６にｐ型不純物、たとえばＢＦ2をイオン注入し、
ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン拡張
領域１３ａを形成する。
ＭＩＳＦＥＴＱｎのゲート電極２３ｎをマスクとしてｐ
型ウェル５にｎ型不純物、たとえばＡｓをイオン注入
し、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン
拡張領域１２ａを形成する。同様に、ｐチャネル型ＭＩ
ＳＦＥＴＱｐのゲート電極２３ｐをマスクとしてｎ型ウ
ェル６にｐ型不純物、たとえばＢＦ2をイオン注入し、
ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン拡張
領域１３ａを形成する。
【００４６】次に、基板１上にＣＶＤ法で堆積した酸化
シリコン膜をＲＩＥ法で異方性エッチングして、ｎチャ
ネル型ＭＩＳＦＥＴＱｎのゲート電極２３ｎおよびｐチ
ャネル型ＭＩＳＦＥＴＱｐのゲート電極２３ｐのそれぞ
れの側壁にサイドウォールスペーサ１４を形成する。
シリコン膜をＲＩＥ法で異方性エッチングして、ｎチャ
ネル型ＭＩＳＦＥＴＱｎのゲート電極２３ｎおよびｐチ
ャネル型ＭＩＳＦＥＴＱｐのゲート電極２３ｐのそれぞ
れの側壁にサイドウォールスペーサ１４を形成する。
【００４７】次いで、ｎチャネル型ＭＩＳＦＥＴＱｎの
ゲート電極２３ｎおよびサイドウォールスペーサ１４を
マスクとしてｐ型ウェル５にｎ型不純物、たとえばＡｓ
をイオン注入し、ｎチャネル型ＭＩＳＦＥＴＱｎのソー
ス、ドレイン拡散領域１２ｂを形成する。同様に、ｐチ
ャネル型ＭＩＳＦＥＴＱｐのゲート電極２３ｐおよびサ
イドウォールスペーサ１４をマスクとしてｎ型ウェル６
にｐ型不純物、たとえばＢＦ2をイオン注入し、ｐチャ
ネル型ＭＩＳＦＥＴＱｐのソース、ドレイン拡散領域１
３ｂを形成する。この後、基板１に、たとえば１０００
℃、５秒程度の熱処理を施して、基板１に注入したｎ型
不純物およびｐ型不純物を活性化させる。
ゲート電極２３ｎおよびサイドウォールスペーサ１４を
マスクとしてｐ型ウェル５にｎ型不純物、たとえばＡｓ
をイオン注入し、ｎチャネル型ＭＩＳＦＥＴＱｎのソー
ス、ドレイン拡散領域１２ｂを形成する。同様に、ｐチ
ャネル型ＭＩＳＦＥＴＱｐのゲート電極２３ｐおよびサ
イドウォールスペーサ１４をマスクとしてｎ型ウェル６
にｐ型不純物、たとえばＢＦ2をイオン注入し、ｐチャ
ネル型ＭＩＳＦＥＴＱｐのソース、ドレイン拡散領域１
３ｂを形成する。この後、基板１に、たとえば１０００
℃、５秒程度の熱処理を施して、基板１に注入したｎ型
不純物およびｐ型不純物を活性化させる。
【００４８】次に、図１９に示すように、基板１上に層
間絶縁膜１６を形成した後、レジストパターンをマスク
として層間絶縁膜１６をエッチングし、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのソース、ドレイン拡散領域１２ｂに達
するコンタクトホール１７ｎ、およびｐチャネル型ＭＩ
ＳＦＥＴＱｐのソース、ドレイン拡散領域１３ｂに達す
るコンタクトホール１７ｐを形成する。なお、図示はし
ないが、同時にｎチャネル型ＭＩＳＦＥＴＱｎのゲート
電極２３ｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲー
ト電極２３ｐに達するコンタクトホールが形成される。
間絶縁膜１６を形成した後、レジストパターンをマスク
として層間絶縁膜１６をエッチングし、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのソース、ドレイン拡散領域１２ｂに達
するコンタクトホール１７ｎ、およびｐチャネル型ＭＩ
ＳＦＥＴＱｐのソース、ドレイン拡散領域１３ｂに達す
るコンタクトホール１７ｐを形成する。なお、図示はし
ないが、同時にｎチャネル型ＭＩＳＦＥＴＱｎのゲート
電極２３ｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲー
ト電極２３ｐに達するコンタクトホールが形成される。
【００４９】次いで、層間絶縁膜１６の上層に金属膜、
たとえばＷ膜を堆積し、たとえばＣＭＰ法でこの金属膜
の表面を平坦化することによって、上記コンタクトホー
ル１７ｎ，１７ｐの内部に金属膜を埋め込みプラグ１８
を形成する。その後、層間絶縁膜１６の上層に堆積した
金属膜をエッチングして配線層１９を形成することによ
り、ＣＭＯＳデバイスが略完成する。
たとえばＷ膜を堆積し、たとえばＣＭＰ法でこの金属膜
の表面を平坦化することによって、上記コンタクトホー
ル１７ｎ，１７ｐの内部に金属膜を埋め込みプラグ１８
を形成する。その後、層間絶縁膜１６の上層に堆積した
金属膜をエッチングして配線層１９を形成することによ
り、ＣＭＯＳデバイスが略完成する。
【００５０】このように、本実施の形態２によれば、ｎ
チャネル型ＭＩＳＦＥＴのゲート電極２３ｎは、基板１
上に堆積した多結晶シリコン膜２０とチャネル領域に引
っ張り応力を発生させる第２の金属膜２２との積層膜で
構成されるので、ｎチャネル型ＭＩＳＦＥＴＱｎの駆動
電流が増加する。また、ｐチャネル型ＭＩＳＦＥＴＱｐ
のゲート電極２３ｐは、基板１上に堆積した多結晶シリ
コン膜２０とチャネル領域に圧縮応力を発生させる第１
の金属膜２１との積層膜で構成されるので、ｐチャネル
型ＭＩＳＦＥＴＱｐの駆動電流が増加する。
チャネル型ＭＩＳＦＥＴのゲート電極２３ｎは、基板１
上に堆積した多結晶シリコン膜２０とチャネル領域に引
っ張り応力を発生させる第２の金属膜２２との積層膜で
構成されるので、ｎチャネル型ＭＩＳＦＥＴＱｎの駆動
電流が増加する。また、ｐチャネル型ＭＩＳＦＥＴＱｐ
のゲート電極２３ｐは、基板１上に堆積した多結晶シリ
コン膜２０とチャネル領域に圧縮応力を発生させる第１
の金属膜２１との積層膜で構成されるので、ｐチャネル
型ＭＩＳＦＥＴＱｐの駆動電流が増加する。
【００５１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００５２】たとえば、前記実施の形態では、ＣＭＯＳ
デバイスの製造方法に適用した場合について説明した
が、ｎチャネル型ＭＩＳＦＥＴまたはｐチャネル型ＭＩ
ＳＦＥＴから成るデバイス全般の製造方法にも適用可能
である。
デバイスの製造方法に適用した場合について説明した
が、ｎチャネル型ＭＩＳＦＥＴまたはｐチャネル型ＭＩ
ＳＦＥＴから成るデバイス全般の製造方法にも適用可能
である。
【００５３】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００５４】本発明によれば、ｎチャネル型ＭＩＳＦＥ
Ｔのゲート電極をチャネル領域に応力を生じ難いシリコ
ン膜で構成することで駆動電流の劣化を防ぐことがで
き、さらにチャネル領域に引っ張り応力を発生させる金
属膜またはシリコン膜と金属膜との積層膜で構成するこ
とで駆動電流を増加することができる。また、ｐチャネ
ル型ＭＩＳＦＥＴのゲート電極をチャネル領域に圧縮応
力を発生させるシリコン膜、金属膜またはシリコン膜と
金属膜との積層膜で構成することで駆動電流を増加する
ことができる。従って、上記ｎチャネル型ＭＩＳＦＥＴ
および上記ｐチャネル型ＭＩＳＦＥＴで構成されるＣＭ
ＯＳデバイスの駆動電流は増加し、ＣＭＯＳデバイスを
有する半導体装置の高速化を実現することができる。
Ｔのゲート電極をチャネル領域に応力を生じ難いシリコ
ン膜で構成することで駆動電流の劣化を防ぐことがで
き、さらにチャネル領域に引っ張り応力を発生させる金
属膜またはシリコン膜と金属膜との積層膜で構成するこ
とで駆動電流を増加することができる。また、ｐチャネ
ル型ＭＩＳＦＥＴのゲート電極をチャネル領域に圧縮応
力を発生させるシリコン膜、金属膜またはシリコン膜と
金属膜との積層膜で構成することで駆動電流を増加する
ことができる。従って、上記ｎチャネル型ＭＩＳＦＥＴ
および上記ｐチャネル型ＭＩＳＦＥＴで構成されるＣＭ
ＯＳデバイスの駆動電流は増加し、ＣＭＯＳデバイスを
有する半導体装置の高速化を実現することができる。
【図１】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の他の実施の形態であるＣＭＯＳデバ
イスの製造方法を示す半導体基板の要部断面図である。
イスの製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の他の実施の形態であるＣＭＯＳデバ
イスの製造方法を示す半導体基板の要部断面図である。
イスの製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の他の実施の形態であるＣＭＯＳデバ
イスの製造方法を示す半導体基板の要部断面図である。
イスの製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の他の実施の形態であるＣＭＯＳデバ
イスの製造方法を示す半導体基板の要部断面図である。
イスの製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の他の実施の形態であるＣＭＯＳデバ
イスの製造方法を示す半導体基板の要部断面図である。
イスの製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の他の実施の形態であるＣＭＯＳデバ
イスの製造方法を示す半導体基板の要部断面図である。
イスの製造方法を示す半導体基板の要部断面図である。
１ 基板 ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ａ 素子分離溝 ４ｂ 酸化シリコン膜 ５ ｐ型ウェル ６ ｎ型ウェル ７ ゲート絶縁膜 ８ アモルファスシリコン膜 ８ａ ｐ型多結晶シリコン膜 ９ レジスト膜 １０ 多結晶シリコン膜 １０ａ ｎ型多結晶シリコン膜 １１ｎ ゲート電極 １１ｐ ゲート電極 １２ａ ソース、ドレイン拡張領域 １２ｂ ソース、ドレイン拡散領域 １３ａ ソース、ドレイン拡張領域 １３ｂ ソース、ドレイン拡散領域 １４ サイドウォールスペーサ １５ シリサイド層 １６ 層間絶縁膜 １７ｎ コンタクトホール １７ｐ コンタクトホール １８ プラグ １９ 配線層 ２０ 多結晶シリコン膜 ２１ 第１の金属膜 ２２ 第２の金属膜 ２３ｎ ゲート電極 ２３ｐ ゲート電極 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/285 Ｈ０１Ｌ 27/08 ３２１Ｄ 29/62 Ｇ 29/43 Ｆターム(参考） 4M104 AA01 BB01 BB14 BB18 BB20 BB30 CC05 DD04 DD22 DD26 DD37 DD43 DD63 DD79 DD80 DD84 EE09 FF13 FF14 FF21 GG09 GG10 HH16 5F048 AA00 AA08 AC03 BA01 BB06 BB07 BB08 BB09 BB10 BB12 BC06 BE03 BF06 BF07 BG14 DA25
Claims (5)
- 【請求項１】 チャネル領域に引っ張り応力を生じさせ
るシリコン膜、金属膜、またはシリコン膜と金属膜との
積層膜によってｎチャネル型ＭＩＳＦＥＴのゲート電極
を形成し、チャネル領域に圧縮応力を生じさせるシリコ
ン膜、金属膜、またはシリコン膜と金属膜との積層膜に
よってｐチャネル型ＭＩＳＦＥＴのゲート電極を形成す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 チャネル領域に引っ張り応力を生じさせ
るシリコン膜、金属膜、またはシリコン膜と金属膜との
積層膜によってゲート電極が構成されたｎチャネル型Ｍ
ＩＳＦＥＴと、チャネル領域に圧縮応力を生じさせるシ
リコン膜、金属膜、またはシリコン膜と金属膜との積層
膜によってゲート電極が構成されたｐチャネル型ＭＩＳ
ＦＥＴとでＣＭＯＳデバイスを形成することを特徴とす
る半導体装置の製造方法。 - 【請求項３】 ＣＭＯＳデバイスを形成する半導体装置
の製造方法であって、（ａ）基板の表面にゲート絶縁膜
を形成した後、前記基板上にアモルファスシリコン膜を
堆積する工程と、（ｂ）ｎチャネル型ＭＩＳＦＥＴの形
成領域の前記アモルファスシリコン膜を除去する工程
と、（ｃ）前記基板上に第１の多結晶シリコン膜を堆積
する工程と、（ｄ）ｐチャネル型ＭＩＳＦＥＴの形成領
域の前記第１の多結晶シリコン膜を除去する工程と、
（ｅ）前記基板に熱処理を施して、前記アモルファスシ
リコン膜を第２の多結晶シリコン膜に変える工程と、
（ｆ）レジストパターンをマスクとして、前記第１の多
結晶シリコン膜および前記第２の多結晶シリコン膜を加
工して、前記第１の多結晶シリコン膜で構成されるｐチ
ャネル型ＭＩＳＦＥＴのゲート電極を形成し、前記第２
の多結晶シリコン膜で構成されるｎチャネル型ＭＩＳＦ
ＥＴのゲート電極を形成する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項４】 ＣＭＯＳデバイスを形成する半導体装置
の製造方法であって、（ａ）基板の表面にゲート絶縁膜
を形成した後、前記基板上に第１の金属膜を堆積する工
程と、（ｂ）ｎチャネル型ＭＩＳＦＥＴの形成領域の前
記第１の金属膜を除去する工程と、（ｃ）前記基板上に
第２の金属膜を堆積する工程と、（ｄ）ｐチャネル型Ｍ
ＩＳＦＥＴの形成領域の前記第２の金属膜を除去する工
程と、（ｅ）レジストパターンをマスクとして、前記第
１の金属膜および前記第２の金属膜を加工して、前記第
１の金属膜で構成されるｐチャネル型ＭＩＳＦＥＴのゲ
ート電極を形成し、前記第２の金属膜で構成されるｎチ
ャネル型ＭＩＳＦＥＴのゲート電極を形成する工程とを
有しており、 前記第１の金属膜は、スパッタリング法で約３００℃以
上の高い温度で成膜されるか、またはＣＶＤ法で約６０
０℃以上の高い温度で成膜され、前記第２の金属膜は、
スパッタリング法で約３００℃未満の低い温度で成膜さ
れるか、またはＣＶＤ法で約６００℃未満の低い温度で
成膜されることを特徴とする半導体装置の製造方法。 - 【請求項５】 ＣＭＯＳデバイスを形成する半導体装置
の製造方法であって、（ａ）基板の表面にゲート絶縁膜
を形成した後、前記基板上に多結晶シリコン膜および第
１の金属膜を順次堆積する工程と、（ｂ）ｎチャネル型
ＭＩＳＦＥＴの形成領域の前記第１の金属膜を除去する
工程と、（ｃ）前記基板上に第２の金属膜を堆積する工
程と、（ｄ）ｐチャネル型ＭＩＳＦＥＴの形成領域の前
記第２の金属膜を除去する工程と、（ｅ）レジストパタ
ーンをマスクとして、前記第１の金属膜と前記多結晶シ
リコン膜とからなる積層膜および前記第２の金属膜と前
記多結晶シリコン膜とからなる積層膜を加工して、前記
第１の金属膜と前記多結晶シリコン膜とからなる積層膜
で構成されるｐチャネル型ＭＩＳＦＥＴのゲート電極を
形成し、前記第２の金属膜と前記多結晶シリコン膜とか
らなる積層膜で構成されるｎチャネル型ＭＩＳＦＥＴの
ゲート電極を形成する工程とを有しており、 前記第１の金属膜は、スパッタリング法で約３００℃以
上の高い温度で成膜されるか、またはＣＶＤ法で約６０
０℃以上の高い温度で成膜され、前記第２の金属膜は、
スパッタリング法で約３００℃未満の低い温度で成膜さ
れるか、またはＣＶＤ法で約６００℃未満の低い温度で
成膜されることを特徴とする半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000274533A JP2002093921A (ja) | 2000-09-11 | 2000-09-11 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
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