WO2006137371A1 - 半導体装置 - Google Patents

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WO2006137371A1
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silicide
gate electrode
insulating film
metal
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Tooru Tatsumi
Masayuki Terai
Takashi Hase
Kensuke Takahashi
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Nec Corporation
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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Definitions

  • the present invention relates to a semiconductor device having a high dielectric constant insulating film and a metal gate electrode, and more particularly, to a technique relating to high performance and high reliability of a MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • CMOS complementary MOS
  • MOS complementary MOS
  • the degradation of drive current due to depletion of polysilicon (poly—Si) electrodes and the gate leakage current due to the thin film of the gate insulating film The increase is a problem. Therefore, a composite technology that reduces the gate leakage current by using a metal gate electrode to avoid depletion of the electrode and at the same time increasing the physical film thickness using a high dielectric constant material for the gate insulating film has been studied.
  • the threshold voltage and value voltage (Vth) of the N-type MOSFET and P-type MOSFET are set appropriately. Must be configurable to a value.
  • Vth ⁇ 0.5 eV or less with a CMOS transistor
  • a material with a work function of Si gap (4.6 eV) or less, preferably 4.4 eV or less with an N-type MOSFET, and a P-type MOSFET with a work function of 4.4 eV or less It is necessary to use a material whose gate function is a Si gap (4.6 eV) or more, preferably 4.8 eV or more.
  • CMOS device As a means to realize the above-mentioned CMOS device, as shown in Fig. 2a, different metals with different work functions are used, and alloys are divided into N-type MOSFET and P-type MOSFET electrodes, respectively. Thus, a method for controlling the Vth of the transistor (dual metal gate technology) has been proposed. For example, in Reference 2 (International electron devices meeting technical digest 2002, p. 359), the work functions of Ta and Ru formed on SiO are
  • 1 is a silicon substrate
  • 2 is an element isolation region
  • 106 is an extension diffusion region
  • 108 is a source Z drain diffusion region
  • 110 is a source Z drain silicide layer
  • 111 is an insulating film
  • 125 is Ta metal
  • 127 represents W metal
  • 128 represents a SiO insulating film
  • 129 represents a gate sidewall.
  • a technique is disclosed in which the work function of the electrode is modulated at a maximum of 0.5 eV by using a Ni silicide electrode (P-doped NiSi, B-doped NiSi) in which the y-Si electrode is completely silicided with Ni.
  • Ni silicide electrode P-doped NiSi, B-doped NiSi
  • the y-Si electrode is completely silicided with Ni.
  • 2b 1 is a silicon substrate, 2 is an element isolation region, 106 is an extension diffusion region, 107 is a gate side wall, 108 is a source / drain diffusion region, 110 is a source / drain silicide layer, and 111 is an isolation layer.
  • An edge film, 117 is a SiO gate insulating film, and 123 and 124 are Ni silicide gate electrodes.
  • Hf Ox (N) was used as the gate insulating film.
  • the effective work function of Ni silicide and Pt silicide hardly changes even when impurities such as Sb and B are implanted.
  • FIG. A method of forming a CMOS using HfOx (N) as the film, N + polysilicon for the gate of the N-type MOSFET, and PtSi for the gate of the P-type MOSFET is disclosed.
  • PMOS Vth 0.39V
  • NMOS Vth 0. 08V is shown.
  • 2c 1 is a silicon substrate, 2 is an element isolation region, 106 is an extension diffusion region, 107 is a gate sidewall, 108 is a source Z drain diffusion region, 110 is a source Z drain silicide layer, and 117 is a SiO gate insulating film.
  • 118 is an HfON gate insulating film, 121 is an N + polysilicon gate electrode,
  • 1 is a silicon substrate
  • 2 is an element isolation region
  • 106 is an extension diffusion region
  • 107 is a gate sidewall
  • 108 is a source Z drain diffusion region
  • 110 is a source Z drain silicide layer
  • 117 is an SiO gate insulation.
  • Film, 118 is HfON gate insulation film
  • 123 and 124 are N i shows a silicide gate electrode.
  • Patent Publication 1 Japanese Patent Laid-Open No. 2005-85949
  • a trench is formed by a gate side wall and a silicon layer, and the N-type MOSFET region has a work function higher than that of intrinsic silicon.
  • the metal and P-type MOSFET regions have a work function larger than that of intrinsic silicon.
  • a silicide electrode having a work function suitable for N-type and P-type MOSFETs is formed. is doing. This technology states that by thinning the silicon layer, full silicidation of the gate electrode and silicide in the source / drain diffusion regions can be formed simultaneously.
  • FIG. 1 Japanese Patent Laid-Open No. 2005-85949
  • 2e 1 is a silicon substrate, 2 is an element isolation region, 3 is a gate insulating film, 9 is an extension diffusion region, 10 is a gate sidewall, 13 and 14 are silicide electrodes, 19 is a source Z drain diffusion region, Reference numerals 20 and 21 denote source Z drain silicide layers, and 111 denotes an insulating film.
  • the dual metal gate technology that creates different metals or alloys with different work functions is a process that etches away the layer deposited on the gate of either P-type MOSFET or N-type MOSFET.
  • the quality of the gate insulating film is deteriorated during the etching, the characteristics and reliability of the device are impaired.
  • N + polysilicon gates are used for N-type MOSFETs
  • PtSi gates are used for P-type MOSFETs.
  • P-type MOSFETs use silicide electrodes, so polysilicon gate depletion can be suppressed.
  • Strength that can improve the characteristics N-type MOSFETs use conventional polysilicon electrodes, so gate depletion cannot be suppressed and the characteristics of N-type MOSFETs cannot be improved.
  • the technique for modulating the work function is an effective technique that can control the effective work function on the high dielectric constant gate oxide film, but is insufficient in terms of device characteristics and reliability.
  • the present invention has been made in view of the above-mentioned problems of the prior art, and has as its object to provide a semiconductor device with improved device characteristics and reliability.
  • a first semiconductor device includes a first field effect transistor region having a gate insulating film and a gate electrode formed on a P channel formation region, and a gate sidewall portion on a semiconductor substrate. And a second field effect transistor region having a gate insulating film and a gate electrode formed on the N channel formation region and a gate side wall portion, wherein the first and second electric field devices
  • the gate electrode is mainly composed of a metal M silicide represented by M (x) Si (l -x) (0 ⁇ ⁇ 1), and the height of the gate electrode is defined as tl.
  • the height of the gate side wall is t2 and the gate length is L, tl -t2 ⁇ L / 2 is satisfied, and the height of the gate electrode on the P channel formation region is the same as that of the gate electrode on the N channel formation region. Higher than height ,.
  • tl ⁇ 2 is satisfied when the height of the gate electrode is tl and the height of the gate side wall portion is t2.
  • the height of the gate electrode on the N channel formation region is lower than 1Z2 of the gate height on the P channel formation region.
  • the gate insulating film includes a metal oxide containing an A element having Hf or Zr force and a B element having Si or A1 force, or these metal oxides. It is preferable to contain a metal oxynitride into which nitrogen is introduced into the metal oxide or metal oxynitride in which the molar ratio of element A to element B (AZ (A + B)) is 0.3 or more. It is more preferable that it is 7 or less! In the semiconductor device according to the present invention, it is preferable that the gate insulating film has a stacked structure of a silicon oxide film or a silicon oxynitride film and a layer containing Hf or Zr.
  • the gate electrode is a metal M represented by M (x) Si (l—X) (0 ⁇ ⁇ 1) at least in a portion in contact with the gate insulating film.
  • the region containing 0.6 ⁇ x ⁇ 0.8 is included in the gate electrode on the N channel formation region.
  • Silicide preferably has a region where 0.3 ⁇ x ⁇ 0.55.
  • the metal M is a metal capable of forming a silicide by a salicide process.
  • the metal M is more preferably Ni or Pt.
  • the metal M is Ni or Pt
  • the gate electrode is M (x) Si (l -x at least in a portion in contact with the gate insulating film.
  • the main component is a metal M silicide represented by (0 ⁇ X ⁇ 1), and 0.7 ⁇ x ⁇ 0.8 for the silicide contained in the gate electrode on the P channel formation region.
  • the silicide included in the gate electrode on the region and the N channel formation region preferably has a region where 0.45 ⁇ x ⁇ 0.55.
  • the gate electrode on the P channel formation region is at least in a portion in contact with the gate insulating film.
  • High dielectric constant (High-k) is generally distinguished from an insulating film that has been conventionally used as a gate insulating film and also has a diacid-silicon (SiO 2) force. Used for
  • the dielectric constant is generally higher than the dielectric constant of silicon dioxide, and the specific numerical values are not particularly limited.
  • the present invention by using silicide for the gate electrode, it is possible to reduce the reliability of the insulating film due to the strain exerted by the silicide electrode as well as avoiding depletion of the gate electrode. This suppresses the decrease in mobility of the NMOSFET due to the strain of the channel Si exerted by the silicide electrode, and improves the mobility of the PMOSFET.
  • FIG. 1 is a cross-sectional view according to an embodiment of a semiconductor device of the present invention.
  • FIG. 2a is a cross-sectional view of a conventional semiconductor device.
  • FIG. 2b is a cross-sectional view of a conventional semiconductor device.
  • FIG. 2c is a cross-sectional view of a conventional semiconductor device.
  • FIG. 2d is a cross-sectional view of a conventional semiconductor device.
  • FIG. 2e is a cross-sectional view of a conventional semiconductor device.
  • FIG. 3 is a schematic diagram for explaining the formation mechanism of silicide.
  • FIG. 4 is a schematic diagram for explaining the mechanism of strain formation.
  • FIG. 5 is a graph showing the relationship between electron and hole mobility and silicide height.
  • FIG. 6 is a graph showing the relationship between electron and hole mobility and silicide height.
  • FIG. 7 is a process cross-sectional view for explaining the manufacturing method according to the first embodiment of the present invention.
  • FIG. 8 is a process cross-sectional view for explaining the manufacturing method according to the second embodiment of the present invention.
  • FIG. 9 is a process cross-sectional view for explaining the manufacturing method according to the third embodiment of the present invention.
  • FIG. 10 is a graph showing the relationship between gate insulating film defects and silicide height.
  • FIG. 11 is a schematic diagram showing the mechanism of strain formation.
  • FIG. 12 is a graph for explaining the mechanism of strain formation.
  • FIG. 13 is a graph for explaining the mechanism of strain formation.
  • FIG. 14 is a schematic diagram for explaining the mechanism of strain formation.
  • FIG. 15 is a graph showing the gate voltage dependence of the drain current of an FET fabricated according to an embodiment of the present invention.
  • FIG. 16 is a graph showing the electron and hole mobility of a FET fabricated according to an embodiment of the present invention.
  • FIG. 17 is a graph showing a reliability evaluation result of an FET manufactured according to the embodiment of the present invention.
  • the above phenomenon is derived from the volume expansion of polysilicon that occurs when silicide is formed by reacting polysilicon with Ni.
  • metal Ni is deposited in the polysilicon upper opening surrounded by the gate insulating film and the gate sidewall, and the entire region is silicided to the gate insulating film interface by heating.
  • the polysilicon expands and the volume increases when Ni enters. Since the gate electrode portion is surrounded by the gate insulating film and the gate sidewall, the volume of the polysilicon is increased above the opening, and stress is induced in the gate sidewall and the gate insulating film. .
  • the silicidation by Ni proceeds by diffusion of Ni into the polysilicon at the interface between the polysilicon and the Ni silicide, and the formed Ni silicide is pushed upward. As shown in FIG.
  • the first strain is a strain caused by the presence of unreacted metal Ni in the silicide formation process.
  • Ni silicide formed has a volume smaller than the sum of the volume of the metal Ni consumed for the silicide and the original volume of the reacted polysilicon. Therefore, the metal Ni is poly When supplied from the top surface of silicon, Ni silicide rises in the form of replacing the volume of consumed Ni metal.
  • the Ni silicide side surface force is also supplied by the metal Ni, so that the metal consumed on the upper surface.
  • the amount of Ni silicide rises. Since there is unreacted Ni metal on the Ni silicide, if the amount of Ni silicide rises larger than the volume of metal Ni consumed on the top surface, as shown above, the expansion of Ni silicide is at the top. As a result, a very large stress acts on the gate side wall and the gate insulating film.
  • the inventors have determined that the gate insulating film is reliable due to a large stress when tl-t2> LZ2 when the height of the gate electrode is tl, the height of the gate sidewall is t2, and the gate length is L. It has been found that the properties are extremely deteriorated.
  • the channel portion is strained as the second strain due to the volume expansion of the polysilicon accompanying silicidation.
  • This strain acts to decrease the mobility of electrons and increase the mobility of holes.
  • the strain generated in the channel portion depends on the silicide height, and the higher the silicide height, the larger the strain is generated in the channel portion.
  • the height of the silicide gate electrode on the N channel is lowered, and the height of the silicide gate electrode on the P channel is It is important to increase the height within a range that does not exceed the limit in relation to the gate side wall described above.
  • the generation principle of the second distortion that occurs when tl t2 ⁇ LZ2 is satisfied is considered as follows. available.
  • the strain can be released by releasing the volume change due to the silicide as a change in film thickness.
  • the volume change pressure exceeds the force to suppress the change in film thickness, the film thickness changes.
  • the force that suppresses the change in film thickness is due to the adhesion force ⁇ between the silicide already formed at that time and the sidewall insulating film ⁇ , and is therefore proportional to the silicide film thickness al and expressed as ⁇ * al be able to.
  • the volume ratio of the PMOSFET silicide is k times that of the NMOSFET silicide when the silicide composition of the PMOSFET includes the same amount of Si as the metal composition is larger than the silicide composition used in the NMOSFET. Since the volume expansion pressure is k times on the PMOSFET side, in order not to release the strain on the PMOSFET side, it is desirable that al p> k * ac as shown in FIG. Therefore, in such a case, it can be said that a relationship of alp> k * aln is desirable. Ni Si is used for PMOSFET and NiSi is used for NMOSFET
  • tlp> 2 * tln that is, the height of the silicide electrode for NMOSFET is less than 1Z2 of the height of the silicide electrode for PM OSFET.
  • a metal that can completely silicide polysilicon (poly-Si) at a low temperature is preferable to use a metal that can completely silicide polysilicon (poly-Si) at a low temperature as the metal for forming the gate electrode.
  • a metal that can be silicided in the range of 350 to 500 ° C which does not increase the resistance value of the metal silicide formed in the contact region of the source / drain diffusion region.
  • a crystal phase with a high Si concentration and a crystal with a high metal concentration in these temperature ranges is desirable to use a metal that can form both phases.
  • Ni or Pt is suitable as the metal M of the silicide.
  • poly-Si can be completely silicified at an annealing temperature of 450 ° C or less, and the crystal phase can be controlled in stages simply by changing the supply amount of metal M. It is.
  • the composition of the metal M silicide constituting the gate electrode is represented by M (x) Si (l-x) (0 ⁇ x ⁇ 1), it is preferably high in at least a portion in contact with the gate insulating film.
  • M silicide it is desirable that 0.3 ⁇ x ⁇ 0.55. This is because the crystalline phase of metal silicide is mainly classified into MSi, MSi, M Si, M Si, and M Si.
  • Silicide used for the gate electrode of P-type MOSFET preferably contains M Si phase as the main component and used for the gate electrode of N-type MOSFET
  • Silicide preferably contains MSi phase or MSi phase as a main component.
  • Silicides with the above metal ratio are likely to be etched in the selective etching process that selectively removes only unreacted metal parts after silicidation.
  • silicides with a metal composition where X is less than 0.3 are not metallic and tend to cause gate depletion. More optimal values are 0.7 ⁇ x ⁇ 0.8 for the silicide used for the gate electrode of the P-type MOSFET and 0.45 ⁇ x ⁇ 0.55 for the silicide used for the gate electrode of the N-type MOSFET. It is desirable. In other words, the silicide used for the gate electrode of the P-type MOSFET is mainly composed of the M Si phase.
  • the silicide used for the gate electrode of the N-type MOSFET contains the MSi phase as the main component.
  • the high dielectric insulating film used for the gate insulating film includes a metal oxide containing an A element that also has Hf or Zr force and a B element that also has Si or A1 force.
  • metal oxynitrides in which nitrogen is introduced into these metal oxides are preferable. Nitrogen suppresses the crystallization of the high dielectric insulating film, and CMO This is because the reliability of the SFET is greatly improved.
  • the molar ratio of element A to element B (AZ (A + B)) of the metal oxide or metal oxynitride is 0.3 or more and 0.7 or less.
  • Vth ⁇ 0.35V required for low-power CMOS can be obtained. More preferably, the molar ratio of element A to element B (AZ (A + B)) of the metal oxide or metal oxynitride is 0.4 or more and 0.6 or less. In this range, Vth: ⁇ 0.3V required for higher speed CMOS can be obtained.
  • the gate insulating film in the present invention preferably has a laminated structure of a silicon oxide film or a silicon oxynitride film and the above-described high dielectric insulating film, and it is possible to obtain more excellent device characteristics. it can.
  • FIG. 1 shows a structural diagram of an embodiment of the CMOS transistor described above.
  • 1 is a silicon substrate
  • 2 is an element isolation region
  • 3 is a gate insulating film
  • 4 is a gate electrode
  • 9 is an diffusion diffusion region
  • 10 is a gate sidewall
  • 11 is an etching stop layer
  • 12 is an interlayer insulating film
  • 19 Indicates the source Z drain diffusion region.
  • the reliability of the insulating film due to the strain caused by the silicide electrode that can suppress the decrease in the drain current of the transistor due to the depletion of the conventionally used poly-Si gate electrode can be suppressed.
  • the decrease in NMOSFET mobility due to channel Si strain exerted by the silicide electrode can be suppressed, and the PMOSFET mobility can be improved.
  • the Vth of the MOSFET is the combination of the gate insulating film and the gate electrode in contact with the gate insulating film. Therefore, if the constituent element, composition, and crystal phase of the portion where the gate electrode and the gate insulating film are in contact with the conditions of the present invention, the constituent element of the gate electrode that is not in contact with the gate insulating film Even if the crystal phase is different, or the gate electrode is deep Even when the composition changes along the vertical direction, the effects of the present invention can be obtained.
  • an element isolation region 2 is formed on the surface region of the silicon substrate 1 by using an STI (Shallow Trench Isolation) technique.
  • a gate insulating film 3 is formed.
  • a metal oxide, a metal silicate, a metal oxide or a high dielectric constant insulating film in which nitrogen is introduced into a metal silicate, a silicon oxide film, or a silicon oxynitride film can be used.
  • a high dielectric constant film, a silicon oxide film, or a silicon oxynitride film made of a metal oxide film or metal oxynitride film containing Hf or Zr is preferable. These are because it is easy to obtain a film having a small fixed charge in the film while being stable to high-temperature heat treatment.
  • high dielectric constant insulation is used to reduce the interface state at the interface between the silicon substrate and the gate insulating film and to reduce the influence of fixed charges in the high dielectric constant insulating film.
  • a silicon oxide film or a silicon oxynitride film may be introduced between the film and the silicon substrate.
  • an HfSiON film is more preferable.
  • a first silicon layer 4 and a first sacrificial insulating film layer 5 are formed on the gate insulating film 3.
  • Polysilicon can be deposited as the first silicon layer 4 by a CVD (Chemical Vapor Deposition) method.
  • Amorphous silicon may be deposited instead of polysilicon, or may be deposited by sputtering.
  • the first sacrificial insulating film 5 in the P-type MOSFET region is removed by a lithography technique and an etching technique.
  • the first P-type MOSFET region is formed by Si selective growth. Silicon is selectively grown on the silicon layer 4. Thereafter, a second sacrificial insulating film 7 is deposited on the entire surface of the substrate. Second sacrifice As the edge film material, a material having a selection ratio with respect to the gate side wall 10 and the sacrificial interlayer insulating film 12 in a later removal process can be used, and the same material as that of the first sacrificial insulating film 5 may be used.
  • a P-type MOSFET region composed of a gate insulating film 3, a silicon layer 8 composed of a first silicon layer 4 and a Si selective growth silicon layer 6, and a second sacrificial insulating film layer 7, and It consists of a gate insulating film 3, a first silicon layer 4, a first sacrificial insulating film layer 5, and a second sacrificial insulating film 7.
  • the N-type MOSFET region is processed into a gate electrode shape using lithography technology and RIE (Reactive Ion Etching) technology.
  • ion implantation is performed using the pattern covered with the gate electrode shape as a mask to form the extension diffusion region 9 in a self-aligning manner.
  • one or more insulating films are deposited and then etched back to form the gate side wall 10 (FIG. 7D).
  • ion implantation is performed again using the gate electrode shape pattern and the gate sidewall 10 as a mask, and the source / drain diffusion region 19 is formed through the active channel.
  • an etching stop layer 11 here a silicon nitride film, is deposited on the entire surface of the substrate.
  • a sacrificial interlayer insulating film 12 here a silicon oxide film by an atmospheric pressure CVD method, is formed and flattened by a CMP (Chemical Mechanical Polishing) technique. Subsequently, etching back is performed to expose the upper portion of the etching stop layer 11, and the exposed etching stop layer is selectively etched to expose the second sacrificial insulating film layer 7 above the gate electrode shape pattern. ( Figure 7 (f)).
  • the first sacrificial insulating film layer 5 and the second sacrificial insulating film layer 7 are formed using etching conditions that are selective to the sacrificial interlayer insulating film 12. Remove. As a result, it is possible to obtain a silicon layer having a height different between the N-type MOSFET region and the P-type MOSFET region, and lower than the upper end portion of the gate side wall 10 even in the V and shift regions.
  • the total thickness of the second sacrificial insulating film layer 7 in the P-type MOSFET region and the thickness of the first sacrificial insulating film layer 5 and the second sacrificial insulating film layer 7 in the N-type MOSFET region are: After these layers are removed, the depth of the groove formed on the gate sidewall is directly used. Therefore, the depth of the groove is the amount of change in height due to silicidation of the silicon layer (increase) (longest gate length Z2)
  • the film thicknesses of the first sacrificial insulating film layer 5 and the second sacrificial insulating film layer 7 are set so as to be deeper. For example, to form a Ni Si full silicide electrode with a height of lOOnm in the P-type region
  • the silicon layer is 2.15 times larger than Ni Si, the thickness of the silicon layer is reduced.
  • the total thickness of the first sacrificial insulating film layer 5 and the second sacrificial insulating film layer is set to at least 53.5 nm.
  • the silicon layer 8 and the silicon layer 4 were completely silicided to form a first silicide electrode 13 and a second silicide electrode 14.
  • the metal used for silicidation of the silicon layers 8 and 4 can be selected from Ni, Pt, Hf, V, Ti, Ta, W, Co, Cr, Zr, Mo, Nb and their alloys.
  • the silicide electrode 13 and the silicide electrode 14 are introduced with different metal compositions or different impurity ions, and are subjected to work function control.
  • the gate insulating film is an oxide film or an oxynitride film
  • P, As, and Sb are implanted into the silicon layer
  • B, Al, and Ga are implanted into the silicon layer, and then the silicidation reaction
  • the metal composition of the silicide electrode of the P-type MOSFET is made larger than the silicide electrode of the N-type MOSFET.
  • a work function suitable for the above can be obtained.
  • the gate of the N-type MOSFET is NiSi or NiSi, P-type MOSFET
  • the formation can be controlled by controlling the amount of deposited metal and the thickness of the silicon layer.
  • the metal supply amount becomes excessive especially at a short gate length due to metal wraparound from the side surface of the protruding gate electrode.
  • a silicide electrode having a desired composition cannot be obtained particularly at a single gate length.
  • different metal composition silicides can be formed by a single metal deposition and heat treatment by controlling the silicon film thickness in the N-type MOSFET region and the P-type MOSFET region. It is also possible to form. For example, N-type MOSFET with NiS i, 30 ⁇ when trying to form Ni Si on P-type MOSFET by one Ni sputtering and heat treatment
  • the height of the silicon layer in the N-type MOSFET region is 30 nm and the height of the silicon layer in the P-type MOSFET region is 20 nm with respect to the amount of Ni sputtering of m, 300 ° C to 500 ° C Both can be formed at once by heat treatment in a nitrogen atmosphere. At this time, the height of the finished NiSi is 33 nm, and the height of Ni Si is 43 nm.
  • FIGS. 1-10 Another method for manufacturing a semiconductor device according to the present invention will be described with reference to FIGS.
  • the element isolation region 2 is formed in the surface region of the silicon substrate 1.
  • the gate insulating film 3 is formed. Subsequently, after performing ion implantation and activation for forming a channel formation region in the silicon substrate, the gate insulating film 3 is formed. Subsequently, a first silicon layer 4 and a first sacrificial insulating film 5 are formed on the gate insulating film 3.
  • the first sacrificial insulating film layer 5 in the P-type MOSFET region is removed by a lithography technique and an etching technique.
  • the N-type MOSFET region and the P-type MOSFET region are subjected to the CVD method or A second silicon layer 22 is deposited by sputtering. Subsequently, a second sacrificial insulating film layer 7 is deposited.
  • the N-type MOSFET region comprising the insulating film 3, the first silicon layer 4, the first sacrificial insulating film layer 5, the second silicon layer 22, and the second sacrificial insulating film layer 7 is formed by lithography technology. And it is processed into gate electrode shape using RIE technology.
  • ion implantation is performed using the pattern covered with the gate electrode shape as a mask to form the extension diffusion region 9 in a self-aligning manner.
  • one or more insulating films are deposited and then etched back to form the gate side wall 10 (FIG. 8D).
  • ion implantation is performed again using the gate electrode shape pattern and the gate sidewall 10 as a mask, and the source Z drain diffusion layer 19 is formed through the active channel.
  • an etching stop layer 11 here a silicon nitride film
  • a sacrificial interlayer insulating film 12 here a silicon oxide film by atmospheric pressure CVD
  • CMP technology is formed and flattened by CMP technology.
  • the upper part of the etching stop layer 11 is exposed by performing etch back, and the exposed etching stop layer is selectively etched to expose the second sacrificial insulating film layer 7 above the gate electrode shape pattern ( Figure 8 (e)).
  • the N-type MOSFET region is masked with a resist to remove the second sacrificial oxide film 7, and the P-type MOSFET region is masked with a resist.
  • the silicon layer 8 and the silicon layer 4 are completely silicided, and the MOSFET structure of the present invention can be obtained.
  • an element isolation region 2 is formed in the surface region of the silicon substrate 1. Subsequently, after performing ion implantation and activation for forming a channel formation region in the silicon substrate, the gate insulating film 3 is formed. Subsequently, a first silicon layer 4 and a first sacrificial insulating film 5 are formed on the gate insulating film 3.
  • the gate insulating film 3, the first silicon layer 4 and the first sacrificial insulating film layer 5 are processed into a gate electrode shape by using a lithography technique and an RIE technique.
  • ion implantation is performed using the pattern covered in the shape of the gate electrode as a mask, and the extension diffusion region 9 is formed in a self-aligning manner.
  • gate side wall 10 (FIG. 9B).
  • ion implantation is performed again using the gate electrode shape pattern and the gate sidewall 10 as a mask, and the source Z drain diffusion layer 19 is formed through the active channel.
  • the first sacrificial insulating film layer 5 is removed.
  • the N-type MOSFET region is masked with a resist
  • the silicon layer 4 is etched back by a predetermined thickness
  • the P-type MOSFET region is masked with a resist.
  • the silicon layer 4 is completely silicided according to the method described in the first embodiment, and the MOSFET structure of the present invention can be obtained.
  • Figure 10 shows the gate sidewall height Tsw and the height of the silicide electrode for the Ni Si electrode in which the gate insulating film defect occurred in the actual full-silicide process of the transistor.
  • Ni Si electrode formed by full silicide can be used as long as the initial polysilicon height is the same as the gate sidewall.
  • the gate sidewall force protrudes.
  • Ni is supplied into the polysilicon also from the gate side surface portion where the gate side wall force protrudes only at the uppermost surface of the gate electrode.
  • Figure 12 is a plot of the ratio of the Ni amount (Ni-t) to which the top force of the gate electrode is also supplied and the Ni amount (Ni-s) to which the side force is also supplied to (Tsili-Tsw) ZLg.
  • Tsili is the height of the silicide electrode
  • Tsw is the height of the gate sidewall
  • Lg is the gate length. From this, it can be seen that the Ni supply from the side of the gate becomes dominant when the value Lg of T sili-Tsw becomes larger. In such a case, the Ni directly above the gate electrode deposited to form Ni Si is
  • Figure 13 shows the ratio of the amount supplied (diffusion rate ratio: side (Ni-s) Z upper surface (Ni-t)) when Ni is supplied to both the upper and side forces of the gate electrode to polysilicon. It shows the change in height directly above the electrode including surplus Ni before and after silicidation. Where Ttotal is the height directly above the electrode including surplus Ni, and Tni is the gate electrode necessary for Ni Si formation.
  • Ni thickness of the part, Tsi is the thickness of polysilicon. From Fig. 13, when the Ni diffusion ratio (Ni-sZNi-t) in the polysilicon exceeds 0.5, the height directly above the electrode after silicidation is greater than the combined thickness of the polysilicon and silicidation before silicidation. Also gets higher. This is because, as shown in Fig. 11 (c), the amount of Ni supplied to both the gate sidewall force and the protruding gate side force increases, and Ni deposited on the gate is not consumed.
  • FIGS. 14 (al), (a2), and (a3) are for the case of Tsili-Tsw> LgZ 2 and show the state in which the silicidation proceeds in this order.
  • Figures 14 (bl), (b2), and (b3) are for the case of Tsili—Tsw and LgZ2, and show the state in which the silicide process proceeds in this order.
  • Figure 15 shows the use of HfSiON for the gate insulating film and NiSi for the gate electrode of the N-type MOSFET.
  • the gate sidewall height was 100 nm
  • the PMOSFET silicide electrode height was 80 nm
  • the NMOSFET silicide electrode height was 40 nm. This shows that the Vth of N-type and P-type MOS transistors is suitable for low-power CMOS.
  • the dotted curve in the figure shows the results when polysilicon (poly-Si) is used for the gate electrode.
  • Figure 16 shows the same MOSFET mobility as above with NMOSFET ( Figure 16 (a)) and PMOSFET.
  • Figure 17 shows (a) gate leakage current and (b) VT and ION degradation from the evaluation results of PBTI (Positive Bias Temperature Instability) and NBTI (Negative Bias Temperature Instability) of the same MOSFET as above. Is predicted. A positive Z-negative stress bias was applied to each of NF ET and PFET at 85 ° C. As a result of the measurement, the predicted increase in leakage current after 10 years was as low as 0.1 and 0.2 digits for NFET and PFET, respectively. In addition, the fluctuation amount of [VT, ION] was [0.3 mV, 0.3%], [3.2 mV, 1.5%] for NFET and PFET, respectively, which was a level that could sufficiently guarantee the product.
  • PBTI Positive Bias Temperature Instability
  • NBTI Negative Bias Temperature Instability
  • the present invention is not limited to the above-described embodiments, and may be implemented by appropriately selecting materials and structures without departing from the spirit of the present invention.
  • silicidation at the temperature is required so that the silicide of the source Z drain does not occur. Therefore, when a metal that is difficult to silicide at a relatively low temperature is used, the predetermined silicide can be obtained by performing the heat treatment for a relatively long time.
  • silicidation can be performed at a relatively low temperature, for example, by replacing the gate material poly-Si with amorphous Si or adjusting the film formation temperature of the metal for silicidation.
  • a desired combination can be realized by using these technologies together as necessary.

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Abstract

　半導体基板上に、Ｐチャネル形成領域上に形成されたゲート絶縁膜及びゲート電極、並びにゲート側壁部を持つ第１の電界効果型トランジスタ領域と、Ｎチャネル形成領域上に形成されたゲート絶縁膜及びゲート電極、並びにゲート側壁部を持つ第２の電界効果型トランジスタ領域とを有する半導体装置において、第１及び第２の電界効果トランジスタ領域は、前記ゲート電極が、Ｍ（ｘ）Ｓｉ（１－ｘ）（０＜ｘ＜１）で表される金属Ｍのシリサイドを主成分とし、かつ前記ゲート電極の高さをｔ１、ゲート側壁部の高さをｔ２、ゲート長をＬとしたとき、ｔ１－ｔ２＜Ｌ／２を満たし、さらにＰチャネル形成領域上のゲート電極の高さがＮチャネル形成領域上のゲート電極の高さよりも高いことを特徴とする半導体装置。

Description

半導体装置
技術分野
[0001] 本発明は高誘電率絶縁膜とメタルゲート電極を有する半導体装置に関するもので あり、特に MOSFET (Metal Oxide Semiconductor Field Effect Transist or)の高性能化と高信頼性ィ匕に関する技術である。
背景技術
[0002] トランジスタの微細化が進む先端 CMOS (相補型 MOS)デバイスの開発では、ポリ シリコン (poly— Si)電極の空乏化による駆動電流の劣化とゲート絶縁膜の薄膜ィ匕に よるゲートリーク電流の増加が問題となっている。そこで、メタルゲート電極の適用に より電極の空乏化を回避すると同時に、ゲート絶縁膜に高誘電率材料を用いて物理 膜厚を厚くすることでゲートリーク電流を低減する複合技術が検討されて ヽる。メタル ゲート電極に用いる材料として、純金属や金属窒化物あるいはシリサイド材料等が検 討されている力 いずれの場合においても、 N型 MOSFET、 P型 MOSFETのしき V、値電圧 (Vth)を適切な値に設定可能でなければならな 、。 CMOSトランジスタで ±0. 5eV以下の Vthを実現するためには、 N型 MOSFETでは仕事関数が Siのミツ ドギャップ (4. 6eV)以下、望ましくは 4. 4eV以下の材料を、 P型 MOSFETでは仕 事関数が Siのミツドギャップ (4. 6eV)以上、望ましくは 4. 8eV以上の材料をゲート電 極に用いる必要がある。
[0003] 一方、 90nmノード以降の CMOSFETでは、チャネル領域にかかる応力を制御し て移動度の向上がなされており、メタルゲート同様重要な技術である。代表的な例と しては文献 1 (インターナショナル 'エレクトロン'デバイス ·ミーティング ·テク-カルダ インェスト (International electron devices meeting tecnnical digest) 200 3, p. 73)には、電極シリサイド、素子分離、及びゲート電極とその側壁部を覆う堆積 膜の応力制御を行なうことで、トランジスタの動作速度を 5〜10%向上させる技術が 開示されて 、る。 (001)面上でチャネル方向が [110]であるトランジスタにつ!/、て一 軸性の引っ張り応力をゲート長方向にかけた場合、 N型チャネルの移動度は上がり、 P型チャネルの移動度は下がると報告されている。従って、 CMOSFETへのメタルゲ ート電極導入に際しても応力による移動度劣化を誘起させな 、ようにすることが重要 である。
[0004] 上記の CMOSデバイスを実現する手段として、図 2aに示すような、異なる仕事関数 を持った異種の金属ある 、は合金を N型 MOSFET、 P型 MOSFETの電極にそれ ぞれ使 、分けることでトランジスタの Vthを制御する方法 (デュアルメタルゲート技術） が提案されている。例えば、文献 2 (インターナショナル'エレクトロン 'デバイス 'ミーテ イング 'ァクニ力ノレタイシェスト (International electron devices meeting tech nical digest) 2002, p. 359)には、 SiO上に形成した Taと Ruの仕事関数はそれ
2
ぞれ 4. 15eVと 4. 95eVであり、この二つの電極間で 0. 8eVの仕事関数の変調が 可能であると述べられている。なお、図 2a中の 1はシリコン基板、 2は素子分離領域、 106はエクステンション拡散領域、 108はソース Zドレイン拡散領域、 110はソース Z ドレインシリサイド層、 111は絶縁膜、 125は Ta金属、 126は Ru金属、 127は W金属 、 128は SiO絶縁膜、 129はゲート側壁を示す。
2
[0005] また、 poly— Si電極を Ni、 Hf、 Wなどで完全にシリサイド化したシリサイド電極に関 する技術が最近注目されている。例えば、文献 3 (インターナショナル'エレクトロン' ァノ イス'ミーティング 'テク二力ノレグイシェスト (International electron devices meeting technical digest) 2002, p. 247)および文献 4 (インターナショナル 'ェ レクトロン.デバイス ·ミーティング ·テク-カルダイジェスト（International electron devices meeting technical digest) 2003, p. 315)【こ ίま、図 2b【こ示すような 、ゲート絶縁膜に SiOを用い、ゲート電極として、 Pや Bなどの不純物を注入した pol
2
y— Si電極を Niで完全にシリサイド化した Niシリサイド電極（Pドープ NiSi, Bドープ N iSi)を用いることにより、電極の仕事関数を最大で 0. 5eV変調させる技術が開示さ れている。この技術の特徴として、 CMOSのソース'ドレイン拡散領域の不純物活性 化のための高温熱処理を行った後に poly— Si電極をシリサイドィ匕することが可能で あり、従来の CMOSプロセスと整合性が高いという利点がある。なお、図 2b中の 1は シリコン基板、 2は素子分離領域、 106はエクステンション拡散領域、 107はゲート側 壁、 108はソース/ドレイン拡散領域、 110はソース/ドレインシリサイド層、 111は絶 縁膜、 117は SiOゲート絶縁膜、 123及び 124は Niシリサイドゲート電極を示す。
2
[0006] また、文献 5 (インターナショナル'エレクトロン 'デバイス 'ミーティング 'テク-カルダ インェスト (International electron devices meeting technical digest) 200 4, p. 83)には、ゲート絶縁膜として Hf Ox (N)を用いた場合、 Sbや Bといった不純 物を注入しても Niシリサイド及び Ptシリサイドの実効仕事関数はほとんど変化しない ことが示されており、この課題を解決するために、図 2cに示すように、ゲート絶縁膜と して HfOx (N)を用い、 N型 MOSFETのゲートに N +ポリシリコン、 P型 MOSFET のゲートに PtSiを用いた CMOSの形成方法が開示され、 PMOSの Vth: 0. 39V、 NMOSの Vth: 0. 08Vであることが示されている。さらに、同文献にはゲート絶縁膜 として HfOx (N)を用いた場合、 Ptと Siの比率を Pt： Si= 1： 1力ら Pt： Si= 10： 1にす ると、実効仕事関数がミツドギャップである 4. 6eV力 PMOSに好適な 4. 86eVに変 化することが示されている。この理由として金属濃度が高いシリサイド電極を、高誘電 率絶縁膜としての HfON上に形成すると、シリサイド化前の poly— SiZHfON界面 で生じるフェルミレベルのピンユングの影響が解消され、そのために、ほぼシリサイド 本来の仕事関数の値がゲート電極に反映されると述べられている。なお、図 2c中の 1 はシリコン基板、 2は素子分離領域、 106はエクステンション拡散領域、 107はゲート 側壁、 108はソース Zドレイン拡散領域、 110はソース Zドレインシリサイド層、 117は SiOゲート絶縁膜、 118は HfONゲート絶縁膜、 121は N +ポリシリコンゲート電極、
2
122は Ptシリサイドゲート電極を示す。
[0007] また、文献 6 (インターナショナル'エレクトロン'デバイス'ミーティング 'テク-カルダ インェスト (International electron devices meeting technical digest) 200 4, p. 91)には HfSiON上の NiSiゲートの Niと Siの組成比を変えることにより実効仕 事関数を変化しうることが開示されている。同文献には、図 2dに示すように N型 MOS FETのゲートに NiSi、 P型 MOSFETのゲートに Ni Siを用いることによって電極の
2 3
実効仕事関数がそれぞれ 4. 4eV及び 4. 8eVに変化される技術が示されている。な お、図 2d中の 1はシリコン基板、 2は素子分離領域、 106はエクステンション拡散領域 、 107はゲート側壁、 108はソース Zドレイン拡散領域、 110はソース Zドレインシリ サイド層、 117は SiOゲート絶縁膜、 118は HfONゲート絶縁膜、 123及び 124は N iシリサイドゲート電極を示す。
[0008] また、特許公報 1 (特開 2005— 85949号公報）には、図 2eに示すようにゲート側壁 部とシリコン層で溝部を形成し、 N型 MOSFET領域には真性シリコンよりも仕事関数 の小さ 、金属、 P型 MOSFET領域には真性シリコンよりも仕事関数の大き 、金属を 堆積してシリコン層と反応させることで、 N型及び P型 MOSFETに適した仕事関数を 有するシリサイド電極を形成している。この技術では、シリコン層を薄くすることでゲー ト電極のフルシリサイド化とソース ·ドレイン拡散領域のシリサイドも同時に形成可能で あることが述べられている。なお、図 2e中の 1はシリコン基板、 2は素子分離領域、 3 はゲート絶縁膜、 9はエクステンション拡散領域、 10はゲート側壁、 13及び 14はシリ サイド電極、 19はソース Zドレイン拡散領域、 20及び 21はソース Zドレインシリサイド 層、 111は絶縁膜を示す。
[0009] し力しながら、上記の従来技術にはそれぞれ以下のような課題が存在する。
[0010] 第一に、異なる仕事関数を持った異種の金属あるいは合金を作り分けるデュアルメ タルゲート技術は、 P型 MOSFETと N型 MOSFETのどちらかのゲート上に堆積さ れた層をエッチング除去するプロセスが必要であり、そのエッチングの際にゲート絶 縁膜の品質を劣化させてしまうため、素子の特性や信頼性が損なわれるという課題が ある。
[0011] 第二に、不純物がドープされたシリサイド電極で Vthを変調する技術は、文献 5に 述べられているように、ゲート絶縁膜に高誘電率材料を用いた場合には、ゲート電極 の仕事関数を制御できな 、と 、う課題がある。
[0012] 第三に、 N型 MOSFETに N +ポリシリコンのゲート、 P型 MOSFETに PtSiのゲー トを作り分ける技術では、 P型 MOSFETではシリサイド電極を用いるためポリシリコン のゲート空乏化を抑えられ特性を向上できる力 N型 MOSFETでは従来のポリシリ コン電極を用いるためゲート空乏化を抑えられず N型 MOSFETの特性を向上でき ないという課題がある。
[0013] 第四に、 P型MOSFETにPtSi (Pt: Si= 10 : l)を用ぃる技術では、シリサイドの金 属組成が高いために、シリサイド化後、未反応の金属部分のみを選択的に除去する 選択エッチング工程にぉ ヽてシリサイド部分もエッチングされてしま 、、選択エツチン グができな!/、と!/、う課題がある。
[0014] 第五に、 P型 MOSFETに Ni Si、 N型 MOSFETに NiSiを作り分けることによって
3 2
仕事関数を変調させる技術は、高誘電率ゲート酸化膜上で実効仕事関数を制御で き効果的な技術ではあるが、素子特性や信頼性の点で不十分である。
[0015] 第六に、シリコン層を薄くすることでゲート電極のフルシリサイド化とソース'ドレイン 拡散領域のシリサイドを同時に形成する方法にぉ 、ても、素子特性や信頼性の点で 不十分である。
発明の開示
[0016] 本発明は、上記従来技術の課題を鑑み、素子特性や信頼性が向上した半導体装 置を提供することを目的として!、る。
[0017] 本発明に係る第一の半導体装置は、半導体基板上に、 Pチャネル形成領域上に形 成されたゲート絶縁膜及びゲート電極、並びにゲート側壁部を持つ第 1の電界効果 型トランジスタ領域と、 Nチャネル形成領域上に形成されたゲート絶縁膜及びゲート 電極、並びにゲート側壁部を持つ第 2の電界効果型トランジスタ領域とを有する半導 体装置であって、第 1及び第 2の電界効果トランジスタ領域は、前記ゲート電極が、 M (x) Si(l -x) (0<χ< 1)で表される金属 Mのシリサイドを主成分とし、かつ前記ゲー ト電極の高さを tl、ゲート側壁部の高さを t2、ゲート長を Lとしたとき、 tl -t2<L/2 を満たし、さらに Pチャネル形成領域上のゲート電極の高さが Nチャネル形成領域上 のゲート電極の高さよりも高 、。
[0018] 本発明に係る半導体装置において、前記ゲート電極の高さを tl、ゲート側壁部の 高さを t2としたとき、 tl— 2く 0を満たすことが好ましい。
[0019] また本発明に係る半導体装置にぉ 、て、前記 Nチャネル形成領域上のゲート電極 の高さが Pチャネル形成領域上のゲートの高さの 1Z2よりも低いことが好ましい。
[0020] また本発明に係る半導体装置において、前記ゲート絶縁膜が、 Hfもしくは Zr力 な る A元素と Siもしくは A1力もなる B元素を含む金属酸ィ匕物、または、これら金属酸ィ匕 物に窒素が導入された金属酸窒化物を含むことが好ましぐ前記金属酸化物もしくは 金属酸窒化物の A元素と B元素のモル比率 (AZ (A+B) )が 0. 3以上 0. 7以下であ ることがより好まし!/、。 [0021] また本発明に係る半導体装置において、前記ゲート絶縁膜が、シリコン酸ィ匕膜もし くはシリコン酸窒化膜と、 Hfもしくは Zrを含む層との積層構造を有することが好ましい
[0022] また本発明に係る半導体装置において、前記ゲート電極は、少なくとも前記ゲート 絶縁膜に接する部分において、 M (x) Si (l— X) (0< χ< 1)で表される金属 Mのシリ サイドを主成分とし、かつ、 Pチャネル形成領域上のゲート電極に含まれる前記シリサ イドでは 0. 6<x< 0. 8である領域、 Nチャネル形成領域上のゲート電極に含まれる 前記シリサイドでは 0. 3<x< 0. 55である領域を有することが好ましい。
[0023] また本発明に係る半導体装置において、前記金属 Mが、サリサイドプロセスにより シリサイドを形成し得る金属であることが好ましぐ前記金属 Mが、 Ni又は Ptであるこ とがより好ましい。
[0024] また本発明に係る半導体装置にぉ 、て、前記金属 Mが Ni又は Ptであり、前記ゲー ト電極は、少なくとも前記ゲート絶縁膜に接する部分において、 M (x) Si(l -x) (0< Xく 1)で表される金属 Mのシリサイドを主成分とし、かつ、 Pチャネル形成領域上のゲ ート電極に含まれる前記シリサイドでは 0. 7<x< 0. 8である領域、 Nチャネル形成 領域上のゲート電極に含まれる前記シリサイドでは 0. 45<x< 0. 55である領域を 有することが好ましい。
[0025] また本発明に係る半導体装置にぉ 、て、 Pチャネル形成領域上のゲート電極は、 少なくとも前記ゲート絶縁膜に接する部分にぉ 、て M S
3 湘を主成分として含むシリ サイド領域を有し、 Nチャネル形成領域上のゲート電極は、少なくとも前記ゲート絶縁 膜に接する部分にぉ 、て MS湘もしくは MSi相を主成分として含むシリサイド領域
2
を有することが好ましい。
[0026] なお、本明細書において、「高誘電率」 (High-k)とは、一般にゲート絶縁膜として 従来用いられて 、た二酸ィ匕ケィ素（SiO )力もなる絶縁膜と区別するために用いられ
2
るものであり、二酸化ケイ素の誘電率よりも概して誘電率が高いことを意味し、その具 体的数値等は特に限定されるものではな 、。
[0027] 本発明によれば、シリサイドをゲート電極に用いることによりゲート電極の空乏化を 回避するだけでなぐシリサイド電極が及ぼす歪に起因する絶縁膜の信頼性低下を 抑制し、シリサイド電極が及ぼすチャネル Siの歪に起因する NMOSFETの移動度 低下を抑え、 PMOSFETの移動度向上が実現できる。
[0028] また、製造工程における下記の改善効果を得ることができる。
(1)シリサイドィ匕後もしくはシリサイド化反応中にシリサイド層がゲート側壁部から飛び 出さないように制御でき、形状異常によるパーティクルの増加を回避できる。
(2)ゲート側面の露出が抑えられるため、ゲート側面からの金属供給による、金属組 成制御の不安定性が改善される。
[0029] その結果、フルシリサイドィ匕技術を用いたメタルゲート CMOSFETの性能と信頼性 を向上させることが可能である。
図面の簡単な説明
[0030] [図 1]本発明の半導体装置の実施形態に関わる断面図。
[図 2a]従来の半導体装置の断面図。
[図 2b]従来の半導体装置の断面図。
[図 2c]従来の半導体装置の断面図。
[図 2d]従来の半導体装置の断面図。
[図 2e]従来の半導体装置の断面図。
[図 3]シリサイドの形成メカニズムを説明するための模式図。
[図 4]歪形成のメカニズムを説明するための模式図。
[図 5]電子及び正孔の移動度とシリサイド高さとの関係を示す図。
[図 6]電子及び正孔の移動度とシリサイド高さとの関係を示す図。
[図 7]本発明の第 1の実施形態に関わる製造方法を説明するための工程断面図。
[図 8]本発明の第 2の実施形態に関わる製造方法を説明するための工程断面図。
[図 9]本発明の第 3の実施形態に関わる製造方法を説明するための工程断面図。
[図 10]ゲート絶縁膜不良とシリサイド高さとの関係を示すグラフ。
[図 11]歪形成のメカニズムを示す模式図。
[図 12]歪形成のメカニズムを説明するためのグラフ。
[図 13]歪形成のメカニズムを説明するためのグラフ。
[図 14]歪形成のメカニズムを説明するための模式図。 [図 15]本発明の実施形態に沿って作製した FETのドレイン電流のゲート電圧依存性 を示すグラフ。
[図 16]本発明の実施形態に沿って作製した FETの電子及び正孔の移動度を示すグ ラフ。
[図 17]本発明の実施形態に沿って作製した FETの信頼性評価結果を示すグラフ。 発明を実施するための最良の形態
[0031] 以下、本発明を実施形態に基づき詳細に説明する。
[0032] 本発明は、シリサイド材料を用いたメタルゲートを有する MOSFETを形成した場合 、きわめて大きな応力がゲート絶縁膜とチャネル形性領域に誘起され、絶縁膜の信 頼性とチャネル領域の移動度に影響を及ぼし、この応力はシリサイド電極の高さに依 存し、このシリサイド電極の高さを制御することによって CMOSの良好な動作が達成 されること〖こ基づくちのである。
[0033] Niシリサイド膜をゲート電極として用いた場合を例に取り説明すると、上記の現象は 、ポリシリコンと Niを反応させシリサイドィ匕するときに生じるポリシリコンの体積膨張に 由来する。フルシリサイドィ匕技術によるゲート電極の形成では、ゲート絶縁膜とゲート 側壁とで囲まれたポリシリコン上部開口部に金属 Niを堆積し、加熱することによって ゲート絶縁膜界面まで全領域をシリサイドィ匕するが、このとき、ポリシリコンは Niが入る ことにより膨張し体積が増加する。ゲート電極部分は、ゲート絶縁膜とゲート側壁とで 囲まれているため、ポリシリコンは開口している上方に体積増加を起こし、また、ゲー ト側壁部とゲート絶縁膜には応力が誘起される。 Niによるシリサイド化は、図 3に示す ように、ポリシリコンと Niシリサイドとの界面で Niがポリシリコン中に拡散することによつ て進行し、形成された Niシリサイドは上方に押し上げられ、結果として、図 3に示すよ うな柱状に形成される。
[0034] このようなシリサイドの形成過程に起因して 2種類の歪がシリサイド電極に力かる。
[0035] 第一の歪は、シリサイドの形成過程において未反応の金属 Niの存在により引き起こ される歪である。
[0036] 形成される Niシリサイドは、その体積が、シリサイドィ匕のために消費された金属 Niの 体積と反応したポリシリコン本来の体積との和よりも小さい。したがって、金属 Niがポリ シリコン上面より供給される場合、消費された Ni金属の体積と置換する形で Niシリサ イドがせり上がる。
[0037] し力しながら、 Niシリサイド上面がゲート側壁上端より上方へ突出し、 Niシリサイド側 面部が露出した場合、 Niシリサイド側面部力もも金属 Niが供給されるために、上面で 消費される金属 Niの体積に比較して、 Niシリサイドのせり上がり量が大きくなる。 Niシ リサイド上には未反応の Ni金属が存在するため、上記のように、上面で消費される金 属 Niの体積より Niシリサイドのせり上がり量が大きくなつた場合、 Niシリサイドの膨張 が上部の未反応金属 Niにより抑えられることになり、結果、ゲート側壁部及びゲート 絶縁膜に非常に大きな応力が働く。発明者らは、ゲート電極の高さを tl、ゲート側壁 部の高さを t2、ゲート長を Lとしたとき、 tl—t2>LZ2となった場合に、大きな応力に よりゲート絶縁膜の信頼性が極端に劣化することを見出した。
[0038] これは、フルシリサイドィ匕工程でシリサイド上面面積よりもシリサイド側面部面積が大 きくなるために、シリサイド側面力も導入される Ni量が優勢となり、上述したメカニズム により、ゲート絶縁膜に大きな応力が働くためである。従って、ゲート絶縁膜の信頼性 を確保するためには tl—t2く LZ2となるようにゲート側壁とポリシリコンの高さの調 節を行なう必要がある。好ましくは、 tl t2< 0の場合、すなわち、シリサイドがゲート 側壁部より低い場合であり、この場合には、シリサイド側面部力もの Niの拡散が無ぐ ゲート絶縁膜の信頼性を大きく損なう上記メカニズムによる応力の発生は起こり得な い。
[0039] 一方、 tl—t2く LZ2を満たす場合であっても、シリサイド化にともなうポリシリコン の体積膨張により、第 2の歪みとしてチャネル部に歪がかかる。この歪は、電子の移 動度を減少させ、正孔の移動度を増加させる方向に働く。また、チャネル部に生じる 歪には、シリサイド高さの依存性があり、シリサイド高さが高いほど大きな歪がチヤネ ル部に生じる。従って、 Nチャネル MOSFETの移動度減少を抑え、 Pチャネル MOS FETの移動度を増加させるためには、 Nチャネル上のシリサイドゲート電極高さを低 くし、 Pチャネル上のシリサイドゲート電極高さを、上述したゲート側壁との関係におけ る制限を越えない範囲で高くすることが重要である。
[0040] 上記 tl t2<LZ2を満たす場合に生じる第 2の歪の発生原理は以下のように考 えられる。歪の開放は、シリサイドィ匕による体積変化分を膜厚の変化として開放するこ とで実現できる。このとき、体積変化圧力が膜厚の変化を抑制する力を上回れば膜 厚の変化が起こる。図 4に示すように、膜厚変化を抑制する力は、既にその時点で形 成されたシリサイドと側壁絶縁膜との密着力 βによるため、シリサイド膜厚 alに比例し 、 β * alと表すことができる。シリサイド化の際の体積膨張圧力を Pとすると、体積変 化分を膜厚の変化として開放できるシリサイドゲート電極の臨界膜厚 ac ( = PZ β )が 得られ、 al≤acでは体積変化により歪は開放される。従って、図 5に示すように NM OSFETではフルシリサイドゲート電極高さ aln≤acとして移動度の劣化を回避する ことが望ましい。一方、 PMOSFETでは歪が開放されない方が移動度の向上が期待 できるため、フルシリサイドゲート電極高さ alp >acとして移動度を向上させることが 望ましい。従って、 NMOSFETのゲート電極の高さ alnより PMOSFETのゲート電 極の高さ alpの方が高いことが望まれる。実際のデバイスでは、図 5の破線に示すよ うに体積膨張を抑制しょうとする力が働きつつも体積膨張が進行するような状況にな るため、明確な臨界膜厚 acの値を得ることはできず、従って alp >alnの関係を満た すことが重要な要件と考えられる。
[0041] 特に、 PMOSFETのシリサイド組成が NMOSFETに用いられるシリサイド組成より も金属組成が多ぐ同じ Si量を含む場合の体積比が、 PMOSFET用シリサイドが N MOSFET用シリサイドの k倍であるような場合には、体積膨張圧力が PMOSFET側 で k倍となるため、 PMOSFET側の歪を開放させないためには、図 6に示すように al p >k * acであることが望ましい。従ってこのような場合は、 alp >k * alnという関係 があることが望ましいといえる。 Ni Siを PMOSFETに、 NiSiを NMOSFETに用い
3
た場合は tlp > 2 * tlnの関係、すなわち NMOSFET用シリサイド電極の高さが PM OSFET用シリサイド電極の高さの 1Z2未満であることが望ましい。
[0042] 本発明においては、ゲート電極形成用の金属として、低温でポリシリコン（poly— Si )を完全にシリサイドィ匕できる金属を用いることが好ましい。具体的には、ソース'ドレ イン拡散領域のコンタクト領域に形成されている金属シリサイドの抵抗値を増大させ ない温度である 350〜500°Cの範囲でシリサイド化できる金属を用いることが望まし い。さらに、これらの温度の範囲で Siの濃度が高い結晶相と金属の濃度が高い結晶 相の両方を形成可能な金属を用いることが望ま 、。このような金属を用いて poly— Si電極をシリサイド化することにより自己整合的に電極の組成を決定することが可能 となりプロセスのバラツキを抑えることが可能になる。以上の観点から、シリサイドの金 属 Mとして Niもしくは Ptが好適である。 Niもしくは Ptを用いることにより 450°C以下の ァニールで poly— Siを完全にシリサイドィ匕することが可能であり、金属 Mの供給量を 変えるだけで段階的に結晶相を制御することができるからである。
[0043] ゲート電極を構成する金属 Mシリサイドの組成は、 M (x) Si (l—x) (0<x< 1)で表 されるとき、少なくともゲート絶縁膜に接する部分において、好ましくは高誘電体絶縁 膜に接して 、る側の領域にぉ 、て、 P型 MOSFETのゲート電極に用いる金属 Mシリ サイドでは 0. 6<x< 0. 8、かつ N型 MOSFETのゲート電極に用いる金属 Mシリサ イドでは 0. 3<x< 0. 55であることが望ましい。これは、金属シリサイドの結晶相は、 主として、 MSi、 MSi、 M Si、 M Si、 M Siに分類され、熱履歴によりこれらの混合
2 3 2 2 3
物も形成可能であるからである。 P型 MOSFETのゲート電極に用いるシリサイドは M Si相を主成分として含むことが好ましぐかつ N型 MOSFETのゲート電極に用いる
3
シリサイドは MSi相または MSi相を主成分として含むことが望ましい。また、 X力 . 8
2
以上の金属比率をもつシリサイドは、シリサイド化後、未反応の金属部分のみを選択 的に除去する選択エッチング工程においてシリサイド部分もエッチングされやすくなり
、選択エッチングが困難になる。また、 Xが 0. 3以下の金属組成を持つシリサイドは金 属的ではなくなりゲートの空乏化を引き起こしやすくなる。さらに最適な値としては、 P 型 MOSFETのゲート電極に用いるシリサイドでは 0. 7<x< 0. 8、かつ N型 MOSF ETのゲート電極に用いるシリサイドでは 0. 45<x< 0. 55であることが望ましい。す なわち、 P型 MOSFETのゲート電極に用いられるシリサイドが M Si相を主成分とし
3
て含み、 N型 MOSFETのゲート電極に用いられるシリサイドが MSi相を主成分とし て含むことが望ましい。
[0044] このようなシリサイドメタル電極を用いた場合、ゲート絶縁膜に用いる高誘電体絶縁 膜には、 Hfもしくは Zr力もなる A元素と、 Siもしくは A1力もなる B元素を含む金属酸ィ匕 物が好適であり、さら〖こ望ましくは、これら金属酸化物に窒素が導入された金属酸窒 化物が好適である。窒素の導入により高誘電体絶縁膜の結晶化が抑えられ、 CMO SFETの信頼性が大きく向上するからである。また、金属酸化物もしくは金属酸窒化 物の A元素と B元素のモル比率 (AZ (A+B) )が 0. 3以上 0. 7以下であることが望 ましい。この範囲で、低電力 CMOSにとつて必要な Vth: ±0. 35Vが得られる。さら に望ましくは金属酸化物もしくは金属酸窒化物の A元素と B元素のモル比率 (AZ (A + B) )が 0. 4以上 0. 6以下である。この範囲で、さらに高速な CMOSにとつて必要 な Vth: ±0. 3Vが得られる。
[0045] 本発明におけるゲート絶縁膜は、シリコン酸ィ匕膜もしくはシリコン酸窒化膜と、上記 の高誘電体絶縁膜との積層構造を有することが好ましぐより優れた素子特性を得る ことができる。
[0046] 以上に説明した CMOSトランジスタの一実施形態の構造図を図 1に示す。図中の 1 はシリコン基板、 2は素子分離領域、 3はゲート絶縁膜、 4はゲート電極、 9はエタステ ンシヨン拡散領域、 10はゲート側壁、 11はエッチングストップ層、 12は層間絶縁膜、 19はソース Zドレイン拡散領域を示す。
[0047] 上述の構造によれば、従来用いられてきた poly— Siゲート電極の空乏化による、ト ランジスタのドレイン電流の減少を抑制できるだけでなぐシリサイド電極が及ぼす歪 に起因する絶縁膜の信頼性低下を抑制し、さらに、シリサイド電極が及ぼすチャネル Siの歪に起因する NMOSFETの移動度低下を抑え、 PMOSFETの移動度向上が 実現できる。
[0048] また、以下に示す製造工程における下記の改善効果を得ることができる。
(1)シリサイドィ匕後もしくはシリサイド化反応中にシリサイド層がゲート側壁部から飛び 出さないように制御でき、形状異常によるパーティクルの増加を回避できる。
(2)ゲート側面の露出が抑えられるため、ゲート側面からの金属供給による、金属組 成制御の不安定性が改善される。
[0049] なお、上記の説明では、ゲート電極の組成や結晶相の深さ方向の分布については 言及して!/、な 、が、 MOSFETの Vthはゲート絶縁膜とそれに接するゲート電極の組 み合わせで決定されるため、ゲート電極とゲート絶縁膜の接する部分の構成元素や 組成、結晶相が本発明の条件を満たしていれば、ゲート絶縁膜に接していない部分 のゲート電極の構成元素や結晶相が異なっていたとしても、あるいはゲート電極が深 さ方向に沿った組成変化を有する場合でも、本発明における効果を得ることができる
[0050] 以下、本発明の実施形態を、図面を参照して説明する。
[0051] (第 1の実施形態）
本発明の半導体装置の製造方法にっ 、て図 7 (a)〜 (k)を用いて説明する。
[0052] まず、図 7 (a)に示すようにシリコン基板 1の表面領域に STI (Shallow Trench Is olation)技術を用いて素子分離領域 2を形成する。続、てシリコン基板にチャネル 形成領域を形成するためのイオン注入及び活性ィ匕を行なった後、ゲート絶縁膜 3を 形成する。ゲート絶縁膜としては、金属酸化物、金属シリケート、金属酸化物もしくは 金属シリケートに窒素が導入された高誘電率絶縁膜、シリコン酸ィ匕膜、シリコン酸窒 化膜を用いることができる。これらの中でも、 Hfもしくは Zrを含む金属酸ィ匕膜もしくは 金属酸窒化膜からなる高誘電率膜、シリコン酸ィ匕膜、シリコン酸窒化膜が好ましい。 これらは、高温の熱処理に対して安定であると同時に、膜中の固定電荷の少ない膜 が得られやすいためである。また、高誘電率膜を用いた場合、シリコン基板とゲート絶 縁膜との界面における界面準位を減らし、高誘電率絶縁膜中の固定電荷の影響をよ り小さくするため、高誘電率絶縁膜とシリコン基板との間にシリコン酸ィ匕膜もしくはシリ コン酸窒化膜を導入してもよい。高誘電率膜としては HfSiON膜がより好ましい。
[0053] 次に、ゲート絶縁膜 3上に第 1のシリコン層 4及び第 1の犠牲絶縁膜層 5を形成する 。第一のシリコン層 4としては、ポリシリコンを CVD (Chemical Vapor Deposition )法により堆積することができる。ポリシリコンに代えてアモルファスシリコンを堆積して もよぐまた、スパッタ法で堆積してもよい。第 1の犠牲絶縁膜層 5の材料としては、後 の除去工程でゲート側壁 10や犠牲層間絶縁膜 12に対して選択比がとれるものを用 いることがでさる。
[0054] 次に、図 7 (b)に示すように、 P型 MOSFET領域の第 1の犠牲絶縁膜 5をリソグラフ ィー技術およびエッチング技術により除去する。
[0055] 次に、図 7 (c)に示すように、フッ酸で第 1のシリコン層 4上の自然酸ィ匕膜を除去した 後、 Si選択成長法により、 P型 MOSFET領域の第 1のシリコン層 4上にシリコンを選 択成長させる。その後、基板全面に、第 2の犠牲絶縁膜 7を堆積する。第 2の犠牲絶 縁膜材料もまた、後の除去工程でゲート側壁 10や犠牲層間絶縁膜 12に対して選択 比がとれるものを用いることができ、第 1の犠牲絶縁膜 5と同じ材料を用いてもよい。
[0056] 次に、ゲート絶縁膜 3と、第 1のシリコン層 4及び Si選択成長シリコン層 6からなるシリ コン層 8と、第 2の犠牲絶縁膜層 7とから成る P型 MOSFET領域、並びにゲート絶縁 膜 3と、第 1のシリコン層 4と、第 1の犠牲絶縁膜層 5と、第 2の犠牲絶縁膜 7とから成る
N型 MOSFET領域を、リソグラフィー技術及び RIE (Reactive Ion Etching)技 術を用いてゲート電極形状に加工する。
[0057] 引き続いて、このゲート電極形状にカ卩ェされたパターンをマスクとして、イオン注入 を行ない、エクステンション拡散領域 9を自己整合的に形成する。
[0058] 次に、一層以上の絶縁膜を堆積し、その後エッチバックをすることによってゲート側 壁 10を形成する（図 7 (d) )。
[0059] 引き続いて、ゲート電極形状パターン及びゲート側壁 10をマスクにして再度イオン 注入を行な 、、活性ィ匕ァニールを経てソース/ドレイン拡散領域 19を形成する。
[0060] 次に、図 7 (e)に示すように、基板全面にエッチングストップ層 11、ここではシリコン 窒化膜を堆積する。
[0061] さらに、犠牲層間絶縁膜 12、ここでは常圧 CVD法によるシリコン酸ィ匕膜を形成し、 CMP (Chemical Mechanical Polishing)技術によって平坦ィ匕する。続いて、ェ ツチバックを行なうことによりエッチングストップ層 11の上部を露出させ、露出したエツ チングストップ層を選択的にエッチングして、ゲート電極形状パターン上部の第 2の 犠牲絶縁膜層 7を露出させる（図 7 (f) )。
[0062] 次に、図 7 (g)示すように、犠牲層間絶縁膜 12に対して選択的なエッチング条件を 用いて、第 1の犠牲絶縁膜層 5及び第 2の犠牲絶縁膜層 7を除去する。結果、 N型 M OSFET領域と P型 MOSFET領域間で高さが異なり、 V、ずれの領域にお 、てもゲー ト側壁 10の上端部よりも低い、シリコン層を得ることができる。
[0063] P型 MOSFET領域における第 2の犠牲絶縁膜層 7の膜厚、 N型 MOSFET領域に おける第 1の犠牲絶縁膜層 5及び第 2の犠牲絶縁膜層 7の膜厚の合計は、これらの 層が除去された後、そのままゲート側壁で形成される溝部の深さとなる。従って、溝部 の深さが、シリコン層のシリサイド化による高さ変化量 (増加分） （最長ゲート長 Z2) よりも深くなるように、第 1の犠牲絶縁膜層 5及び第 2の犠牲絶縁膜層 7の膜厚を設定 しておく。例えば、 P型領域に高さ lOOnmの Ni Siフルシリサイド電極を形成しようと
3
した場合、シリコン層は Ni Siィ匕で 2. 15倍に堆積膨張するため、シリコン層の厚さを
3
46. 5nm、第 1の犠牲絶縁膜層 5と第 2の犠牲絶縁膜層の厚さの合計を少なくとも 53 . 5nm以上にしておく。
[0064] 次に、図 7 (h)に示すように、シリコン層 8及びシリコン層 4を完全にシリサイドィ匕し、 第 1のシリサイド電極 13及び第 2のシリサイド電極 14とした。シリコン層 8及び 4のシリ サイド化に用いる金属は、 Ni、 Pt、 Hf、 V、 Ti、 Ta、 W、 Co、 Cr、 Zr、 Mo、 Nbやそ れらの合金など力も選択できる。シリサイド電極 13及びシリサイド電極 14はそれぞれ 異なる金属組成もしくは異なる不純物イオンが導入され、仕事関数制御がなされて 、 る。ゲート絶縁膜が酸ィ匕膜もしくは酸窒化膜の場合、 N型 MOSFETではシリコン層 に P、 As、 Sbを、 P型 MOSFETではシリコン層に B、 Al、 Gaを注入した後でシリサイ ド化反応を行なうことで、 N型 MOSFET、 P型 MOSFETそれぞれに適した仕事関 数のシリサイド電極を得ることができる。また、ゲート絶縁膜に高誘電率絶縁膜が含ま れる場合、 N型 MOSFETのシリサイド電極よりも P型 MOSFETのシリサイド電極の 金属組成を大きくすることで、同様に、 N型 MOSFET、 P型 MOSFETそれぞれに 適した仕事関数を得ることができる。特に、 HfSiONもしくは HfSiOを含むゲート絶 縁膜を用いた場合、 N型 MOSFETのゲートには NiSiもしくは NiSi、 P型 MOSFET
2
のゲートには Ni Siを用いることでそれぞれに最適な仕事関数を得ることができる。組
3
成の制御は、堆積金属量とシリコン層の膜厚の制御により行なうことができる。しかし 、シリコン層がゲート側壁部よりも突出している場合、突出したゲート電極側面部から の金属の回りこみにより、特に短ゲート長において金属供給量過多になってしまう。こ の場合、特に単ゲート長において所望の組成のシリサイド電極が得られなくなる。本 実施形態の場合、シリコン層の側面部が露出していないため、ゲート電極側面からの 金属回りこみを回避することが可能であり、所望の仕事関数を得ることができる。
[0065] また、本実施形態の半導体装置の製造方法を用いた場合、 N型 MOSFET領域と P型 MOSFET領域のシリコン膜厚を制御することで異なる金属組成シリサイドを一 度の金属堆積と熱処理で形成することも可能である。例えば、 N型 MOSFETに NiS i、 P型 MOSFETに Ni Siを 1度の Niスパッタと熱処理で形成しょうとした場合、 30η
3
mの Niスパッタ量に対して、 N型 MOSFET領域のシリコン層の高さを 30nm、 P型 M OSFET領域のシリコン層の高さを 20nmになるようにしておけば、 300°C〜500°C の窒素雰囲気の熱処理により一度に両者を形成することができる。このとき、できあが りの NiSiの高さは 33nmであり、 Ni Siの高さは 43nmとなる。
3
[0066] (第 2の実施形態）
本発明の半導体装置の他の製造方法にっ 、て図 8 (a)から (f)を用いて説明する。
[0067] まず、図 8 (a)に示すようにシリコン基板 1の表面領域に素子分離領域 2を形成する
。続 、てシリコン基板にチャネル形成領域を形成するためのイオン注入及び活性ィ匕 を行なった後、ゲート絶縁膜 3を形成する。続いて、ゲート絶縁膜 3上に第 1のシリコ ン層 4及び第 1の犠牲絶縁膜 5を形成する。
[0068] 次に、図 8 (b)に示すように、 P型 MOSFET領域の第 1の犠牲絶縁膜層 5をリソダラ フィー技術およびエッチング技術により除去する。
[0069] 次に、図 8 (c)に示すように、フッ酸で第 1のシリコン層 4上の自然酸ィ匕膜を除去した 後、 N型 MOSFET領域及び P型 MOSFET領域に CVD法もしくはスパッタ法を用 いて第 2のシリコン層 22を堆積する。続いて、第 2の犠牲絶縁膜層 7を堆積する。
[0070] 次に、ゲート絶縁膜 3と、第 1のシリコン層 4及び第 2のシリコン層 22から成るシリコン 層 8と、第 2の犠牲絶縁膜層 7とからなる P型 MOSFET領域、並びにゲート絶縁膜 3 と、第 1のシリコン層 4と、第 1の犠牲絶縁膜層 5と、第 2のシリコン層 22と、第 2の犠牲 絶縁膜層 7とからなる N型 MOSFET領域を、リソグラフィー技術及び RIE技術を用い てゲート電極形状に加工する。
[0071] 引き続いて、このゲート電極形状にカ卩ェされたパターンをマスクとして、イオン注入 を行ない、エクステンション拡散領域 9を自己整合的に形成する。
[0072] 次に、一層以上の絶縁膜を堆積し、その後エッチバックをすることによってゲート側 壁 10を形成する（図 8 (d) )。
[0073] 引き続いて、ゲート電極形状パターン及びゲート側壁 10をマスクにして再度イオン 注入を行な 、、活性ィ匕ァニールを経てソース Zドレイン拡散層 19を形成する。
[0074] 次に、基板全面にエッチングストップ層 11、ここではシリコン窒化膜を堆積する。さ らに、犠牲層間絶縁膜 12、ここでは常圧 CVD法によるシリコン酸ィ匕膜を形成し、 CM P技術によって平坦ィ匕する。続いて、エッチバックを行なうことによりエッチングストップ 層 11の上部を露出させ、露出したエッチングストップ層を選択的にエッチングして、 ゲート電極形状パターン上部の第 2の犠牲絶縁膜層 7を露出させる（図 8 (e) )。
[0075] 次に、図 8 (f)に示すように、 N型 MOSFET領域をレジストでマスクして第 2の犠牲 酸化膜 7を除去し、 P型 MOSFET領域をレジストでマスクして第 2の犠牲絶縁膜 7、 第 2のシリコン層 22及び第 1の犠牲絶縁膜層 5を順次除去することで高さの異なるシ リコン層 8及びシリコン層 4を形成することができる。
[0076] 次に、第 1の実施形態において説明した方法に従ってシリコン層 8及びシリコン層 4 を完全にシリサイドィ匕し、本発明の MOSFET構造を得ることができる。
[0077] (第 3の実施形態）
本発明の半導体装置の他の製造方法にっ 、て図 9 (a)から (e)を用いて説明する。
[0078] まず、図 9 (a)に示すようにシリコン基板 1の表面領域に素子分離領域 2を形成する 。続 、てシリコン基板にチャネル形成領域を形成するためのイオン注入及び活性ィ匕 を行なった後、ゲート絶縁膜 3を形成する。続いて、ゲート絶縁膜 3上に第 1のシリコ ン層 4及び第 1の犠牲絶縁膜 5を形成する。
[0079] 次に、ゲート絶縁膜 3、第 1のシリコン層 4及び第 1の犠牲絶縁膜層 5をリソグラフィ 一技術及び RIE技術を用いてゲート電極形状に加工する。
[0080] 引き続いて、このゲート電極形状にカ卩ェされたパターンをマスクとして、イオン注入 を行ない、エクステンション拡散領域 9を自己整合的に形成する。
[0081] 次に、一層以上の絶縁膜を堆積し、その後エッチバックをすることによってゲート側 壁 10を形成する（図 9 (b) )。
[0082] 引き続いて、ゲート電極形状パターン及びゲート側壁 10をマスクにして再度イオン 注入を行な、、活性ィ匕ァニールを経てソース Zドレイン拡散層 19を形成する。
[0083] 次に、基板全面にエッチングストップ層 11、ここではシリコン窒化膜を堆積する。さ らに、犠牲層間絶縁膜 12、ここでは常圧 CVD法によるシリコン酸ィ匕膜を形成し、 CM P技術によって平坦ィ匕する。続いて、エッチバックを行なうことによりエッチングストップ 層 11の上部を露出させ、露出したエッチングストップ層を選択的にエッチングして、 ゲート電極形状パターン上部の第 1の犠牲絶縁膜層 5を露出させる（図 9 (c) )。
[0084] 次に、図 9 (d)に示すように、第 1の犠牲絶縁膜層 5を除去する。
[0085] 次に、図 9 (e)に示すように、 N型 MOSFET領域をレジストでマスクし、所定の厚さ だけシリコン層 4をエッチバックし、 P型 MOSFET領域をレジストでマスクし、所定の 厚さだけシリコン層 4をエッチバックすることで、 N型 MOSFET及び P型 MOSFETで 高さの異なるシリコン層 4を形成することができる。
[0086] 次に、第 1の実施形態において説明した方法に従ってシリコン層 4を完全にシリサイ ド化し、本発明の MOSFET構造を得ることができる。
[0087] 図 10は、実際に試作したトランジスタのフルシリサイドプロセスにおいて、ゲート絶 縁膜不良が生じた Ni Si電極について、ゲート側壁の高さ Tswとシリサイド電極の高
3
さ Tsiliとの差 (Tsili— Tsw)とゲート長（Lg)の関係を示したものである。ここで〇は良 品、 Xは不良ゲート電極トランジスタを示している。図に示すように Tsili— Tsw =Lg Z2のラインを境界にゲート電極形成不良が生じていることがわかる。このように、 Ni シリサイドゲートトランジスタの歩留まりを向上させるには、ゲート側壁力も突き出す Ni Si電極のゲート高さを制御する必要があり、 Tsili— Tsw<LgZ2を満たす必要があ
3
る。
[0088] Ni Si電極を形成する場合では、図 11 (a)に示すように Ni Siの高さ Tsiliはフルシリ
3 3
サイド化前のポリシリコンの高さ Tsiの 2. 15倍になる。このため、フルシリサイドにより 形成した Ni Si電極は、初期のポリシリコンの高さがゲート側壁と同じであれば、図 11
3
(b)に示すように、ゲート側壁力 突き出た形状になる。シリサイド電極がゲート側壁 力 突き出る形状では、図 11 (c)に示すように、ゲート電極の最上面だけでなぐゲ ート側壁力 突き出たゲート側面部分からも Niがポリシリコン中へ供給される。
[0089] 図 12は、ゲート電極最上面力も供給される Ni量 (Ni— t)と側面力も供給される Ni 量（Ni—s)の比を (Tsili— Tsw) ZLgに対してプロットしたものである。ここで、 Tsili はシリサイド電極の高さ、 Tswはゲート側壁の高さ、 Lgはゲート長である。これより、 T sili— Tswの値力Lgより大きくなると、ゲート側面からの Ni供給が支配的になることが わかる。このような場合、 Ni Siを形成するために堆積したゲート電極直上の Niはポリ
3
シリコンに消費されずに残ることになる。その結果、ポリシリコンが Ni Siへ変化する際 の体積膨張が余剰の Niによって抑制され、シリサイド電極にストレスが生じるといった 問題が生じる。
[0090] 図 13は、ポリシリコンへゲート電極上面と側面の両方力も Niが供給される場合に、 供給量の割合 (拡散量比：側面 (Ni— s) Z上面 (Ni— t) )の変化に対するシリサイド 化前後の余剰 Niも含めた電極直上の高さの変化を示したものである。ここで、 Ttotal は余剰 Niも含めた電極直上の高さ、 Tniは Ni Si形成のために必要なゲート電極上
3
部の Niの厚さ、 Tsiはポリシリコンの厚さである。図 13より、ポリシリコンへの Ni拡散量 比 (Ni— sZNi— t)が 0. 5を超えると、シリサイド化後の電極直上の高さがシリサイド 化前のポリシリコンと Niを合わせた厚さよりも高くなる。これは、図 11 (c)に示したよう に、ゲート側壁力も突き出たゲート側面力も供給される Ni量が多くなり、ゲート直上に 堆積した Niを消費しなくなるためである。
[0091] この現象を図 14に模式的に示す。図 14 (al)、 （a2)、 （a3)は、 Tsili—Tsw>LgZ 2の場合であり、この順でシリサイドィ匕が進行している状態を示す。図 14 (bl)、 (b2) 、 (b3)は、 Tsili— Tswく LgZ2の場合であり、この順でシリサイドィ匕が進行している 状態を示す。
[0092] 図 14 (al)、 （a2)、 （a3)に示すように、 (Ni-s/Ni-t) >0. 5では、ポリシリコンに 供給されずにゲート電極直上に残った Niにより、シリサイドプロセスの過程でゲート電 極上方への体積膨張が抑制され、ゲート側壁や基板方向に大きなストレスが生じる。
[0093] 図 15は、 HfSiONをゲート絶縁膜に用い、 N型 MOSFETのゲート電極に NiSiを
2
、 P型 MOSFETのゲート電極に Ni Siを用いた FETにおける、ドレイン電流のゲート
3
電圧依存性を示したものである。ゲート側壁高さは 100nm、 PMOSFETのシリサイ ド電極高さは 80nm、 NMOSFETのシリサイド電極高さは 40nmとした。これより、 N 型、 P型 MOSトランジスタの Vthは低電力 CMOSに好適な Vthとなっていることがわ かる。図中の点線による曲線は、比較として、ゲート電極にポリシリコン (poly— Si)を 用いた場合の結果を示す。
[0094] 図 16は、上記と同じ MOSFETの移動度を NMOSFET (図 16 (a) )と PMOSFET
(図 16 (b) )で比較したものである。電子の移動度はほぼ理想曲線に近いのに対して 、正孔の移動度はシリサイド電極からの歪の効果により理想曲線を超えて改善されて いることがわ力る。
[0095] 図 17は、上記と同じ MOSFETの PBTI (Positive Bias Temperature Instabi lity)及び NBTI (Negative Bias Temperature Instability)の評価結果から、（ a)ゲートリーク電流、及び（b)VT, IONの劣化量を予測したものである。 85°Cで NF ET及び PFETでそれぞれ正 Z負のストレスバイアスを印加した。測定の結果、 10年 後の予測リーク電流増大量は NFET及び PFETでそれぞれ 0. 1桁、 0. 2桁と低かつ た。また、 [VT、 ION]の変動量は NFET及び PFETでそれぞれ [0. 3mV、 0. 3%] 、 [3. 2mV、 1. 5%]であり、十分製品保証可能なレベルであった。
[0096] 以上より、本実施形態で示したシリサイド電極高さの組み合わせを有する本発明の 構造によれば、優れたトランジスタ特性が得られることがわかる。
[0097] 以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるもの ではなぐ本発明の要旨を逸脱しない範囲内において、材料及び構造を適宜選択し て実施することができる。例えば、ゲート電極をシリサイド化するための金属元素と、ソ ース zドレインのシリサイドィ匕に用いる金属元素の組み合わせについては、ソース Z ドレインのシリサイドの変質が起こらな 、温度下でシリサイド化を行なう必要から、比 較的低温下でのシリサイドィ匕が困難な金属を用いた場合は、熱処理を比較的長時間 行なうことで所定のシリサイドィ匕を行なうことができる。金属元素の組み合わせに応じ て熱処理温度や時間等の条件を調整して、所望の効果が得られる構造を得ることが できる。また、例えばゲート材料の poly— Siをアモルファス Siに置き換える、シリサイ ド化するための金属の成膜温度を調整する等の工夫で、シリサイド化を比較的低温 で行なうことも可能である。これらの技術を必要に応じて併用することで、所望の組み 合わせを実現できる。

Claims

請求の範囲
[1] 半導体基板上に、 Pチャネル形成領域上に形成されたゲート絶縁膜及びゲート電 極、並びにゲート側壁部を持つ第 1の電界効果型トランジスタ領域と、 Nチャネル形 成領域上に形成されたゲート絶縁膜及びゲート電極、並びにゲート側壁部を持つ第 2の電界効果型トランジスタ領域とを有する半導体装置において、
第 1及び第 2の電界効果トランジスタ領域は、前記ゲート電極が、 M (x) Si (l -x) ( 0<x< 1)で表される金属 Mのシリサイドを主成分とし、かつ前記ゲート電極の高さを tl、ゲート側壁部の高さを t2、ゲート長を Lとしたとき、 tl— 2く LZ2を満たし、さら に Pチャネル形成領域上のゲート電極の高さが Nチャネル形成領域上のゲート電極 の高さよりも高いことを特徴とする半導体装置。
[2] 前記ゲート電極の高さを tl、ゲート側壁部の高さを t2としたとき、 tl— 2く 0を満た す請求項 1に記載の半導体装置。
[3] 前記 Nチャネル形成領域上のゲート電極の高さが Pチャネル形成領域上のゲート 電極の高さの 1Z2よりも低い請求項 1又は 2に記載の半導体装置。
[4] 前記ゲート絶縁膜が、 Hfもしくは Zr力 なる A元素と Siもしくは A1力 なる B元素を 含む金属酸化物、または、これら金属酸化物に窒素が導入された金属酸窒化物を含 む請求項 1から 3のいずれか 1項に記載の半導体装置。
[5] 前記金属酸ィ匕物もしくは金属酸窒化物の A元素と B元素のモル比率 (AZ (A+B) )が 0. 3以上 0. 7以下である請求項 4に記載の半導体装置。
[6] 前記ゲート絶縁膜が、シリコン酸ィ匕膜もしくはシリコン酸窒化膜と、 Hfもしくは Zrを含 む層との積層構造を有する請求項 1から 5のいずれか 1項に記載の半導体装置。
[7] 前記ゲート電極は、少なくとも前記ゲート絶縁膜に接する部分において、 M (x) Si( 1 X) (0< χ< 1)で表される金属 Mのシリサイドを主成分とし、かつ、 Pチャネル形成 領域上のゲート電極に含まれる前記シリサイドでは 0. 6<x< 0. 8である領域、 Nチ ャネル形成領域上のゲート電極に含まれる前記シリサイドでは 0. 3<x< 0. 55であ る領域を有する請求項 1から 6のいずれ力 1項に記載の半導体装置。
[8] 前記金属 Mが、サリサイドプロセスによりシリサイドを形成し得る金属である請求項 1 力 7のいずれか 1項に記載の半導体装置。
[9] 前記金属 Mが Ni又は Ptである請求項 1から 7の 、ずれか 1項に記載の半導体装置
[10] 前記金属 Mが Ni又は Ptであり、
前記ゲート電極は、少なくとも前記ゲート絶縁膜に接する部分において、 M (x) Si( 1 X) (0< χ< 1)で表される金属 Mのシリサイドを主成分とし、かつ、 Pチャネル形成 領域上のゲート電極に含まれる前記シリサイドでは 0. 7<x< 0. 8である領域、 Nチ ャネル形成領域上のゲート電極に含まれる前記シリサイドでは 0. 45<x< 0. 55で ある領域を有する請求項 1から 6のいずれ力 1項に記載の半導体装置。
[11] Pチャネル形成領域上のゲート電極は、少なくとも前記ゲート絶縁膜に接する部分 にお 、て M S湘を主成分として含むシリサイド領域を有し、
3
Nチャネル形成領域上のゲート電極は、少なくとも前記ゲート絶縁膜に接する部分 にお 、て MSi相または MSi相を主成分として含むシリサイド領域を有する請求項 9
2
に記載の半導体装置。
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