CN102024813A - 半导体装置、互补式金属氧化物半导体装置及集成电路 - Google Patents

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Abstract

本发明揭示一种半导体装置、互补式金属氧化物半导体装置及集成电路，该半导体装置包括：一第一金属氧化物半导体结构及一第二金属氧化物半导体结构。第一金属氧化物半导体结构，包括：一第一栅极介电层，位于一基底上；一第一功函数金属层，位于第一栅极介电层上；以及一第一硅化物，位于第一功函数金属层上。第二金属氧化物半导体结构，包括：一第二栅极介电层，位于基底上；一第二功函数金属层，位于第二栅极介电层上；以及一第二硅化物，位于第二功函数金属层上。其中，第一硅化物不同于第二硅化物。本发明可实质上排除Al扩散的问题。

Description

半导体装置、互补式金属氧化物半导体装置及集成电路
技术领域
本发明涉及一种半导体装置，特别涉及金属栅极晶体管、集成电路、系统及其制造方法。
背景技术
半导体集成电路(integrated circuit，IC)工业历经了快速的成长。IC材料与设计的技术进展造就了各个IC世代，每一世代的电路都比前世代来得更小更为复杂。然而，这些进展却增加IC制造及加工的复杂度，而因应这些进展，IC制造及加工需要类似的演进。
在IC进展课题中，功能密度(即，单位芯片面积的内连装置数量)普遍增加，而几何尺寸(即，所使用的工艺能形成的最小部件(或线))则下降。上述尺寸微缩工艺因生产效率的增加及成本的降低而有所助益。而降低尺寸比例产生相对较高的功率消耗(power dissipation)值，其可通过低功耗装置的使用而获得解决，例如互补式金属氧化物半导体(complementarymetal-oxide-semiconductor，CMOS)装置。
在微型趋势下，CMOS装置中使用了各种材料作为栅极电极及栅极介电层。MOS装置通常具有栅极氧化层及多晶硅栅极电极。而当特征尺寸(featuresize)持续下降时，这些装置的制造希望能以高介电常数(high-k)材料取代栅极氧化层，且以金属材料取代多晶硅栅极电极，以改善装置效能。
发明内容
为克服现有技术中的缺陷，在本发明一实施例中，提供了一种半导体装置，包括：一第一金属氧化物半导体结构及一第二金属氧化物半导体结构。第一金属氧化物半导体结构，包括：一第一栅极介电层，位于一基底上；一第一功函数金属层，位于第一栅极介电层上；以及一第一硅化物，位于第一功函数金属层上。第二金属氧化物半导体结构，包括：一第二栅极介电层，位于基底上；一第二功函数金属层，位于第二栅极介电层上；以及一第二硅化物，位于第二功函数金属层上。其中，第一硅化物不同于第二硅化物。
在本发明另一实施例中，提供了一种互补式金属氧化物半导体装置，包括：一n型金属氧化物半导体结构及一p型金属氧化物半导体结构。n型金属氧化物半导体结构，包括：一第一栅极介电结构，设置于一基底上；一第一功函数金属层，设置于第一栅极介电结构上，第一功函数金属层用以调整n型金属氧化物半导体结构的一第一栅极电极的一第一功函数值；以及一第一硅化物结构，设置于第一功函数金属层上，第一硅化物结构与第一栅极介电结构隔开，且没有调整n型金属氧化物半导体结构的第一栅极电极的第一功函数值。p型金属氧化物半导体结构，包括：一第二栅极介电结构，设置于基底上；一第二功函数金属层，设置于第二栅极介电结构上，第二功函数金属层用以调整p型金属氧化物半导体结构的一第二栅极电极的一第二功函数值；以及一第二硅化物结构，设置于第二功函数金属层上，第二硅化物结构与第二栅极介电结构隔开，且没有调整p型金属氧化物半导体结构的第二栅极电极的第二功函数值。其中，第一硅化物结构不同于二硅化物结构。
在本发明又另一实施例中，提供了一种集成电路，包括：一n型晶体管及一p型晶体管。n型晶体管，包括：一第一栅极介电结构，设置于一基底上；一第一n型功函数金属层，设置于第一栅极介电结构上，第一n型功函数金属层用以调整n型晶体管的一栅极电极的一功函数值；以及一第一硅化物结构，设置于第一n型功函数金属层上，第一硅化物结构具有金属对硅的一第一组成比。p型晶体管，包括：一第二栅极介电结构，设置于基底上；一第二p型功函数金属层，设置于第二栅极介电结构上，第二p型功函数金属层用以调整p型晶体管的一栅极电极的一功函数值；以及一第二硅化物结构，设置于第二p型功函数金属层上，第二硅化物结构具有金属对硅的一第二组成比。其中，第一组成比大于第二组成比。
本发明可实质上排除Al扩散的问题。
附图说明
图1示出一实施例的具有P型及N型晶体管的集成电路剖面示意图。
图2A至图2L示出一实施例的利用后栅极法形成具有CMOS晶体管的
集成电路的流程剖面示意图。
图3示出具有设置于基材板上的集成电路的系统剖面示意图。
其中，附图标记说明如下：
100、200～集成电路；
100a、200a～n型晶体管；
100b、200b～p型晶体管；
101、201～基底；
102、202～p型阱区；
103、203～n型阱区；
104、204～隔离结构；
105a、105b、205a、205b～锗化硅结构；
106a、106b、206a、206b～n型源极/漏极区；
107a、107b、207a、207b～p型源极/漏极区；
108、208～介电层；
109a、109b、209a、209b～间隙壁；
110a、110b、210a、210b～栅极介电结构；
120、220a～p型功函数金属层；
130a、130b、230a、230b～n型功函数金属层；
140a、140b、240a、240b～硅化物结构；
208a、236a、241a、241b～上表面；
211a、211b～牺牲栅极；
212a、212b～开口；
220～p型功函数层；
221a～介电材料；
221b～光致抗蚀剂；
230n～型功函数层；
235～硅层；
235a、235b～硅块材；
236b～光致抗蚀剂图案层；
237～金属层；
238～上盖层；
250、260、280～去除工艺；
270～热工艺；
a、b～底部厚度。
具体实施方式
传统上，形成金属栅极电极可分为先栅极(gate-first)法与后栅极(gate-last)法。对于先栅极法来说，金属栅极于形成晶体管的源极/漏极区之前形成。而后栅极法则在基底内形成源极/漏极区且在内层介电(interlayerdielectric，ILD)层内形成牺牲栅极(dummy gate)。去除牺牲栅极，以在内层介电层内形成一开口。接着在开口内填入金属栅极电极。先栅极法与后栅极法可用于形成金属栅极CMOS晶体管。
公知金属栅极CMOS晶体管包括一金属栅极PMOS晶体管及一金属栅极NMOS晶体管。金属栅极NMOS晶体管及金属栅极PMOS晶体管两者具有n型及p型功函数材料。另外，金属栅极NMOS晶体管包括一n型功函数材料设置于p型功函数材料上。CMOS晶体管使用铝作为导电材料。
在此发现了铝(Al)可扩散及/或穿透进入p型及n型功函数材料、高介电(high-k)材料、及/或晶体管的沟道区。为了防止铝的扩散，会在功函数材料与铝之间形成扩散阻挡结构。公知扩散阻挡材料由氮化钛(TiN)层、钛(Ti)层及/或氮化钽(TaN)层所组成。公知扩散阻挡层的厚度可约在
Figure BSA00000273789400041
以防止铝扩散进入p型及n型功函数材料及/或晶体管的沟道区。
需注意的是公知后栅极法中去除了牺牲栅极，以形成制做金属栅极电极的凹口。功函数材料、扩散阻挡材料、及铝依序地形成于凹口内。功函数材料及扩散阻挡材料形成于凹口的侧壁及底部。形成于侧壁的功函数材料及扩散阻挡材料缩减了用以填入铝的凹口的开口宽度。若工艺技术微缩至25nm或以下，则难以在狭窄的凹口内填入铝。
另外，在此也发现了PMOS晶体管同样使用p型功函数材料降低铝的扩散。传统上，p型功函数材料层的厚度约在
Figure BSA00000273789400042
位于凹口侧壁上厚的p型功函数材料层进一步缩减了用以填入铝的凹口的开口宽度而更加难以填入铝。
有鉴于此，有必要寻求新的金属栅极晶体管、集成电路、系统及其制造方法。
要了解的是本说明书以下的公开内容提供许多不同的实施例或范例，以实施本发明的不同特征。而本说明书以下的公开内容是叙述各个构件及其排列方式的特定范例，以求简化发明的说明。当然，这些特定的范例并非用以限定本发明。另外，本发明的说明中不同范例可能使用重复的参考符号及/或用字。这些重复符号或用字是为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。再者，本说明书以下的公开内容叙述了将一特征形成于另一特征之上、连接至及或耦接至另一特征，即表示其包含了所形成的上述特征是直接接触的实施例，也包含了尚可将额外的特征形成于这些特征之间而使这些特征并未直接接触的实施例。另外，在空间上的相关用语，例如“下”、“上”、“水平”、“垂直”、“上方”、“下方”、“向上”、“向下”、“顶部”、“底部”等等及其派生词(例如，“水平地”、“向下地”、“向上地”等等)用以容易表达出本说明书中的特征与额外特征的关系。这些空间上的相关用语涵盖了具有特些特征的装置的不同方位。
图1示出具有p型晶体管与n型晶体管的集成电路剖面示意图。请参照图1，集成电路100可包括设置于一基底101上的一n型晶体管(NMOS)100a及一p型晶体管(PMOS)100b，。在一些实施例中，集成电路100可包括一CMOS晶体管、一存储器阵列、一逻辑电路、一数字电路、一模拟电路、其他电路及/或其组合。
基底101可包括一元素半导体，其包含结晶硅或锗、多晶硅、或一非晶硅结构；一化合物半导体，其包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及锑化铟；一合金半导体，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及GaInAsP；任何适当材料及/或其组合。在一实施例中，合金半导体基底可具有渐变SiGe特征，其中渐变SiGe特征为Si及Ge的组成变化从渐变SiGe特征位于一位置的一比率至位于另一位置的另一比率。在其他实施例中，合金SiGe形成于一硅基底上方。在另一实施例中，SiGe基底为受应变的基底。再者，半导体基底可为绝缘层上覆半导体(例如，绝缘层上覆硅(silicon on insulator，SOI))或是薄膜晶体管(thin film transistor，TFT)。在其他范例中，半导体基底可包含一掺杂的外延(epi)层或一埋入层。在其他范例中，化合物半导体基底可具有一多层结构或包含一多层化合物半导体结构。
请参照图1，集成电路100可包括形成于基底101内的一p型阱区102及一n型阱区103。p型阱区102及n型阱区103可用于分别提供n型晶体管100a及p型晶体管100b的沟道区。
集成电路100可包括设置于n型晶体管100a与p型晶体管100b之间的隔离结构104。隔离结构104使n型晶体管100a与p型晶体管100b绝缘。在一些实施例中，隔离结构104可为浅沟槽隔离(shallow trench isolation，STI)结构、局部硅氧化(local oxidation of silicon，LOCOS)结构或其他隔离结构。
在一些实施例中，p型晶体管100b可包括锗化硅(SiGe)结构105a及105b，其分别相邻于p型源极/漏极区107a及107b。p型源极/漏极区107a及107b可相邻于p型晶体管100b的沟道区。n型晶体管100a可包括n型源极/漏极区106a及106b，其相邻于n型晶体管100a的沟道区。
在一些实施例中，n型源极/漏极区106a及106b可具有掺杂物，例如砷(As)、磷(P)、其他五族元素或其组合。p型源极/漏极区107a及107b可具有掺杂物，例如硼(B)或其他三族元素。在其他实施例中，源极/漏极区可包括降低电阻值的硅化物。硅化物可包括：如，硅化镍(NiSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、其他适合的材料及/或其组合。用以制作硅化物的材料可通过沉积技术来形成，例如物理气相沉积(PVD)(如，溅镀或蒸镀)、电镀、化学气相沉积(CVD)(如，等离子体辅助化学气相沉积(plasma ehanced CVD，PECVD)、常压化学气相沉积(atmospheric pressure CVD，APCVD)、低压化学气相沉积(low pressure CVD，LPCVD)、高密度等离子体化学气相沉积(high densityplasma CVD，HDPCVD)、原子层化学气相沉积(atomic layer CVD，ALCVD))、其他适当的沉积工艺及/或其组合。在进行上述沉积之后，可进行硅化金属沉积(salicidation)工艺而使沉积的材料与掺杂区之间在高温(elevated temperature)下发生反应，该温度取决于材料。上述步骤也可称为退火(annealing)，其包括快速热工艺(rapid thermal process，RTP)。发生反应的硅化物可通过单一步骤RTP或是多重步骤RTP而形成。
请再参照图1，至少一介电层108设置于基底101上。介电层108可包括：如，氧化物、氮化物、氮氧化物、低介电常数(low-k)材料、超低介电常数材料、极低介电常数材料、其他介电材料及/或其组合。介电层108可通过诸如CVD工艺、HDPCVD工艺、高纵深比填沟工艺(high aspect ratioprocess，HARP)、旋涂(spin-coating)工艺、其他适当的沉积工艺及/或其组合。在一些实施例中，介电层108可称为内层介电(interlayer dielectric，ILD)层。在其他实施例中，额外的介电层(未示出)可形成于介电层108的下方或上方。
在一些实施例中，间隙壁109a及109b可分别相邻于n型晶体管100a与p型晶体管100b。间隙壁109a及109b的材料可包括：如，氧化物、氮化物、氮氧化物及/或其他介电材料。
n型晶体管100a可包括设置于一基底101上的一栅极介电结构110a。一n型功函数金属层130a可设置于栅极介电结构110a上。n型功函数金属层130a用以调整n型晶体管100a的栅极电极的功函数值。一硅化物结构140a可设置于n型功函数金属层130a上。硅化物结构140a可与栅极介电结构110a隔开，且大体上不改变n型晶体管100a的栅极电极的功函数值。在一些使用25-nm技术的实施例中，硅化物结构140a与栅极介电结构110a隔开的距离可为
Figure BSA00000273789400071
或以上。
p型晶体管100b可包括设置于基底101上的一栅极介电结构110b。一p型功函数金属层120可设置于栅极介电结构110b上。p型功函数金属层120用以调整p型晶体管100b的栅极电极的功函数值。一n型功函数金属层130b可设置于p型功函数金属层120上。一硅化物结构140b可设置于n型功函数金属层130b上。硅化物结构140b可与栅极介电结构110b隔开，且大体上不改变p型晶体管100b的栅极电极的功函数值。在一些使用25-nm技术的实施例中，硅化物结构140b与栅极介电结构110b隔开的距离可为或以上。
请再参照图1，每一栅极介电结构110a及110b可为一单层结构或多层结构。在一些实施例中，每一栅极介电结构110a及110b可包括：一界面层(如，氧化硅层)及一高介电常数材料层设置于界面层上。在一些实施例中，高介电常数材料层可包括：氧化铪(HfO2)、氧化硅铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)、其他适当的高介电常数材料及/或其组合。高介电常数材料可进一步择自于金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐、氧化硅、氮化硅、氮氧化硅、氧化锆、氧化钛、氧化铝、氧化铪-氧化铝(HfO2-Al2O3)合金、其他适当材料及/或其组合。高介电常数材料可通过适当工艺而形成，如原子层沉积(atomic layer deposition，ALD)、化学气相沉积(chemical vapordeposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、遥控等离子体化学气相沉积(remote plasma CVD，RPCVD)、PECVD、金属有机化学气相沉积(metal organic CVD，MOCVD)、溅镀、电镀、其他适当工艺及/或其组合。
p型功函数金属层120可包括：如，金属、金属碳化物、金属氮化物、其他能够提供晶体管所需功函数的材料。在一些实施例中，p型功函数金属层120可包括：钌、钯、钴、镍及导电的金属氧化物(例如，氧化钌)、其他能够调整p型晶体管100b的栅极电极的功函数值的p型金属材料或其组合。在其他实施例中，p型功函数金属层120可包括TiN。p型功函数金属层120能够提供p型晶体管100b的栅极电极的功函数值约为4.8eV或以上。
在一些实施例中，p型功函数金属层120可具有约
Figure BSA00000273789400081
或以上的一底部厚度“a”。在其他使用25-nm技术的实施例中，p型功函数金属层120的底部厚度“a”约
Figure BSA00000273789400082
n型功函数金属层130a及130b可包括：如，金属、金属碳化物、金属氮化物、其他能够提供晶体管所需功函数的材料。在一些实施例中，n型功函数金属层130a及130b可包括：铪、锆、钛、钽、铝、金属碳化物、其他能够调整n型晶体管100a的栅极电极的功函数值的n型金属材料或其组合。在其他实施例中，n型功函数金属层130a及130b可包括TiAl。n型功函数金属层130a及130b能够提供n型晶体管100a的栅极电极的功函数值约为4.5eV或以下。在一些实施例中，n型功函数金属层130a可具有约
Figure BSA00000273789400083
的一底部厚度”b”。
请再参照图1，硅化物结构140a及140b可用于电性传输。硅化物结构140a及140b可包括：硅化物线、硅化物块材、硅化物插塞(plug)及/或其他硅化物型式。在一些实施例中，每一硅化物结构140a及140b实质上本体部分为硅化物材料。需注意的是硅化物结构140a及140b最好是分别与栅极介电结构110a及110b隔开。n型晶体管100a及p型晶体管100b的功函数实质上分别不受硅化物结构140a及140b影响及/或调整。
在一些实施例中，硅化物结构140a及140b可包括：如，硅化镍(NiSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、硅化钛(TiSi)、其他适合的材料及/或其组合。用以制作硅化物的材料可通过沉积技术来形成，例如PVD(如，溅镀或蒸镀)、电镀、CVD(如，PECVD、APCVD、LPCVD、HDPCVD、ALCVD)、其他适当的沉积工艺及/或其组合。在进行上述沉积之后，可进行硅化金属沉积工艺而使沉积的材料与掺杂区之间在高温下发生反应，该温度取决于材料。上述步骤也可称为退火，其包括RTP。发生反应的硅化物可通过单一步骤RTP或是多重步骤RTP而形成。
硅化物结构140a及140b可分别在n型晶体管100a及p型晶体管100b的沟道区内提供应变。硅化物结构140a的应力可不同于硅化物结构140b的应力，以分别在n型晶体管100a及p型晶体管100b的沟道区内提供不同的应变。举例来说，硅化物结构140a具有压缩应力，而硅化物结构140b具有中性或拉伸应力。硅化物结构140a的材料可不同于硅化物结构140b的材料，以分别在n型晶体管100a及p型晶体管100b的沟道区内提供不同的应变。在一实施例中，硅化物结构140a及140b可由不同的硅化物所构成，例如，硅化钴与硅化镍。在另一实施例中，硅化物结构140a及140b可由相同的硅化物不同的组成比(金属对硅的比率)所构成，例如，Co2Si/CoSi/CoSi2或Ni2Si/NiSi/NiSi2。在一实施例中，在n型晶体管100a的沟道区内施加一拉伸应变，而在p型晶体管100b的沟道区内施加一中性应变。在另一实施例中，在n型晶体管100a的沟道区内施加一拉伸应变，而在p型晶体管100b的沟道区内施加一压缩应变。
需注意的是图1的结构仅为示范说明。内连线结构(未示出)可形成于介电层108上，用以作为电性连接。内连线结构可包括：各种介电材料、介层窗(via)结构、金属线、单镶嵌结构、双镶嵌结构、钝化保护(passivation)层、其他所需的半导体结构及/或其组合。
需注意的是公知金属栅极CMOS晶体管使用Al作为电性传输的栅极电极块材。Al会扩散进入p型功函数材料、高介电常数材料及/或CMOS晶体管的沟道区。公知金属栅极CMOS晶体管使用扩散阻挡层(例如，TiN、Ti及/或TaN)以防止Al扩散及/或穿透进入n型或p型功函数材料高介电常数材料及/或晶体管的沟道区。
相较于公知金属栅极CMOS晶体管，集成电路100使用硅化物结构140a及140b取代Al作为电性传输及/或应力源(stressor)的栅极电极块材。通过不使用Al作为导电材料，可实质上排除Al扩散的问题。集成电路100的功函数金属层130a与硅化物结构140a之间以及功函数金属层130b与硅化物结构140b之间可不具有扩散阻挡层，例如TiN、Ti及/或TaN。
硅化物结构140a及140b可分别在n型晶体管100a及p型晶体管100b的沟道区内提供不同的应变。硅化物结构140a可在n型晶体管100a的沟道区内形成拉伸应变，以增加n型晶体管100a的沟道区内的电子迁移率。硅化物结构140b可在p型晶体管100b的沟道区内形成压缩或中性应变，以增加或至少实质上不降低p型晶体管100b的沟道区内的空穴迁移率。
图2A至图2L示出一实施例的利用后栅极法形成具有CMOS晶体管的集成电路的流程剖面示意图。图2A至图2L中相同于图1的部件以相同的标号再加上100来表示。
请参照图2A，牺牲栅极211a及211b可分别形成于栅极介电结构210a及210b上。牺牲栅极211a及211b的材料可包括：如，硅、多晶硅、非晶硅及相对于介电层208及间隙壁209a及209b具有所需蚀刻率的其他材料。牺牲栅极211a及211b可通过沉积工艺、光刻图案化、蚀刻工艺及/或其组合而形成。沉积工艺可包括：CVD、ALD、其他适当方法及/或其组合。光刻图案化可包括：光致抗蚀剂涂布(如，旋涂法)、软烤、光掩模对准、曝光、后曝烤、光组显影、清洗、干燥(如，硬烤)、其他适当工艺及/或其组合。曝光工艺可以其他适当的方法来实施或取代，如无光掩模式(maskless)光刻、电子束写入、离子束写入、分子拓印(molecular imprint)。蚀刻工艺可包括：干蚀刻、湿蚀刻及/或其他蚀刻方法(如，反应离子蚀刻(reactive ionetching，RIE))。蚀刻工艺也可为纯化学蚀刻(如，等离子体蚀刻)、纯物理蚀刻(如，离子研磨(ion milling))及/或其组合。
请参照图2B，牺牲栅极211a及211b(如图2A所示)可去除以分别形成开口212a及212b。可通过湿蚀刻、干蚀刻、其他去除工艺及/或其组合，以去除牺牲栅极211a及211b。在一些实施例中，开口212a及212b可包括至少一上盖层(未示出)设置于高介电常数材料层上。上盖层能够保护高介电常数材料层而不因去除牺牲栅极211a及211b所进行的工艺而损害。在一些实施例中，上盖层的材料包括：如，TiN、TaN、其它能阻止去除工艺的适当材料及/或其组合。
请参照图2C，一保护层(未示出)及一p型功函数层220可形成于图2B所示的结构上。保护层，例如TaN，可在后续定义p型功函数金属层220a的工艺保护下方的结构。p型功函数层220可提供p型晶体管200b的栅极电极所需的功函数值。保护层及p型功函数层220可通过任何适当的工艺而形成，例如ALD、CVD、PVD、RPCVD、PECVD、MOCVD、溅镀、电镀、其他适当工艺及/或其组合。
请参照图2D，可形成一介电材料221a，例如，旋涂玻璃(spin-on glass，SOG)，以覆盖p型晶体管200b区域并填入开口212b(如图2C所示)。可在介电材料221a上定义形成一光致抗蚀剂221b。介电材料221a及/或光致抗蚀剂221b可用于图案化p型晶体管200b上的p型功函数层220。可通过旋涂工艺、光刻工艺及蚀刻工艺来定义介电材料221a及光致抗蚀剂221b。
请参照图2E，可去除未被介电材料221a及光致抗蚀剂221b所覆盖的部分p型功函数层220，以定义出p型功函数金属层220a。在定义出p型功函数金属层220a之后，可通过湿蚀刻、干蚀刻及/或其组合，以去除介电材料221a及光致抗蚀剂221b而露出p型功函数金属层220a。
请参照图2F，一n型功函数层230可形成于图2E所示的结构上。n型功函数层230可提供n型晶体管200a的栅极电极所需的功函数值。n型功函数层230可通过任何适当的工艺而形成，例如ALD、CVD、PVD、RPCVD、PECVD、MOCVD、溅镀、电镀、其他适当工艺及/或其组合。
请参照图2G，一硅层235，例如多晶硅或非晶硅，可形成于n型功函数层230上并填入开口212a及212b(如图2F所示)。系层235可通过CVD而形成，例如HDPCVD、ALCVD等等。
请参照图2H，进行的去除工艺250可去除部分的硅层235，使硅块材235a及235b的上表面(未标示)实质上切齐于介电层208的上表面208a。去除工艺250包括：化学机械研磨(chemical-mechanical polishing，CMP)、干蚀刻、湿蚀刻及/或其组合。
请参照图2I，进行的去除工艺260可去除部分的硅块材235a，使硅块材235a的上表面236a低于介电层208的上表面208a一既定距离。硅块材235b被一光致抗蚀剂图案层236b所覆盖，以防止在进行去除工艺260期间被去除，使凹陷的硅块材235a薄于硅块材235b。凹陷的硅块材235a的高度约为硅块材235b高度的1/6至1/2。去除工艺260可包括干蚀刻。
请参照图2J，在去除光致抗蚀剂图案层236b之后，一金属层237及一上盖层238可依序形成于凹陷的硅块材235a、硅块材235b及介电层208上。金属层237的高度约为凹陷的硅块材235a高度的1/2至2倍。金属层237的材料可包括：如，镍、镍铂、镍铂锗、镍锗、镱、铂、铱、铒、钴、钛、其他适合的材料及/或其组合。金属层237用以形成一硅化物结构，其可通过沉积而形成，如使用溅镀、蒸镀、电镀、PECVD、APCVD、LPCVD、HDPCVD、ALCVD、其他适当的沉积工艺及/或其组合。上盖层238可包括：如，TiN、TaN、其他适当导电材料及/或其组合。上盖层238可通过CVD、PVD、ALD及/或其他适当的工艺而形成。
请参照图2K，进行一热工艺270，其能够使金属层237与凹陷的硅块材235a及硅块材235b发生反应而形成硅化物结构240a及240b。在一些实施例中，热工艺270可使硅块材235a及硅块材235b整体部分与金属层237发生反应而形成硅化物结构240a及240b。热工艺270可在高温下进行，而温度择取决于金属层237的材料。在一些实施例中，热工艺270也称作退火，其可包括RTP。可通过单一步骤RTP或多重步骤RTP来形成硅化物。
由于硅化物结构240a及240b的材料不同，因此可分别在n型晶体管200a及p型晶体管200b的沟道区内提供不同的应变。在一实施例中，由于凹陷的硅块材235a及硅块材235b的高度不同，因此硅化物结构240a及240b内的金属对硅的比率不同。在另一实施例中，由于使用不同的金属来形成硅化物结构240a及240b，因此硅化物结构240a及240b内的金属不同。由于凹陷的硅块材235a的高度低于硅块材235b的高度，因此硅化物结构240a中金属对硅的组成比可高于硅化物结构240b的组成比。举例来说，通过使用镍来作为金属层237，使硅化物结构240a及240b可分别为Ni2Si及NiSi2。Ni2Si的初始体积大于由n型功函数金属层230a所定义出的空间，使Ni2Si具有压缩应力而在n型晶体管200a的沟道区内形成拉伸应变并且增加n型晶体管200a的沟道区内的电子迁移率。NiSi2的初始体积小于或相似于由p型功函数金属层230b所定义出的空间，使NiSi2具有拉伸或中性应力而在p型晶体管200b的沟道区内形成压缩或中性应变并且增加或实质上不降低p型晶体管200b的沟道区内的空穴迁移率。
硅化物结构240a可包括：Ni2Si、Co2Si、NiSi、CoSi、Ti5Si3、TiSi或其组合。硅化物结构240b可包括：NiSi2、NiSi、CoSi2、CoSi、TiSi、TiSi2或其组合。
由于硅化物结构240a的初始体积大于硅化物结构240b，因此上表面241a可高于上表面241b。需注意的是金属层237实质上不与介电层208发生交互作用。硅化物不会形成于介电层208与金属层237之间。在一些实施例中，包括图2H至图2K所述的工艺的硅化金属沉积工艺也可称为选择性硅化金属沉积工艺。
请参照图2L，进行一去除工艺280，其可去除上盖层238及金属层237未反应的部分。去除工艺280可包括湿蚀刻工艺、干蚀刻工艺、CMP及/或其组合。
需注意的是图2A至图2L所示的方法可形成作为电性传输的硅化物结构240a及240b。同样需注意的是硅化物结构240a及240b可分别在n型晶体管200a及p型晶体管200b的沟道区内提供不同的应变，以分别增加n型晶体管200a及p型晶体管200b的沟道区内电子及空穴迁移率。
需注意的是图2A至图2L所示的方法仅为范例说明。所属技术领域中的普通技术人员可更动方法流程以获得所需的金属栅极晶体管。举例来说，若要单独使用光致抗蚀剂221b来定义p型功函数金属层220a，可免去形成及定义介电材料221a的工艺步骤。
在其他实施例中，p型晶体管200b不包含n型功函数金属层230b。在一些实施例中，可使用额外的光刻工艺、蚀刻工艺及/或清洁工艺，而只在n型晶体管200a中形成n型功函数金属层230a。
在其他实施例中，可免去用以形成凹陷的硅块材235a的去除工艺260。在一些实施例中，介电层208的上表面208a实质上切齐或高于硅化物结构240a及240b的上表面241a及241b。
图3示出具有设置于基材板上的集成电路的系统剖面示意图。请参照图3，一系统300可包括设置于一基材板(substrate board)301上的一集成电路302(未示出)。基材板301可包括印刷电路板(printed circuit board，PCB)、印刷线路板(printed wiring board)及/或其它能够承载集成电路的载板。集成电路302可相似于图1所示的集成电路100。集成电路302可电性耦接至基材板301。在一些实施例中，集成电路302可通过凸块(bump)305而电性耦接至基材板301。在其他实施例中，集成电路302可通过打线(wirebonding)而电性耦接至基材板301。系统300可为电子系统(如，计算机、无线通信装置、计算机相关周边、娱乐装置等等)的一部分。
在一些实施例中，包括集成电路302的系统300可在单一IC上提供整个系统，因而称为芯片系统(system on a chip，SOC)或是集成电路系统(systemon integrated circuit，SOIC)装置。这些SOC装置可在单一集成电路中提供制造手机、个人数字助理(personal data assistant，PDA)、数字VCR、数字摄录象机(camcorder)、数字相机、或MP3播放器等等所需的所有电路。
以上叙述许多实施例的特征，使所属技术领域中的普通技术人员能够清楚理解以下的说明。所属技术领域中的普通技术人员能够理解其可利用本发明揭示内容作为基础，以设计或更动其他工艺及结构而完成相同于上述实施例的目的及/或达到相同于上述实施例的优点。所属技术领域中的普通技术人员也能够理解不脱离本发明的精神和范围的等效构造可在不脱离本发明的精神和范围内作任意的更动、替代与润饰。

Claims (10)

1.一种半导体装置，包括：
一第一金属氧化物半导体结构，包括：
一第一栅极介电层，位于一基底上；
一第一功函数金属层，位于该第一栅极介电层上；以及
一第一硅化物，位于该第一功函数金属层上；以及
一第二金属氧化物半导体结构，包括：
一第二栅极介电层，位于该基底上；
一第二功函数金属层，位于该第二栅极介电层上；以及
一第二硅化物，位于该第二功函数金属层上；
其中该第一硅化物不同于该第二硅化物。
2.如权利要求1所述的半导体装置，其中该第一及该第二硅化物分别与该第一及该第二栅极介电层隔开，且不影响该第一及该第二金属氧化物半导体结构的功函数值。
3.如权利要求1所述的半导体装置，其中该第一硅化物具有金属对硅的一第一组成比，而该第二硅化物具有金属对硅的一第二组成比，其中该第一组成比大于该第二组成比。
4.如权利要求1所述的半导体装置，其中该第一硅化物择自于由Ni2Si、Co2Si、NiSi、CoSi、Ti5Si3、TiSi及其组合所组成的群族之一，且该第二硅化物择自于由NiSi2、NiSi、CoSi2、CoSi、TiSi、TiSi2及其组合所组成的群族之一。
5.如权利要求1所述的半导体装置，其中该第一硅化物具有一压缩应力，而该第二硅化物具有一拉伸应力或中性应力。
6.如权利要求1所述的半导体装置，还包括一介电材料围绕该第一及该第二硅化物，其中该介电材料的上表面切齐于或高于该第一及该第二硅化物的上表面。
7.一种互补式金属氧化物半导体装置，包括：
一n型金属氧化物半导体结构，包括：
一第一栅极介电结构，设置于一基底上；
一第一功函数金属层，设置于该第一栅极介电结构上，该第一功函数金属层用以调整该n型金属氧化物半导体结构的一第一栅极电极的一第一功函数值；以及
一第一硅化物结构，设置于该第一功函数金属层上，该第一硅化物结构与该第一栅极介电结构隔开，且没有调整该n型金属氧化物半导体结构的该第一栅极电极的该第一功函数值；以及
一p型金属氧化物半导体结构，包括：
一第二栅极介电结构，设置于该基底上；
一第二功函数金属层，设置于该第二栅极介电结构上，该第二功函数金属层用以调整该p型金属氧化物半导体结构的一第二栅极电极的一第二功函数值；以及
一第二硅化物结构，设置于该第二功函数金属层上，该第二硅化物结构与该第二栅极介电结构隔开，且没有调整该p型金属氧化物半导体结构的该第二栅极电极的该第二功函数值，其中该第一硅化物结构不同于该二硅化物结构。
8.如权利要求7所述的互补式金属氧化物半导体装置，其中该第一硅化物结构择自于由Ni2Si、Co2Si、NiSi、CoSi、Ti5Si3、TiSi及其组合所组成的群族之一，且该第二硅化物择自于由NiSi2、NiSi、CoSi2、CoSi、TiSi、TiSi2、及其组合所组成的群族之一。
9.如权利要求7所述的集成电路结构，还包括一介电材料围绕该第一及该第二硅化物结构，其中该介电材料的上表面切齐或高于该第一及该第二硅化物结构的上表面。
10.一种集成电路，包括：
一n型晶体管，包括：
一第一栅极介电结构，设置于一基底上；
一第一n型功函数金属层，设置于该第一栅极介电结构上，该第一n型功函数金属层用以调整该n型晶体管的一栅极电极的一功函数值；以及
一第一硅化物结构，设置于该第一n型功函数金属层上，该第一硅化物结构具有金属对硅的一第一组成比；以及
一p型晶体管，包括：
一第二栅极介电结构，设置于该基底上；
一第二p型功函数金属层，设置于该第二栅极介电结构上，该第二p型功函数金属层用以调整该p型晶体管的一栅极电极的一功函数值；以及
一第二硅化物结构，设置于该第二p型功函数金属层上，该第二硅化物结构具有金属对硅的一第二组成比，其中该第一组成比大于该第二组成比。
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