KR20130127257A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치가 제공된다. 반도체 장치는, 제1 영역과 제2 영역을 포함하는 반도체 기판, 제1 및 제2 영역에 각각 형성된 제1 및 제2 트렌치, 제1 및 제2 트렌치 내에 각각 형성된 제1 및 제2 고유전율(high-K)막, 제1 고유전율막 상에 제1 트렌치의 측벽을 따라 상부로 연장되어 형성된 확산막, 확산막 상에 형성되고, 확산막의 산화를 방지하는 방지하는 보호막, 보호막 상에 형성된 제1 메탈 게이트 구조물, 및 제2 고유전율막 상에 형성된 제2 메탈 게이트 구조물을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for manufacturing the device}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
폴리실리콘 게이트 전극을 이용하는 MOS(Metal-oxide-semiconductor) 트랜지스터는 널리 알려져 있다. 폴리실리콘 물질은 대부분의 메탈보다 높은 온도에서 잘 견딜 수 있기 때문에, 폴리실리콘은 소오스 및 드레인 영역과 함께 높은 온도에서 어닐링될 수 있다. 또한, 폴리실리콘은 채널 영역으로 도프트된 원자(doped atoms)의 이온 임플란트를 막을 수 있어서, 게이트 패터닝이 완성된 후에 셀프 얼라인된 소오스 및 드레인 구조로 형성하는 것이 가능하게 된다.
한편, 대부분의 메탈 물질과 비교하여 폴리실리콘 물질의 저항은 높기 때문에, 폴리실리콘 게이트 전극은 메탈 물질로 만들어진 게이트보다 낮은 속도로 동작한다. 이러한 폴리실리콘 물질의 높은 저항을 보상하는 방법으로는, 폴리실리콘 게이트 전극을 메탈 게이트 전극으로 대체하는 방법을 들 수 있다. 이러한 방법은 대체 메탈 게이트(RMG, replacement metal gate) 공정을 이용하여 진행될 수 있는데, 반도체 기판 상에 폴리실리콘이 존재하는 동안 높은 온도 공정을 수행하고, 그 공정 후에 폴리실리콘을 제거하고 메탈로 대체하여 대체 메탈 게이트를 형성하게 된다.
본 발명이 해결하고자 하는 기술적 과제는 N형 전계 효과 트랜지스터(NFET)의 워크 펑션(work function)이 개선되며 게이트 누설(gate leakage)이 저감된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 N형 전계 효과 트랜지스터(NFET)의 워크 펑션이 개선되며 게이트 누설을 저감시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 영역과 제2 영역을 포함하는 반도체 기판, 제1 및 제2 영역에 각각 형성된 제1 및 제2 트렌치, 제1 및 제2 트렌치 내에 각각 형성된 제1 및 제2 고유전율(high-K)막, 제1 고유전율막 상에 제1 트렌치의 측벽을 따라 상부로 연장되어 형성된 확산막, 확산막 상에 형성되고, 확산막의 산화를 방지하는 방지하는 보호막, 보호막 상에 형성된 제1 메탈 게이트 구조물, 및 제2 고유전율막 상에 형성된 제2 메탈 게이트 구조물을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 반도체 기판, 반도체 기판 상에 형성되고 트렌치를 포함하는 층간 절연막, 트렌치 내에 형성된 고유전율막, 고유전율막 상에 트렌치의 측벽을 따라 상부로 연장되어 형성된 제1 두께의 확산막, 확산막 상에 형성되고, 확산막의 산화를 방지하는 상기 제1 두께보다 큰 제2 두께의 보호막, 및 보호막 상에 형성된 메탈 게이트 구조물을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 반도체 기판, 반도체 기판 상에 형성되고 트렌치를 포함하는 층간 절연막, 트렌치 내에 형성된 고유전율막, 고유전율막 상에 트렌치의 측벽을 따라 상부로 연장되어 형성되되, 그 상면이 트렌치의 상면보다 낮게 형성된 확산 방지막, 확산 방지막 상에 트렌치의 측벽을 따라 상부로 연장되어 형성된 확산막, 확산막 상에 형성되고, 확산막의 산화를 방지하는 보호막, 및 보호막 상에 형성된 메탈 게이트 구조물을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 메모리 영역과, 로직 영역을 포함하는 반도체 기판, 메모리 영역에 형성된 제1 및 제2 트렌치, 로직 영역에 형성된 제3 트렌치, 제1 내지 제3 트렌치 내에 각각 형성된 제1 내지 제3 고유전율(high-K)막, 제1 고유전율막 상에 순차적으로 형성된 금속 산화막, 금속 산화막의 산화를 방지하는 보호막, 및 제1 메탈 게이트 구조물, 제2 고유전율막 상에 형성된 제2 메탈 게이트 구조물, 및 제3 고유전율막 상에 순차적으로 형성된 확산 방지막, 금속 산화막, 및 제3 메탈 게이트 구조물을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 제1 영역과 제2 영역을 포함하는 반도체 기판과, 제1 및 제2 영역에 각각 형성된 제1 및 제2 트렌치를 준비하고, 제1 및 제2 트렌치 내에 각각 고유전율막을 형성하고, 고유전율막 상에 확산막 및 확산막의 산화를 방지하는 보호막을 순차적으로 형성하고, 반도체 기판을 열처리하여 제1 트렌치 내에 형성된 확산막에 포함된 물질을 제1 트렌치 내에 형성된 고유전율막과 제1 영역의 반도체 기판에 확산시키고, 제1 트렌치 내에 형성된 보호막 상에 제1 메탈 게이트 구조물을 형성하고, 제2 트렌치 내에 형성된 고유전율막 상에 제2 메탈 게이트 구조물을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 단면도이다.
도 2 내지 도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 7은 본 발명의 제2 실시예에 따른 반도체 장치의 단면도이다.
도 8 내지 도 10은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 11은 본 발명의 제3 실시예에 따른 반도체 장치의 단면도이다.
도 12는 본 발명의 제4 실시예에 따른 반도체 장치의 단면도이다.
도 13은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14는 도 13의 A-A′를 따라 절단한 단면도이다.
도 15는 도 13의 B-B′를 따라 절단한 단면도이다.
도 16은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17은 도 16의 C-C′를 따라 절단한 단면도이다.
도 18은 도 16의 D-D′를 따라 절단한 단면도이다.
도 19는 본 발명의 제7 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다.
도 20은 본 발명의 제7 실시예에 따른 반도체 장치의 회로도이다.
도 21은 본 발명의 제7 실시예에 따른 반도체 장치의 단면도이다.
도 22는 본 발명의 제8 실시예에 따른 반도체 장치의 단면도이다.
도 23은 본 발명의 제9 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다.
도 24는 본 발명의 제9 실시예에 따른 반도체 장치의 단면도이다.
도 25는 본 발명의 실시예들에 따른 반도체 장치가 적용되는 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 단면도이다.
도 1을 참조하면, 반도체 기판(100)은 제1 영역(예를 들어, NFET 영역)과 제2 영역(예를 들어, PFET 영역)을 포함할 수 있다. 여기서, 제1 영역(NFET)은 N타입 전계 효과 트랜지스터(NFET)가 형성되는 영역일 수 있고, 제2 영역(PFET)은 P타입 전계 효과 트랜지스터(PFET)가 형성되는 영역일 수 있다.
제1 및 제2 영역(NFET, PFET)은 각각 채널 영역(C)과 소오스 및 드레인 영역(101, 102)을 포함할 수 있다. 여기서, 제1 영역(NFET)의 채널 영역(C)은 소오스 및 드레인 영역(101)에 포함된 N타입 캐리어(carrier)가 이동되는 영역일 수 있고, 제2 영역(PFET)의 채널 영역(C)은 소오스 및 드레인 영역(102)에 포함된 P타입 캐리어(carrier)가 이동되는 영역일 수 있다. 한편, 비록 도시하지는 않았으나 소오스 및 드레인 영역(101, 102)의 외측으로는 반도체 기판(100)에 형성된 소자들을 분리하는 소자 분리막(미도시)이 형성될 수 있다.
제1 영역(NFET)의 채널 영역(C) 상에는 제1 트렌치(111)가 형성될 수 있다. 구체적으로, 제1 영역(NFET)의 채널 영역(C) 상에는 스페이서(120)로 둘러쌓인 제1 트렌치(111)가 형성될 수 있으며, 스페이서(120)의 외측에는 층간 절연막(110)이 형성될 수 있다. 본 발명의 몇몇 실시예에서, 층간 절연막(110)에는, NFET에 인장 응력(tensile stress)을 제공하기 위한 스트레스막(미도시)이 추가적으로 형성될 수 있다. 한편, 스페이서(120)의 형상은 도시된 형상에 제한되지 않고, 필요에 따라 L자형 등으로 변형될 수 있다.
제1 트렌치(111) 내부에는 인터페이스막(125), 제1 고유전율(high-K)막(131), 확산막(140), 보호막(150), 및 제1 메탈 게이트 구조물(161)이 순차적으로 형성될 수 있다. 이 때, 제1 고유전율막(131), 확산막(140), 보호막(150), 및 제1 메탈 게이트 구조물(161)은 모두 도시된 것과 같이 제1 트렌치(111)의 측벽을 따라 상부로 연장되어 형성될 수 있다.
인터페이스막(125)은, 반도체 기판(100)과 제1 고유전율막(131) 사이의 불량 계면을 방지하는 역할을 할 수 있다. 인터페이스막(125)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 인터페이스막(125)은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다.
인터페이스막(125) 상에 형성된 제1 고유전율막(131)은, 고유전율을 갖는 물질로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 이러한 제1 고유전율막(131)은 예를 들어, HfO2, Al2O3, ZrO2, TaO2 등의 물질로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제1 고유전율막(131) 상에는 확산막(140)이 형성될 수 있다. 본 실시예에서, 확산막(140)은 예를 들어, 메탈 산화막일 수 있다. 구체적으로, 확산막(140)은 LaO, Y2O3, Lu2O3, SrO 또는 이들의 조합일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 확산막(140)에 포함된 물질(예를 들어, 메탈)이 NFET의 채널 영역(C)으로 확산됨으로써 NFET의 워크펑션(work function)이 조절되게 되는데, 이에 따라 NFET의 성능을 향상시킬 수 있다.
또한, 확산막(140)에 포함된 물질(예를 들어, 메탈)은 그 하부에 형성된 제1 고유전율막(131)에도 확산될 수 있는데, 이에 따라 제1 고유전율막(130)의 유전율이 높아져 NFET의 게이트 누설 전류가 저감될 수 있다. 한편, 확산막(140)은 후술할 제1 메탈 게이트 구조물(161)에 포함된 메탈이 제1 고유전율막(131)으로 침투되는 것을 방지하는 역할도 함으로써 NFET의 성능 향상에 도움을 줄 수 있다. 본 실시예에 따른 확산막(140)의 이러한 기능에 대해서는, 추후 본 실시예에 따른 반도체 장치의 제조 방법을 설명하면서 보다 구체적으로 설명하도록 한다.
본 발명의 몇몇 실시예에서, 확산막(140)은 제1 고유전율막(131) 상에 제1 두께로 형성될 수 있다. 여기서, 제1 두께는 예를 들어, 3 내지 10Å일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
확산막(140) 상에는 보호막(150)이 형성될 수 있다. 이러한 보호막(150)은 후술할 제조 공정 상에서 확산막(140)이 산화되는 것을 방지하는 역할을 할 수 있다. 본 실시예에서, 보호막(150)은 예를 들어, 메탈 질화막일 수 있다. 구체적으로, 보호막(150)은 예를 들어, TiN, TaN 중 적어도 하나를 포함도록 구성될 수 있다. 더욱 구체적으로, 보호막(150)은 예를 들어, TiN으로 이루어진 단일막, 또는 TiN 하부막과 TaN 상부막으로 이루어진 이중막 등으로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 보호막(140)은 제1 두께의 확산막(140) 보다 두꺼운 제2 두께로 형성될 수 있다. 구체적으로, 보호막(140)은 예를 들어, 11 내지 70Å의 두께로 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
보호막(150)의 상에는 제1 메탈 게이트 구조물(161)이 형성될 수 있다. 이러한 제1 메탈 게이트 구조물(161)은 메탈로 이루어진 단일막, 또는 메탈 질화막과 메탈로 이루어진 다층막 구조일 수 있다. 제1 메탈 게이트 구조물(161)을 이루는 메탈로는 예를 들어, Al, W, Ti 또는 이들의 조합 등을 들 수 있고, 메탈 질화막으로는 TiN, TaN 또는 이들의 조합 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 실시예에서, 이러한 제1 메탈 게이트 구조물(161)은 대체 메탈 게이트(RMG, replacement metal gate) 공정을 이용하여 형성될 수 있다. 이에 대해서는 추후 본 실시예에 따른 반도체 장치의 제조 방법을 설명하면서 보다 구체적으로 설명하도록 한다.
본 발명의 몇몇 실시예에서, 제1 메탈 게이트 구조물(161)은 N타입 워크펑션막(미도시)을 포함할 수 있다. 이러한, N타입 워크펑션막(미도시)의 예로는, TiAl, TiAlN, TaC, TaAlN, TiC, HfSi 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 이러한, N타입 워크펑션막(미도시)은, 예를 들어, 30 내지 120Å 두께로 형성될 수 있으나, 역시 본 발명이 이에 제한되는 것은 아니다.
제2 영역(PFET)의 채널 영역(C) 상에는 제2 트렌치(112)가 형성될 수 있다. 구체적으로, 제2 영역(PFET)의 채널 영역(C) 상에는 스페이서(120)로 둘러쌓인 제2 트렌치(112)가 형성될 수 있으며, 스페이서(120)의 외측에는 층간 절연막(110)이 형성될 수 있다. 본 발명의 몇몇 실시예에서 제2 영역(PFET)에 형성된 층간 절연막(110)에는, PFET에 압축 응력(compressive stress)을 제공하기 위한 스트레스막(미도시)이 추가적으로 더 형성될 수 있다. 또한, 마찬가지로 스페이서(120)의 형상은 도시된 형상에 제한되지 않으며, 필요에 따라 L자형 등으로 변형될 수 있다.
제2 트렌치(112) 내부에는 인터페이스막(125), 제2 고유전율막(132) 및 제2 메탈 게이트 구조물(162)이 순차적으로 형성될 수 있다. 앞서와 마찬가지로, 제2 고유전율막(132) 및 제2 메탈 게이트 구조물(162)은 모두 도시된 것과 같이 제2 트렌치(112)의 측벽을 따라 상부로 연장되어 형성될 수 있다.
제2 고유전율막(132)은 앞서 설명한 제1 고유전율막(131)과 동일하게 고유전율을 갖는 물질로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 제2 고유전율막(132)은 앞서 설명한 제1 고유전율막(131)과 실질적으로 동일한 물질로 이루어질 수 있다.
제2 고유전율막(132) 상에는 제2 메탈 게이트 구조물(162)이 형성될 수 있다. 제2 메탈 게이트 구조물(162)은 메탈로 이루어진 단일막, 또는 메탈 질화막과 메탈로 이루어진 다층막 구조일 수 있다.
본 발명의 몇몇 실시예에서, 제2 메탈 게이트 구조물(162)을 구성하는 메탈 또는 메탈 질화막은, 제1 메탈 게이트 구조물(161)을 구성하는 메탈 또는 메탈 질화막과 서로 다를 수 있다. 구체적으로, 예를 들어, 제1 메탈 게이트 구조물(161)은 TiAl/TiN/Ti/Al의 4중막으로 이루어질 수 있고, 제2 메탈 게이트 구조물(162)은 TiN/TaN/TiN/Al의 4중막으로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 제2 메탈 게이트 구조물(162)은 P타입 워크펑션막(미도시)을 포함할 수 있다. 이러한 P타입 워크펑션막(미도시)은 예를 들어, 50 내지 100Å 두께로 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 또한, 본 발명의 다른 몇몇 실시예에서, 제2 메탈 게이트 구조물(162)은 하부 P타입 워크펑션막(미도시)과 상부 N타입 워크펑션막(미도시)을 모두 포함할 수도 있다.
비록 도면에 도시하지는 않았으나, 소오스 및 드레인 영역(101, 102) 상에는, NFET 및 PFET과 층간 절연막(110) 상부에 형성된 컨택(미도시)을 전기적으로 연결하기 위한 연결 배선(미도시)이 층간 절연막(110)을 관통하여 형성될 수 있다.
이처럼, 본 실시예에 따른 반도체 장치에서는, NFET에 확산막(140)이 형성되어 NFET의 성능을 향상시키고, PFET에도 P타입 워크펑션막(미도시)이 형성되어 PFET의 성능 향상시키므로, 반도체 장치 전체의 성능이 크게 개선될 수 있다.
이러한 본 실시예에 따른 반도체 장치는 다양한 방법을 통해 제조하는 것이 가능하다. 이하에서는, 앞서 설명한 본 실시예에 따른 반도체 장치의 예시적인 제조 방법에 대해 설명하도록 한다.
도 2 내지 도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저, 도 2를 참조하면, 반도체 기판(100) 상에 게이트 절연막(102)과 제1 폴리 게이트(104)를 포함하는 더미 게이트(105)를 형성한다. 이어서, 더미 게이트(105)를 마스크로 반도체 기판(100)에 불순물을 주입하여 소오스 및 드레인 영역(101, 102)을 형성한다. 이어서, 더미 게이트(105)의 양측에 스페이서(120)를 형성한다. 이 때, 스페이서(120)의 형상은 앞서 설명한 것과 같이 도시된 형상에 제한되지 않는다. 그 후, 더미 게이트(105)를 덮도록 반도체 기판(100) 상에 층간 절연막(110)을 형성한다. 그리고, 더미 게이트(105)의 상면이 노출되도록 층간 절연막(110)을 평탄화한다.
다음 도 3을 참조하면, 상면이 노출된 더미 게이트(도 2의 105)를 제거한다. 이 때, 더미 게이트(105)를 제거하는 방법으로는, 대체 메탈 게이트(RMG, replacement metal gate) 공정에서 사용하는 다양한 방법이 사용될 수 있으며, 여기서는 불필요한 오해를 줄이기 위해 자세한 그 제거 방법에 대해서는 설명을 생략하도록 한다. 이렇게 반도체 기판(100)의 제1 영역(NFET)에 형성된 더미 게이트(도 2의 105)가 제거되면 제1 트렌치(111)가 형성되고, 반도체 기판(100)의 제2 영역(PFET)에 형성된 더미 게이트(105)가 제거되면 제2 트렌치(112)가 형성된다.
다음, 도 4를 참조하면, 제1 및 제2 트렌치(111, 112) 내에 인터페이스막(125)을 형성한다. 여기서, 인터페이스막(125)은 반도체 기판(100)과 후술할 고유전율막(130) 사이의 불량 계면을 방지하는 역할을 할 수 있다. 인터페이스막(125)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 인터페이스막(125)은 실리케이트로 이루어질 수도 있으며, 상기 예시된 막들의 조합으로 이루어질 수도 있다.
이어서, 제1 트렌치(111)와 제2 트렌치(112) 내에, 고유전율막(130), 확산막(140), 및 보호막(150)을 순차적으로 형성한다. 본 실시예에서, 확산막(140)은 예를 들어, 메탈 산화막일 수 있으며, 보호막(150)은 예를 들어, 메탈 질화막일 수 있다. 구체적으로, 확산막(140)은 예를 들어, LaO, Y2O3, Lu2O3, SrO 또는 이들의 조합일 수 있으며, 보호막(150)은 예를 들어, TiN, TaN 또는 이들의 조합일 수 있다. 더욱 구체적으로, 확산막(140)은 LaO일 수 있으며, 보호막(150)은 TiN일 수 있다.
확산막(140)은 CVD 또는 ALD 등을 통해 예를 들어, 3 내지 10Å의 두께로 형성될 수 있으며, 보호막(150) 역시 CVD 또는 ALD 등을 통해 예를 들어, 11 내지 70Å의 두께로 형성될 수 있다.
다음 도 5를 참조하면, 반도체 기판(100)의 제1 영역(NFET) 상에 선택적으로 폴리 실리콘막(135)을 형성한다. 그리고 이어서, 노출된 보호막(150) 및 확산막(140)을 순차적으로 제거한다. 이에 따라, 도시된 것과 같이 제2 트렌치(112) 내에 형성된 보호막(150)과 확산막(140)이 제거될 수 있다.
이어서, 반도체 기판(100)을 열처리한다. 반도체 기판(100)이 열처리되는 동안 제1 트렌치(111) 내에 형성된 확산막(140)에 포함된 물질(예를 들어, 메탈)은 제1 트렌치(11) 내에 형성된 고유전율막(130)과 NFET의 채널 영역(C)으로 확산될 수 있다. 한편, 제2 트렌치(112) 내에는 이러한 확산막(140)이 형성되어 있지 않으므로 제2 트렌치(112) 내에 형성된 고유전율막(130)과 PFET의 채널 영역(C)은 열처리 과정에서 확산막(140)의 영향을 받지 않게된다.
앞서 설명한 것과 같이, 제1 트렌치(111) 내에 형성된 고유전율막(130)으로 확산된 확산막(140)의 메탈 성분(예를 들어, La)은 제1 트렌치(111) 내에 형성된 고유전율막(130)의 유전율을 증가시킬 수 있다. 또한, NFET의 채널 영역(C)으로 확산된 확산막(140)의 메탈 성분(예를 들어, La)은 NFET의 워크펑션을 조절하여 NFET의 성능을 향상시킬 수 있다.
이 때, 보호막(150)은 열처리 과정에서 확산막(140)이 산화되는 것을 방지하는 역할을 할 수 있다. 본 실시예에서, 이러한 열처리가 수행되는 동안 반도체 기판(100)의 제1 영역(NFET) 상에는 폴리 실리콘막(135)이 형성되어 있으므로, 보호막(150)은 열처리 과정에서 확산막(140)이 폴리 실리콘막(135)으로부터 산화되는 것을 방지하는 역할을 할 수 있다.
다음 도 1을 참조하면, 애싱(ashing) 등의 공정을 통해 반도체 기판(100)의 제1 영역(NFET) 상에 형성된 폴리 실리콘막(도 5의 135)을 제거한다. 이어서, 제1 트렌치(111) 내에 형성된 보호막(150) 상에 예를 들어, TiAl, TiN, Ti, 및 Al을 순차적으로 형성한 후, Al CMP 공정을 수행하여 도시된 제1 메탈 게이트 구조물(161)을 형성할 수 있다. 하지만, 본 실시예에 따른 제1 메탈 게이트 구조물(161)의 구성이 이러한 예시에 제한되는 것은 아니며, 필요에 따라 그 구성은 앞서 설명한 것과 같이 얼마든지 변형될 수 있다. 한편, 제1 메탈 게이트 구조물(161)은 앞서 설명한 것과 같이 NFET의 성능 향상을 위한 N타입 워크펑션막(미도시)을 포함할 수 있다.
이어서, 제2 트렌치(112) 내에 형성된 고유전율막(도 5의 130) 상에 예를 들어, TaN, TiN, 및 Al을 순차적으로 형성한 후, Al CMP 공정을 수행함으로써, 제2 메탈 게이트 구조물(162)을 형성한다. 이 때, 제2 메탈 게이트 구조물(162)은 앞서 설명한 것과 같이 PFET의 성능 향상을 위한 P타입 워크펑션막(미도시) 또는, 하부 P타입 워크펑션막(미도시)과 상부 N타입 워크펑션막(미도시)을 포함할 수 있다.
이렇게 제1 및 제2 게이트 메탈 구조물(161, 162)의 형성이 완료되면, 비록 도시하지는 않았으나, NFET 및 PFET과 층간 절연막(110) 상부에 형성된 컨택(미도시)을 전기적으로 연결하기 위한 연결 배선(미도시)을 층간 절연막(110)을 관통하도록 형성할 수 있다.
이상에서는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에 대한 일 예를 설명하였으나, 본 발명이 이에 제한되는 것은 아니다. 이하에서는, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에 대한 다른 예를 설명하도록 한다.
먼저, 도 2 내지 도 4에 도시된 것과 같이, 제1 영역(NFET)과 제2 영역(PFET)을 포함하는 반도체 기판(100)과, 제1 및 제2 영역(NFET, PFET)에 각각 형성된 제1 및 제2 트렌치(111, 112)를 준비한다. 그리고, 제1 및 제2 트렌치(111, 112) 내에 각각 인터페이스막(125), 고유전율막(130), 확산막(140), 및 보호막(150)을 순차적으로 형성한다. 이에 대해서는 앞서 충분히 설명한바, 중복된 설명은 생략하도록 한다.
이어서, 도 6을 참조하면, 반도체 기판(100)의 제1 영역(NFET) 상에 선택적으로 폴리 실리콘막(미도시)을 형성한 후, 노출된 제2 트렌치(112) 내에 형성된 보호막(150) 및 확산막(140)을 순차적으로 제거한다. 이어서, 애싱(ashing) 등의 공정을 통해 반도체 기판(100)의 제1 영역(NFET) 상에 형성된 폴리 실리콘막(미도시)을 제거한다.
이어서, 반도체 기판(100)을 열처리한다. 반도체 기판(100)이 열처리되는 동안 제1 트렌치(111) 내에 형성된 확산막(140)에 포함된 물질(예를 들어, 메탈)은 제1 트렌치(11) 내에 형성된 고유전율막(130)과 NFET의 채널 영역(C)으로 확산될 수 있다.
이 때, 반도체 기판(100)의 제1 영역(NFET) 상에는 폴리 실리콘막(135)이 형성되어 있지 않으므로, 확산막(150)은 외부로 노출된 상태일 수 있다. 따라서, 이 경우, 보호막(150)은 열처리 과정에서 확산막(140)이 외부 환경으로부터 산화되는 것을 방지하는 역할을 할 수 있다.
이후, 제1 트렌치(111) 내에 제1 메탈 게이트 구조물(161)을 형성하고, 제2 트렌치(112) 내에 제2 메탈 게이트 구조물(162)을 형성하는 것은, 앞서 설명한 것과 동일한 바, 중복된 설명은 생략하도록 한다.
이상에서 본 발명의 제1 실시예에 따른 반도체 장치 및 그 예시적인 제조 방법들에 대해 설명하였으나, 본 발명이 이에 제한되는 것은 아니며, 그 구조 및 제조 방법들은 본 발명의 기술적 사상의 범위 내에서 얼마든지 변형될 수 있다.
다음 도 7을 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 7은 본 발명의 제2 실시예에 따른 반도체 장치의 단면도이다. 이하에서는 앞서 설명한 실시예들과 중복된 설명은 생략하도록 하고, 그 차이점을 위주로 설명하도록 한다.
도 7을 참조하면, 본 실시예에 따른 반도체 장치의 제2 트렌치(112) 내에는 제1 트렌치(111)와 동일하게 확산막(140)과 보호막(150)이 순차적으로 형성될 수 있다. 하지만, 본 실시예에서 제2 트렌치(112) 내에 형성된 확산막(140)의 하부에는, 확산막(140)의 확산을 방지하는 확산 방지막(170)이 추가로 형성될 수 있다.
확산 방지막(170)은 도시된 것과 같이 제2 트렌치(112)의 측벽을 따라 상부로 연장되어 형성될 수 있다. 이러한 확산 방지막(170)은 예를 들어, 메탈 산화막으로 이루어진 확산막(140)의 메탈이 제2 고유전율막(132)이나 PFET의 채널 영역(C)으로 확산되는 것을 방지하는 역할을 할 수 있다. 따라서, 본 실시예에 따른 반도체 장치는 앞서 설명한 실시예들과 달리, 제2 트렌치(112) 내에도 확산막(140)과 보호막(150)이 순차적으로 형성되어있으나, 확산 방지막(170)의 존재로 인해, 앞서 설명한 실시예들과 동일한 효과를 가질 수 있다.
본 발명의 몇몇 실시예에서, 확산 방지막(170)은 P타입 워크펑션막을 포함할 수 있다. 이러한 확산 방지막(170)의 예로는, 메탈 질화막을 들 수 있다. 구체적으로, 확산 방지막(170)은 예를 들어, TiN막일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 또한, 본 발명의 다른 몇몇 실시예에서, 확산 방지막(170)은 메탈 질화막과 메탈을 포함하는 이중막 구조일 수 있다. 구체적으로, 확산 방지막(170)은 예를 들어, TiN과 Al을 포함하는 이중막 구조일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 또 다른 몇몇 실시예에서, 확산 방지막(170)은 예를 들어, 제1 메탈 질화막, 메탈, 및 제2 메탈 질화막을 포함하는 삼중막 구조일 수 있다. 구체적으로, 확산 방지막(170)은 예를 들어, TiN, Al, TiN으로 이루어진 삼중막 구조일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 이러한 확산 방지막(170)의 두께는 예를 들어, 1 내지 100Å일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이하, 도 3 및 도 7 내지 도 10을 참조하여, 이러한 본 발명의 제2 실시예에 따른 반도체 장치의 예시적인 제조 방법에 대해 설명하도록 한다.
도 8 내지 도 10은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저, 도 3에 도시된 것과 같이, 반도체 기판(100)의 제1 영역(NFET)에 제1 트렌치(111)를 형성하고, 반도체 기판(100)의 제2 영역(PFET)에 제2 트렌치(112)를 형성한다. 이에 대해서는 앞서 충분히 설명한바, 중복된 설명은 생략하도록 한다.
다음 도 8을 참조하면, 제1 및 제2 트렌치(111, 112) 내에 인터페이스막(125)을 형성한다. 그리고, 제1 트렌치(111)와 제2 트렌치(112) 내에, CVD 또는 ALD 등을 통해 고유전율막(130) 및 확산 방지막(170)을 순차적으로 형성한다.
본 발명의 몇몇 실시예에서, 확산 방지막(170)은 P타입 워크펑션막을 포함할 수 있다. 이러한 확산 방지막(170)의 예로는, 메탈 질화막을 들 수 있다. 구체적으로, 확산 방지막(170)은 예를 들어, TiN막일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 또한, 본 발명의 다른 몇몇 실시예에서, 확산 방지막(170)은 메탈 질화막과 메탈을 포함하는 이중막 구조일 수 있다. 구체적으로, 확산 방지막(170)은 예를 들어, TiN과 Al을 포함하는 이중막 구조일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 또 다른 몇몇 실시예에서, 확산 방지막(170)은 예를 들어, 제1 메탈 질화막, 메탈, 및 제2 메탈 질화막을 포함하는 삼중막 구조일 수 있다. 구체적으로, 확산 방지막(170)은 예를 들어, TiN, Al, TiN으로 이루어진 삼중막 구조일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 확산 방지막(170)은 예를 들어, 1 내지 100Å의 두께로 형성할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이어서, 반도체 기판(100)의 제2 영역(PFET)을 마스킹하고, 반도체 기판(100)의 제1 영역(NFET)에 형성된 확산 방지막(170)을 선택적으로 제거한다. 그 결과, 확산 방지막(170)은 제2 트렌치(112) 내에는 존재하나, 제1 트렌치(111) 내에는 존재하지 않을 수 있다.
다음 도 9를 참조하면, 제1 트렌치(111)와 제2 트렌치(112) 각각에 확산막(140)과 보호막(150)을 CVD 또는 ALD 등을 통해 순차적으로 형성한다. 이 때, 확산막(140)은 예를 들어, 3 내지 10Å의 두께로 형성될 수 있으며, 보호막(150)은 예를 들어, 11 내지 70Å의 두께로 형성될 수 있다. 이에 따라, 제1 트렌치(111) 내에 형성된 확산막(140)의 하부에는 확산 방지막(170)이 형성되지 않고, 제2 트렌치(112) 내에 형성된 확산막(140)의 하부에는 확산 방지막(170)이 형성될 수 있다.
다음 도 10을 참조하면, 제1 트렌치(111)와 제2 트렌치(112) 각각에 확산막(140)과 보호막(150)이 형성된 반도체 기판(100)을 열처리 한다. 이 때, 제2 트렌치(112) 내에 형성된 확산막(140) 하부에는 확산 방지막(170)이 형성되어 있기 때문에, 확산막(140)에 포함된 물질(예를 들어, 메탈)이 제2 트렌치(112) 내에 형성된 고유전율막(130)이나 PFET의 채널 영역(C)으로 확산되지 못한다. 따라서, 확산막(140)에 포함된 물질(예를 들어, 메탈)은 도시된 것과 같이 제1 트렌치(111) 내에 형성된 고유전율막(130)과 NFET의 채널 영역(C)에만 선택적으로 확산되게 된다.
다음 도 7을 참조하면, 제1 트렌치(111) 내에 형성된 보호막(150) 상에 제1 메탈 게이트 구조물(161)을 형성한다. 또한, 제2 트렌치(112) 내에 형성된 보호막(150) 상에 제2 메탈 게이트 구조물(162)을 형성한다. 이에 대해서는 앞서 충분히 설명한바, 중복된 설명은 생략하도록 한다.
다음 도 11을 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 11은 본 발명의 제3 실시예에 따른 반도체 장치의 단면도이다. 이하에서도 앞서 설명한 실시예들과 중복된 설명은 생략하도록 하고, 그 차이점을 위주로 설명하도록 한다.
도 11을 참조하면, 본 실시예에 따른 반도체 장치의 제2 트렌치(112) 내에 형성된 제2 메탈 게이트 구조물(162) 하부에는 코발트막(cobalt layer)(175)이 더 형성될 수 있다. 이러한 코발트막(175)은 그 상부에 형성되는 메탈의 메탈-필(metal-fill) 특성을 향상시킬 수 있다. 즉, 도시된 것과 같이 제2 트렌치(112) 내에 형성된 보호막(150) 상에 코발트막(175)이 형성될 경우, 그 상부에 제2 메탈 게이트 구조물(162)이 형성될 시, 메탈-필 특성이 향상되므로, 제2 메탈 게이트 구조물(162)이 제2 트렌치(112) 내에 보다 신뢰성 있게 형성될 수 있다.
이러한 코발트막(175)은 CVD 공정 등을 통해 보호막(150) 상에 형성할 수 있다. 이 때, 코발트막(175)의 두께는 예를 들어, 1 내지 20Å일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다음 도 12를 참조하여, 본 발명의 제4 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 12는 본 발명의 제4 실시예에 따른 반도체 장치의 단면도이다. 이하에서도 앞서 설명한 실시예들과 중복된 설명은 생략하도록 하고, 그 차이점을 위주로 설명하도록 한다.
도 12를 참조하면, 본 실시예에 따른 반도체 장치의 제2 트렌치(112) 내에 형성된 확산 방지막(170)은 도시된 것 같이 그 양단이 챔퍼링된(chamfered) 형상일 수 있다. 구체적으로, 확산 방지막(170)은 제2 트렌치(112)의 측벽을 따라 상부로 연장된 U자형으로 형성되되, 그 상면이 제2 트렌치(112)의 상면보다 낮게 형성될 수 있다.
확산 방지막(170)의 형상을 이와 같이 형성할 경우, 그 상부에 형성되는 메탈의 메탈-필 특성이 향상될 수 있다. 따라서, 확산 방지막(170) 상부에 제2 메탈 게이트 구조물(162)이 도시된 것과 같이 형성될 시, 메탈-필 특성이 향상되므로, 제2 메탈 게이트 구조물(162)이 제2 트렌치(112) 내에 보다 신뢰성 있게 형성될 수 있다.
다음 도 13 내지 도 15를 참조하여, 본 발명의 제5 실시예에 따른 반도체 장치에 대해 설명한다.
도 13은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 14는 도 13의 A-A′를 따라 절단한 단면도이다. 도 15는 도 13의 B-B′를 따라 절단한 단면도이다. 도 13 내지 도 15에는, 도 1에 도시된 NFET의 게이트가 핀형 트랜지스터(Fin FET)에 적용된 것을 도시하였다.
도 13 내지 도 15를 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치는 핀(F1), 게이트 전극(222), 리세스(225), 소오스 및 드레인(261) 등을 포함할 수 있다.
핀(F1)은 제2 방향(Y1)을 따라서 길게 연장될 수 있다. 핀(F1)은 기판(200)의 일부일 수도 있고, 기판(200)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 소자 분리막(201)은 핀(F1)의 측면을 덮을 수 있다.
게이트 전극(222)은 핀(F1) 상에, 핀(F1)과 교차하도록 형성될 수 있다. 게이트 전극(222)은 제1 방향(X1)으로 연장될 수 있다.
도시된 것과 같이, 인터페이스막(125)과 제1 고유전율막(131) 상에 형성된 게이트 전극(222)은, 확산막(140), 보호막(150), 및 제1 메탈 게이트 구조물(161) 등을 포함할 수 있다.
리세스(225)는 게이트 전극(222) 양측의 제2 층간 절연막(202) 내에 형성될 수 있다. 리세스(225)의 측벽은 경사져 있어서, 리세스(225)의 형상은 기판(100)에서 멀어질수록 넓어질 수 있다. 한편, 도 13에 도시된 것처럼, 리세스(225)의 폭은 핀(F1)의 폭보다 넓을 수 있다.
소오스 및 드레인(261)은 리세스(225) 내에 형성될 수 있다. 소오스 및 드레인(261)은 상승된(elevated) 소오스 및 드레인 형태일 수 있다. 즉, 소오스 및 드레인(261)의 상면은 제1 층간 절연막(201)의 상면보다 높을 수 있다. 또한, 소오스 및 드레인(261)과 게이트 전극(222)은 스페이서(120)에 의하여 절연될 수 있다.
본 발명의 반도체 장치가, NFET인 경우, 소오스 및 드레인(261)은 기판(200)과 동일 물질 또는, 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 기판(200)이 Si을 포함할 때, 소오스 및 드레인(261)은 Si을 포함하거나, Si 보다 격자 상수가 작은 물질(예를 들어, SiC)을 포함할 수 있다. 이러한 인장 스트레스 물질은 핀(F1)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
다음 도 16 내지 도 18를 참조하여, 본 발명의 제6 실시예에 따른 반도체 장치에 대해 설명한다.
도 16은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 17은 도 16의 C-C′를 따라 절단한 단면도이다. 도 18은 도 16의 D-D′를 따라 절단한 단면도이다. 도 16 내지 도 18에는, 도 12에 도시된 PFET의 게이트가 핀형 트랜지스터(Fin FET)에 적용된 것을 도시하였다. 이하에서는, 앞서 설명한 실시예와 차이점에 대해서만 설명하도록 한다.
도 16 내지 도 18를 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치의 게이트 전극(222)은, 양 단이 챔퍼링된(chamfered) 확산 방지막(170), 확산막(140), 보호막(150), 및 제2 메탈 게이트 구조물(162) 등을 포함할 수 있다.
본 발명의 반도체 장치가, 이처럼 PFET인 경우, 소오스 및 드레인(261)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자 상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 이러한 압축 스트레스 물질은 핀(F1)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
다음 도 19 내지 도 22를 참조하여, 본 발명의 제7 및 제8 실시예에 따른 반도체 장치에 대해 설명한다.
도 19는 본 발명의 제7 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다. 도 20은 본 발명의 제7 실시예에 따른 반도체 장치의 회로도이다. 도 21은 본 발명의 제7 실시예에 따른 반도체 장치의 단면도이다. 도 22는 본 발명의 제8 실시예에 따른 반도체 장치의 단면도이다.
도 19를 참조하면, 반도체 장치는 메모리 영역(300)과 주변(peripheral) 영역(400)을 포함할 수 있다. 메모리 영역(300)은 예를 들어, 메모리 소자가 형성되는 영역일 수 있고, 주변 영역(400)은 주변 회로 소자(peripheral circuit device)가 형성되는 영역일 수 있다.
본 발명의 몇몇 실시예에서, 메모리 영역(300)에는 도 20에 도시된 것과 같은 SRAM 소자 형성될 수 있다. 도 20을 참조하면, 메모리 소자는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터)(INV1, INV2)의 출력 노드에 연결된 제1 전송 트랜지스터(T1) 및 제2 전송 트랜지스터(T2)를 포함할 수 있다. 제1 전송 트랜지스터(T1)와 제2 전송 트랜지스터(T2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 전송 트랜지스터(T1)와 제2 전송 트랜지스터(T2)의 게이트는 각각 워드 라인(WL1, WL2)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 부하 트랜지스터(T5)와 제1 구동 트랜지스터(T3)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 부하 트랜지스터(T6)와 제2 구동 트랜지스터(T4)를 포함할 수 있다. 또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고(노드 NC2 참조), 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다(노드 NC1 참조).
여기서, 제1 부하 트랜지스터(T5)와 제2 부하 트랜지스터(T6) 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 P형 전계효과 트랜지스터(PFET)로 구성될 수 있고, 제1 전송 트랜지스터(T1), 제2 전송 트랜지스터(T2), 제1 구동 트랜지스터(T3), 제2 구동 트랜지스터(T4) 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 N형 전계효과 트랜지스터(NFET)로 구성될 수 있다.
본 발명의 몇몇 실시예에서, 주변 영역(400)은 예를 들어, 입출력(I/O) 영역을 포함할 수 있다. 주변 영역(400)은 메모리 영역(300)에 비해서 밀도(density)가 낮고, 소자간의 간격이 넓을 수 있다. 주변 영역(400)은 로직 영역(410)을 포함할 수 있다. 그리고, 로직 영역(410)에는 앞서 설명한 본 발명의 실시예들에 따른 P형 전계효과 트랜지스터(PFET) 중 어느 하나가 형성될 수 있다.
즉, 도 21에 도시된 것과 같이, 본 발명의 제7 실시예에 따른 반도체 장치에는, 메모리 영역(300)에 SRAM을 구성하는 메모리 소자로서, 도 1에 도시된 NFET과 PFET이 형성될 수 있고, 로직 영역(410)에 주변 회로 소자로서, 도 7에 도시된 PFET이 형성될 수 있다.
한편, 본 발명의 제8 실시예에 따른 반도체 장치에는, 도 22에 도시된 것과 같이, 메모리 영역(300)에 SRAM을 구성하는 메모리 소자로서, 도 7에 도시된 NFET과 PFET이 형성될 수 있고, 로직 영역(410)에 주변 회로 소자로서, 도 12에 도시된 PFET이 형성될 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 앞서 설명한 실시예들 간의 조합은 얼마든지 변형될 수 있다.
다음 도 23 및 도 24를 참조하여, 본 발명의 제9 실시예에 따른 반도체 장치에 대해 설명한다.
도 23은 본 발명의 제9 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다. 도 24는 본 발명의 제9 실시예에 따른 반도체 장치의 단면도이다.
도 23 및 도 24를 참조하면, 반도체 장치는 예를 들어, 메모리 영역(500)과 주변 영역(600)을 포함하는 메모리 장치일 수 있다. 이 때, 주변 영역(600)은 제1 내지 제3 로직 영역(610~630)을 포함할 수 있다.
본 실시예에서, 제1 내지 제3 로직 영역(610~630)은 모두 예를 들어, PFET이 형성되는 영역일 수 있다.
제1 로직 영역(610)에는 예를 들어, 도시된 것과 같이 도 1에 도시된 PFET 형성될 수 있고, 제2 로직 영역(620)에는 예를 들어, 도시된 것과 같이 도 7에 도시된 PFET 형성될 수 있으며, 제3 로직 영역(630)에는 예를 들어, 도시된 것과 같이 도 12에 도시된 PFET 형성될 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 제1 내지 제3 로직 영역(610~630)에 형성되는 PFET의 형상은 필요에 따라 앞서 설명한 실시예들로 얼마든지 변형될 수 있다.
도 25는 본 발명의 실시예들에 따른 반도체 장치가 적용되는 전자 시스템의 블록도이다.
도 25를 참조하면, 전자 시스템(900)은 메모리 시스템(912), 프로세서(914), 램(916), 및 유저인터페이스(918)를 포함할 수 있다. 이러한 전자 시스템(900)의 예로는 모바일 기기나 컴퓨터 등을 들 수 있다.
메모리 시스템(912), 프로세서(914), 램(916), 및 유저인터페이스(918)는 버스(Bus, 920)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(914)는 프로그램을 실행하고 전자 시스템(900)을 제어하는 역할을 할 수 있다. 램(916)은 프로세서(914)의 동작 메모리로서 사용될 수 있다.
예를 들어, 프로세서(914), 램(916), 및/또는 메모리 시스템(912)은 각각 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 그리고, 본 발명의 몇몇 실시예에서, 프로세서(914)와 램(916)은 하나의 패키지에 포함될 수도 있다.
유저 인터페이스(918)는 전자 시스템(900)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(912)은 프로세서(914)의 동작을 위한 코드, 프로세서(914)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(912)은 제어기 및 메모리를 포함할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 기판 111, 112: 트렌치
130~132: 고유전율막 140: 확산막
150: 보호막 161, 162: 메탈 게이트 구조물
170: 확산 방지막

Claims (38)

  1. 제1 영역과 제2 영역을 포함하는 반도체 기판;
    상기 제1 및 제2 영역에 각각 형성된 제1 및 제2 트렌치;
    상기 제1 및 제2 트렌치 내에 각각 형성된 제1 및 제2 고유전율(high-K)막;
    상기 제1 고유전율막 상에 상기 제1 트렌치의 측벽을 따라 상부로 연장되어 형성된 확산막;
    상기 확산막 상에 형성되고, 상기 확산막의 산화를 방지하는 방지하는 보호막;
    상기 보호막 상에 형성된 제1 메탈 게이트 구조물; 및
    상기 제2 고유전율막 상에 형성된 제2 메탈 게이트 구조물을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 확산막은 메탈 산화막을 포함하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 메탈 산화막은 LaO, Y2O3, Lu2O3, SrO 중 적어도 하나를 포함하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 보호막은 메탈 질화막을 포함하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 메탈 질화막은 TiN, TaN 중 적어도 하나를 포함하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 메탈 게이트 구조물과 상기 제2 메탈 게이트 구조물 중 적어도 어느 하나는 다층막 구조인 반도체 장치.
  7. 제 6항에 있어서,
    상기 제1 메탈 게이트 구조물은 N타입 워크펑션(work function)막을 포함하고,
    상기 제2 메탈 게이트 구조물은 P타입 워크펑션막을 포함하는 반도체 장치.
  8. 제 6항에 있어서,
    상기 제1 메탈 게이트 구조물은 N타입 워크펑션막을 포함하고,
    상기 제2 메탈 게이트 구조물은 하부 P타입 워크펑션막과 상부 N타입 워크펑션막을 포함하는 반도체 장치.
  9. 제 1항에 있어서,
    상기 제1 영역은 NFET 영역을 포함하고, 상기 제2 영역은 PFET 영역을 포함하는 반도체 장치.
  10. 제 1항에 있어서,
    상기 제2 고유전율막 상에 형성된 확산 방지막을 더 포함하고,
    상기 확산막은 상기 확산 방지막과 상기 제2 메탈 게이트 구조물 사이에 더 형성되는 반도체 장치.
  11. 제 10항에 있어서,
    상기 확산 방지막은 상기 확산막에 포함된 메탈이 상기 제2 고유전율막 및 상기 반도체 기판의 상기 제2 영역에 확산되는 것을 방지하는 반도체 장치.
  12. 제 10항에 있어서,
    상기 확산 방지막은 메탈 질화막과 메탈을 포함하는 다층막 구조인 반도체 장치.
  13. 제 12항에 있어서,
    상기 메탈 질화막은 TiN을 포함하고,
    상기 메탈은 Al을 포함하는 반도체 장치.
  14. 제 10항에 있어서,
    상기 확산 방지막은 P타입 워크펑션막을 포함하는 반도체 장치.
  15. 제 10항에 있어서,
    상기 제2 메탈 게이트 구조물 하부에 형성된 코발트막을 더 포함하는 반도체 장치.
  16. 제 10항에 있어서,
    상기 확산 방지막은 상기 제2 트렌치의 측벽을 따라 상부로 연장되어 형성되되, 그 상면이 상기 제2 트렌치의 상면보다 낮게 형성되는 반도체 장치.
  17. 제 1항에 있어서,
    상기 반도체 장치는 핀(fin)형 트랜지스터를 포함하는 반도체 장치.
  18. 반도체 기판;
    상기 반도체 기판 상에 형성되고 트렌치를 포함하는 층간 절연막;
    상기 트렌치 내에 형성된 고유전율막;
    상기 고유전율막 상에 상기 트렌치의 측벽을 따라 상부로 연장되어 형성된 제1 두께의 확산막;
    상기 확산막 상에 형성되고, 상기 확산막의 산화를 방지하는 상기 제1 두께보다 큰 제2 두께의 보호막; 및
    상기 보호막 상에 형성된 메탈 게이트 구조물을 포함하는 반도체 장치.
  19. 제 18항에 있어서,
    상기 제1 두께는 3 내지 10Å이고,
    상기 제2 두께는 11 내지 70Å인 반도체 장치.
  20. 제 18항에 있어서,
    상기 메탈 게이트 구조물은 30 내지 120Å 두께의 N타입 워크펑션막을 포함하는 반도체 장치.
  21. 반도체 기판;
    상기 반도체 기판 상에 형성되고 트렌치를 포함하는 층간 절연막;
    상기 트렌치 내에 형성된 고유전율막;
    상기 고유전율막 상에 상기 트렌치의 측벽을 따라 상부로 연장되어 형성되되, 그 상면이 상기 트렌치의 상면보다 낮게 형성된 확산 방지막;
    상기 확산 방지막 상에 상기 트렌치의 측벽을 따라 상부로 연장되어 형성된 확산막;
    상기 확산막 상에 형성되고, 상기 확산막의 산화를 방지하는 보호막; 및
    상기 보호막 상에 형성된 메탈 게이트 구조물을 포함하는 반도체 장치.
  22. 제 21항에 있어서,
    상기 확산 방지막의 두께는 1 내지 100Å이고,
    상기 확산막의 두께는 3 내지 10Å이고,
    상기 보호막의 두께는 11 내지 70Å인 반도체 장치.
  23. 제 21항에 있어서,
    상기 확산 방지막은 P타입 워크펑션막을 포함하고,
    상기 메탈 게이트 구조물은 50 내지 100Å 두께의 N타입 워크펑션막을 포함하는 반도체 장치.
  24. 메모리 영역과, 로직 영역을 포함하는 반도체 기판;
    상기 메모리 영역에 형성된 제1 및 제2 트렌치;
    상기 로직 영역에 형성된 제3 트렌치;
    상기 제1 내지 제3 트렌치 내에 각각 형성된 제1 내지 제3 고유전율(high-K)막;
    상기 제1 고유전율막 상에 순차적으로 형성된 금속 산화막, 상기 금속 산화막의 산화를 방지하는 보호막, 및 제1 메탈 게이트 구조물;
    상기 제2 고유전율막 상에 형성된 제2 메탈 게이트 구조물; 및
    상기 제3 고유전율막 상에 순차적으로 형성된 확산 방지막, 상기 금속 산화막, 및 제3 메탈 게이트 구조물을 포함하는 반도체 장치.
  25. 제 24항에 있어서,
    상기 제3 트렌치 내에 형성된 상기 확산 방지막은 상기 제3 트렌치의 측벽을 따라 상부로 연장되어 형성되되, 그 상면이 상기 제3 트렌치의 상면보다 낮게 형성되는 반도체 장치.
  26. 제 24항에 있어서,
    상기 메모리 영역은 SRAM 영역을 포함하는 반도체 장치.
  27. 제1 영역과 제2 영역을 포함하는 반도체 기판과, 상기 제1 및 제2 영역에 각각 형성된 제1 및 제2 트렌치를 준비하고,
    상기 제1 및 제2 트렌치 내에 각각 고유전율막을 형성하고,
    상기 고유전율막 상에 확산막 및 상기 확산막의 산화를 방지하는 보호막을 순차적으로 형성하고,
    상기 반도체 기판을 열처리하여 상기 제1 트렌치 내에 형성된 상기 확산막에 포함된 물질을 상기 제1 트렌치 내에 형성된 상기 고유전율막과 상기 제1 영역의 반도체 기판에 확산시키고,
    상기 제1 트렌치 내에 형성된 보호막 상에 제1 메탈 게이트 구조물을 형성하고,
    상기 제2 트렌치 내에 형성된 고유전율막 상에 제2 메탈 게이트 구조물을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  28. 제 27항에 있어서,
    상기 확산막에 포함된 물질은 상기 확산막에 포함된 메탈을 포함하는 반도체 장치의 제조 방법.
  29. 제 28항에 있어서,
    상기 확산막은 LaO를 포함하고,
    상기 메탈은 La를 포함하는 반도체 장치의 제조 방법.
  30. 제 27항에 있어서,
    상기 반도체 기판을 열처리 시, 상기 확산막 상에는 폴리 실리콘막이 형성되는 반도체 장치의 제조 방법.
  31. 제 27항에 있어서,
    상기 반도체 기판을 열처리 시, 확산막은 외부로 노출되는 반도체 장치의 제조 방법.
  32. 제 27항에 있어서,
    상기 제2 트렌치 내에 형성된 상기 확산막과 보호막을 제거하는 것을 더 포함하는 반도체 장치의 제조 방법.
  33. 제 27항에 있어서,
    상기 고유전율막 상에 상기 확산막 및 상기 보호막을 순차적으로 형성하기 전,
    상기 제2 트렌치 내에 형성된 상기 고유전율막 상에 확산 방지막을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  34. 제 33항에 있어서,
    상기 확산 방지막은 워크펑션막을 포함하는 반도체 장치의 제조 방법.
  35. 제 34항에 있어서,
    상기 워크펑션막은 P타입 워크펑션막을 포함하는 반도체 장치의 제조 방법.
  36. 제 33항에 있어서,
    상기 제2 메탈 게이트 구조물을 형성하기 전, 코발트막을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  37. 제 36항에 있어서,
    상기 코발트막은 CVD 방식으로 형성하는 반도체 장치의 제조 방법.
  38. 제 27항에 있어서,
    상기 제1 및 제2 트렌치를 준비하는 것은,
    상기 반도체 기판의 제1 및 제2 영역 상에, 각각 더미(dummy) 게이트를 형성하고,
    상기 더미 게이트를 덮도록 층간 절연막을 형성하고,
    상기 층간 절연막을 평탄화하여 상기 더미 게이트를 노출시키고,
    상기 노출된 더미 게이트를 제거하여 상기 제1 및 제2 영역에 각각 상기 제1 및 제2 트렌치를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
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