JP2001284466A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2001284466A
JP2001284466A JP2000090166A JP2000090166A JP2001284466A JP 2001284466 A JP2001284466 A JP 2001284466A JP 2000090166 A JP2000090166 A JP 2000090166A JP 2000090166 A JP2000090166 A JP 2000090166A JP 2001284466 A JP2001284466 A JP 2001284466A
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將 森脇
Takayuki Yamada
隆順 山田
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract

(57)【要約】 【課題】 高性能で且つしきい値電圧の低いｎ型ＭＯＳ
ＦＥＴ及びｐ型ＭＯＳＦＥＴを有する半導体装置を提供
する。 【解決手段】 ｎ型ＭＯＳＦＥＴの第１のゲート電極
は、ゲート絶縁膜１０９Ａの上に形成され、シリコンの
バンドギャップの中央よりも伝導帯側に位置する仕事関
数を持つ第１の金属からなる第１の金属膜１１１Ａと、
該第１の金属膜１１１Ａの上に形成され、シリコンのバ
ンドギャップの中央よりも価電子帯側に位置する仕事関
数を持つ第２の金属からなる第２の金属膜１１２Ａと、
該第２の金属膜１１２Ａの上に形成された低抵抗金属膜
１１３Ａとから構成されている。ｐ型ＭＯＳＦＥＴの第
２のゲート電極は、ゲート絶縁膜１０９Ａの上に形成さ
れた第２の金属からなる第２の金属膜１１２Ａと、該第
２の金属膜１１２Ａの上に形成された低抵抗金属膜１１
３Ａとから構成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、金属膜からなるゲ
ート電極を有するｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥ
Ｔを備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年の半導体装置における高集積化及び
高速化に対する技術進展に伴い、ＭＯＳＦＥＴの微細化
が進められている。ところが、ＭＯＳＦＥＴの微細化に
伴ってゲート絶縁膜の薄膜化を進めると、多結晶シリコ
ンからなる従来のゲート電極においては、ゲートの空乏
化によるＭＯＳＦＥＴの駆動力の低下が顕在化してくる
という問題がある。
【０００３】そこで、この問題を抑制するために、ゲー
ト電極として、ゲートの空乏化が起こらない金属を用い
るメタルゲートプロセスが近年注目されている。このメ
タルゲートは、ゲート電極の抵抗が小さいため、ゲート
電極における信号遅延の低減という観点からも有効であ
る。従って、メタルゲートを用いると、ＭＯＳＦＥＴの
駆動力の向上及び信号遅延の低減という点で高性能化を
図ることができる。尚、メタルゲートとしては、Ｗ若し
くはＴｉＮ等からなる高融点金属膜、又はＡｌ等のよう
に低融点であるが抵抗が極めて小さい金属とＴｉＮ等の
高融点金属との積層膜等が用いられる。
【０００４】ところで、従来のＭＯＳＦＥＴにおいて、
シリコン酸化膜からなるゲート絶縁膜の薄膜化を進める
と、トンネル電流に起因して起きるゲート電極における
リーク電流が増大してくるという問題がある。
【０００５】そこで、この問題を抑制するために、ゲー
ト絶縁膜にＴａ2Ｏ5等の高誘電率材料を用いて、ゲート
絶縁膜の実効的な膜厚を大きくするという手法が研究さ
れている。
【０００６】ところが、ＭＯＳＦＥＴの製造工程におい
ては、ゲート電極の形成後にソース領域及びドレイン領
域を活性化するために高温の熱処理が行なわれるため、
ゲート電極としてＡｌ等の低融点材料を用いること及び
ゲート絶縁膜としてＴａ2Ｏ5に用いることは、熱的安定
性の観点から極めて困難である。
【０００７】そこで、例えば、特開平１０−１８９９６
６号報においては、ゲート電極及びゲート絶縁膜に熱的
に不安定な材料を用いることができる半導体装置の製造
方法が提案されている。以下、この半導体装置の製造方
法について、図１１（ａ）〜（ｄ）を参照しながら説明
する。
【０００８】まず、図１１（ａ）に示すように、ｐ型の
シリコン基板１００の表面部に素子分離領域１１を形成
した後、シリコン基板１００の上に全面に亘って、シリ
コン酸化膜及び多結晶シリコン膜を堆積し、その後、シ
リコン酸化膜及び多結晶シリコン膜をパターニングし
て、ダミーゲート絶縁膜１２及びダミーゲート電極１３
を形成する。次に、ダミーゲート電極１３の側面にシリ
コン窒化膜からなるサイドウォール１４を形成した後、
ダミーゲート電極１３及びサイドウォール１４をマスク
として不純物をイオン注入し、その後、活性化のための
熱処理を行なって、ソース領域又はドレイン領域となる
不純物拡散層１５を形成する。次に、ダミーゲート電極
１３の上に全面に亘ってシリコン酸化膜からなる層間絶
縁膜１６を堆積した後、該層間絶縁膜をＣＭＰ法により
平坦化して、ダミーゲート電極１３を露出させる。
【０００９】次に、図１１（ｂ）に示すように、ダミー
ゲート電極１３及びダミーゲート絶縁膜１２を選択的に
除去して凹状溝１７を形成した後、図１１（ｃ）に示す
ように、層間絶縁膜１６の上に、Ｔａ2Ｏ5膜１８及びＴ
ｉＷ又はＷからなる金属膜１９を順次堆積する。
【００１０】次に、図１１（ｄ）に示すように、Ｔａ2
Ｏ5膜１８及び金属膜１９における層間絶縁膜１６の上
に露出している部分をＣＭＰ法により除去して、Ｔａ2
Ｏ5膜１８からなるゲート絶縁膜１８Ａ及び金属膜１９
からなるゲート電極１９Ａを形成する。
【００１１】従来の半導体装置の製造方法によると、ダ
ミーゲート電極１３及びサイドウォール１４をマスクと
して不純物をイオン注入すると共に、不純物の活性化の
ための熱処理を行なった後、ダミーゲート電極１３及び
ダミーゲート絶縁膜１２を除去し、その後、ゲート絶縁
膜１８Ａ及びゲート電極１９Ａを形成するため、ゲート
絶縁膜１８Ａ及びゲート電極１９Ａに対して高温の熱処
理が加わらないので、ゲート電極としてＡｌ等の低融点
材料を用いることができると共に、ゲート絶縁膜として
Ｔａ2Ｏ5を用いることができる。
【００１２】
【発明が解決しようとする課題】ところが、従来の半導
体装置の製造方法によりメタルゲートを有する相補型Ｍ
ＯＳＦＥＴ（ＣＭＯＳＦＥＴ）を製造すると、ＭＯＳＦ
ＥＴの高性能化を図ることはできるが、しきい値電圧を
低く設定することは困難であるという問題がある。以
下、この問題について詳細に説明する。
【００１３】近年におけるＬＳＩの低消費電力化の進展
は、ＭＯＳＦＥＴの駆動電圧の更なる低減を要求してい
るが、これを実現するためには、ＭＯＳＦＥＴのしきい
値電圧をｎ型ＭＯＳＦＥＴ（ｎチャネル型ＭＯＳＦＥ
Ｔ）及びｐ型ＭＯＳＦＥＴ（ｐチャネル型ＭＯＳＦＥ
Ｔ）のいずれにおいても０．２〜０．３Ｖという低い値
に設定する必要がある。
【００１４】ところで、ポリシリコンゲートを有するＭ
ＯＳＦＥＴにおいては、ｎ型ＭＯＳＦＥＴのゲート電極
にはｎ型の不純物をドーピングすると共にｐ型ＭＯＳＦ
ＥＴのゲート電極にはｐ型の不純物をドーピングするこ
とにより、各ゲート電極における仕事関数差を小さく
し、これによって、ｎ型及びｐ型のＭＯＳＦＥＴのしき
い値電圧を低くしている。
【００１５】ところが、メタルゲートにおいては、ｎ型
又はｐ型の不純物をドーピングすることができないた
め、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴにおいて、
同一の電極材料からなるゲート電極が形成される。この
ため、ＭＯＳＦＥＴの高性能の維持と低しきい値電圧と
の両立が極めて困難になるという問題がある。
【００１６】例えば、メタルゲート電極を構成する電極
材料がシリコンのバンドギャップにおける伝導帯側に偏
った仕事関数を持つ場合、ｎ型ＭＯＳＦＥＴを高性能が
得られる表面チャネル型にしてしきい値電圧を０．２〜
０．３Ｖの低い値に設定することは容易であるが、ｐ型
ＭＯＳＦＥＴのしきい値電圧を０．２〜０．３Ｖの低い
値に設定するには、チャネル領域の表面部にカウンター
ドーピングを行なう必要がある。このため、ｐ型ＭＯＳ
ＦＥＴは、短チャネル効果が現われ易い埋め込みチャネ
ル型になるので、所望の高性能化を実現できなくなると
いう問題がある。
【００１７】また、メタルゲート電極を構成する電極材
料がシリコンのバンドギャップにおける価電子帯側に偏
った仕事関数を持つ場合、ｐ型ＭＯＳＦＥＴを高性能が
得られる表面チャネル型にしてしきい値電圧を０．２〜
０．３Ｖの低い値に設定することは容易であるが、ｎ型
ＭＯＳＦＥＴのしきい値電圧を０．２〜０．３Ｖの低い
値に設定するには、チャネル領域の表面部にカウンター
ドーピングを行なう必要がある。このため、ｎ型ＭＯＳ
ＦＥＴは、短チャネル効果が現われ易い埋め込みチャネ
ル型になるので、所望の高性能化を実現できなくなると
いう問題がある。
【００１８】これに対して、メタルゲート電極を構成す
る電極材料がシリコンのバンドギャップの中間（ミッド
ギャップ）付近の仕事関数を持つ場合には、ｎ型ＭＯＳ
ＦＥＴ及びｐ型ＭＯＳＦＥＴの両方を表面チャネル型に
形成することは可能になるが、しきい値電圧は、ｎ型Ｍ
ＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴのいずれにおいても、
０．５〜０．６Ｖ程度であって高い値となる。
【００１９】前記に鑑み、本発明は、ｎ型ＭＯＳＦＥＴ
及びｐ型ＭＯＳＦＥＴの両方を、高性能で且つしきい値
電圧が低くなるようにすることを目的とする。
【００２０】
【課題を解決するための手段】本発明に係る第１の半導
体装置は、シリコン基板上の絶縁膜に設けられたゲート
電極形成用の第１の凹状溝の底部に形成された第１のゲ
ート絶縁膜と、第１のゲート絶縁膜の上に形成された第
１のゲート電極とを有するｎ型ＭＯＳＦＥＴと、絶縁膜
に設けられたゲート電極形成用の第２の凹状溝の底部に
形成された第２のゲート絶縁膜と、第２のゲート絶縁膜
の上に形成された第２のゲート電極とを有するｐ型ＭＯ
ＳＦＥＴとを備えた半導体装置を対象とし、第１のゲー
ト電極は、第１のゲート絶縁膜の上に形成され、シリコ
ンのバンドギャップの中央よりも伝導帯側に位置する仕
事関数を持つ第１の金属又はその化合物からなり、第１
の凹状溝内に第１の凹部を有する第１の金属膜と、第１
の金属膜の上に形成され、シリコンのバンドギャップの
中央よりも価電子帯側に位置する仕事関数を持つ第２の
金属又はその化合物からなり、第１の凹部内に第２の凹
部を有する第２の金属膜と、第２の凹部に充填された低
抵抗金属からなる第１の低抵抗金属膜とから構成され、
第２のゲート電極は、第２のゲート絶縁膜の上に形成さ
れ、第２の金属又はその化合物からなり、第２の凹状溝
内に第３の凹部を有する第３の金属膜と、第３の凹部に
充填された低抵抗金属からなる第２の低抵抗金属膜とか
ら構成されている。
【００２１】第１の半導体装置によると、ｎ型ＭＯＳＦ
ＥＴの第１のゲート電極とシリコン基板との間の仕事関
数差は、第１の金属膜とシリコン基板との仕事関数差、
つまりシリコンのバンドギャップにおける中央よりも伝
導帯側に位置する仕事関数を持つ第１の金属とシリコン
との仕事関数差により決まるため、ｎ型ＭＯＳＦＥＴの
しきい値電圧を低い値に設定することができる。また、
ｐ型ＭＯＳＦＥＴの第２のゲート電極とシリコン基板と
の間の仕事関数差は、第２の金属膜とシリコン基板との
仕事関数差、つまりシリコンのバンドギャップにおける
中央よりも価電子帯側に位置する仕事関数を持つ第２の
金属とシリコンとの仕事関数差により決まるため、ｐ型
ＭＯＳＦＥＴのしきい値電圧も低い値に設定することが
できる。
【００２２】また、第１のゲート電極及び第２のゲート
電極は、いずれも低抵抗金属からなる低抵抗金属膜を有
しているため、第１の金属膜及び第２の金属膜を高い抵
抗値を持つ金属により形成したとしても、第１のゲート
電極及び第２のゲート電極の抵抗が高くなる事態を回避
できる。
【００２３】さらに、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳ
ＦＥＴのいずれにおいても、チャネル領域の表面部にカ
ウンタードーピングを行なう必要がないため、表面チャ
ネル型にして高性能化を図ることができる。
【００２４】第１の半導体装置において、第１の金属
は、Ｚｒ、Ｎｂ、Ｔａ、Ｍｏ、Ｖ、Ｔｉ、Ｈｆ、Ａｌ又
はＴａＮであり、第２の金属は、Ｐｔ、Ｉｒ、Ｒｅ、Ｒ
ｕＯ2、Ｎｉ又はＣｏであることが好ましい。
【００２５】本発明に係る第２の半導体装置は、シリコ
ン基板上の絶縁膜に設けられたゲート電極形成用の第１
の凹状溝の底部に形成された第１のゲート絶縁膜と、第
１のゲート絶縁膜の上に形成された第１のゲート電極と
を有するｎ型ＭＯＳＦＥＴと、絶縁膜に設けられたゲー
ト電極形成用の第２の凹状溝の底部に形成された第２の
ゲート絶縁膜と、第２のゲート絶縁膜の上に形成された
第２のゲート電極とを有するｐ型ＭＯＳＦＥＴとを備え
た半導体装置を対象とし、第２のゲート電極は、第２の
ゲート絶縁膜の上に形成され、シリコンのバンドギャッ
プの中央よりも価電子帯側に位置する仕事関数を持つ第
１の金属又はその化合物からなり、第２の凹状溝内に第
１の凹部を有する第１の金属膜と、第１の金属膜の上に
形成され、シリコンのバンドギャップの中央よりも伝導
帯側に位置する仕事関数を持つ第２の金属又はその化合
物からなり、第１の凹部内に第２の凹部を有する第２の
金属膜と、第２の凹部に充填された低抵抗金属からなる
第１の低抵抗金属膜とから構成され、第１のゲート電極
は、第２のゲート絶縁膜の上に形成され、第２の金属又
はその化合物からなり、第２の凹状溝内に第３の凹部を
有する第３の金属膜と、第３の凹部に充填された低抵抗
金属からなる第２の低抵抗金属膜とから構成されてい
る。
【００２６】第２の半導体装置によると、ｎ型ＭＯＳＦ
ＥＴの第１のゲート電極とシリコン基板との間の仕事関
数差は、第２の金属膜とシリコン基板との仕事関数差、
つまりシリコンのバンドギャップにおける中央よりも伝
導帯側に位置する仕事関数を持つ第２の金属とシリコン
との仕事関数差により決まるため、ｎ型ＭＯＳＦＥＴの
しきい値電圧を低い値に設定することができる。また、
ｐ型ＭＯＳＦＥＴの第２のゲート電極とシリコン基板と
の間の仕事関数差は、第１の金属膜とシリコン基板との
仕事関数差、つまりシリコンのバンドギャップにおける
中央よりも価電子帯側に位置する仕事関数を持つ第１の
金属とシリコンとの仕事関数差により決まるため、ｐ型
ＭＯＳＦＥＴのしきい値電圧も低い値に設定することが
できる。
【００２７】また、第１のゲート電極及び第２のゲート
電極は、いずれも低抵抗金属からなる低抵抗金属膜を有
しているため、第１の金属膜及び第２の金属膜を高い抵
抗値を持つ金属により形成したとしても、第１のゲート
電極及び第２のゲート電極の抵抗値が高くなる事態を回
避できる。
【００２８】さらに、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳ
ＦＥＴのいずれにおいても、チャネル領域の表面部にカ
ウンタードーピングを行なう必要がないため、表面チャ
ネル型にして高性能化を図ることができる。
【００２９】第２の半導体装置において、第１の金属
は、Ｐｔ、Ｉｒ、Ｒｅ、ＲｕＯ2 、Ｎｉ又はＣｏであ
り、第２の金属は、Ｚｒ、Ｎｂ、Ｔａ、Ｍｏ、Ｖ、Ｔ
ｉ、Ｈｆ、Ａｌ又はＴａＮであることが好ましい。
【００３０】本発明に係る第３の半導体装置は、シリコ
ン基板上の絶縁膜に設けられたゲート電極形成用の第１
の凹状溝の底部に形成された第１のゲート絶縁膜と、第
１のゲート絶縁膜の上に形成された第１のゲート電極と
を有するｎ型ＭＯＳＦＥＴと、絶縁膜に設けられたゲー
ト電極形成用の第２の凹状溝の底部に形成された第２の
ゲート絶縁膜と、第２のゲート絶縁膜の上に形成された
第２のゲート電極とを有するｐ型ＭＯＳＦＥＴとを備え
た半導体装置を対象とし、第１のゲート電極は、第１の
ゲート絶縁膜の上に形成され、シリコンのバンドギャッ
プの中央よりも伝導帯側に位置する仕事関数を持つ第１
の金属又はその化合物からなり、第１の凹状溝内に凹部
を有する金属膜と、凹部に充填され、シリコンのバンド
ギャップの中央よりも価電子帯側に位置する仕事関数を
持ち且つ低抵抗金属である第２の金属又はその化合物か
らなる第１の低抵抗金属膜とから構成され、第２のゲー
ト電極は、第２のゲート絶縁膜の上に形成され且つ第２
の凹状溝に充填された第２の金属又はその化合物からな
る第２の低抵抗金属膜から構成されている。
【００３１】第３の半導体装置によると、ｎ型ＭＯＳＦ
ＥＴの第１のゲート電極とシリコン基板との間の仕事関
数差は、金属膜とシリコン基板との仕事関数差、つまり
シリコンのバンドギャップにおける中央よりも伝導帯側
に位置する仕事関数を持つ第１の金属とシリコンとの仕
事関数差により決まるため、ｎ型ＭＯＳＦＥＴのしきい
値電圧を低い値に設定することができる。また、ｐ型Ｍ
ＯＳＦＥＴの第２のゲート電極とシリコン基板との間の
仕事関数差は、第２の低抵抗金属膜とシリコン基板との
仕事関数差、つまりシリコンのバンドギャップにおける
中央よりも価電子帯側に位置する仕事関数を持つ第２の
金属とシリコンとの仕事関数差により決まるため、ｐ型
ＭＯＳＦＥＴのしきい値電圧も低い値に設定することが
できる。
【００３２】また、第１のゲート電極は、低抵抗金属膜
を有しているため、金属膜を高い抵抗値を持つ金属によ
り形成しても、第１のゲート電極の抵抗値が高くなる事
態を回避できる。第２のゲート電極は、低抵抗金属膜か
ら構成されているため該第２のゲート電極の低抵抗化を
図ることができる。
【００３３】さらに、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳ
ＦＥＴのいずれにおいても、チャネル領域の表面部にカ
ウンタードーピングを行なう必要がないため、表面チャ
ネル型にして高性能化を図ることができる。
【００３４】第３の半導体装置において、第１の金属
は、Ｚｒ、Ｎｂ、Ｔａ、Ｍｏ、Ｖ、Ｔｉ、Ｈｆ、Ａｌ又
はＴａＮであり、第２の金属は、Ｐｔ、Ｉｒ、Ｎｉ又は
Ｃｏであることが好ましい。
【００３５】本発明に係る第４の半導体装置は、シリコ
ン基板上の絶縁膜に設けられたゲート電極形成用の第１
の凹状溝の底部に形成された第１のゲート絶縁膜と、第
１のゲート絶縁膜の上に形成された第１のゲート電極と
を有するｎ型ＭＯＳＦＥＴと、絶縁膜に設けられたゲー
ト電極形成用の第２の凹状溝の底部に形成された第２の
ゲート絶縁膜と、第２のゲート絶縁膜の上に形成された
第２のゲート電極とを有するｐ型ＭＯＳＦＥＴとを備え
た半導体装置を対象とし、第２のゲート電極は、第２の
ゲート絶縁膜の上に形成され、シリコンのバンドギャッ
プの中央よりも価電子帯側に位置する仕事関数を持つ第
１の金属又はその化合物からなり、第２の凹状溝内に凹
部を有する金属膜と、凹部に充填され、シリコンのバン
ドギャップの中央よりも伝導帯側に位置する仕事関数を
持ち且つ低抵抗金属である第２の金属又はその化合物か
らなる第１の低抵抗金属膜とから構成され、第１のゲー
ト電極は、第１のゲート絶縁膜の上に形成され且つ第１
の凹状溝に充填された第２の金属又はその化合物からな
る第２の低抵抗金属膜から構成されている。
【００３６】第４の半導体装置によると、ｎ型ＭＯＳＦ
ＥＴの第１のゲート電極とシリコン基板との間の仕事関
数差は、第２の低抵抗金属膜とシリコン基板との仕事関
数差、つまりシリコンのバンドギャップにおける中央よ
りも伝導帯側に位置する仕事関数を持つ第２の金属とシ
リコンとの仕事関数差により決まるため、ｎ型ＭＯＳＦ
ＥＴのしきい値電圧を低い値に設定することができる。
また、ｐ型ＭＯＳＦＥＴの第２のゲート電極とシリコン
基板との間の仕事関数差は、金属膜とシリコン基板との
仕事関数差、つまりシリコンのバンドギャップにおける
中央よりも価電子帯側に位置する仕事関数を持つ第１の
金属とシリコンとの仕事関数差により決まるため、ｐ型
ＭＯＳＦＥＴのしきい値電圧も低い値に設定することが
できる。
【００３７】また、第１のゲート電極は、低抵抗金属膜
から構成されているため、該第１のゲート電極の低抵抗
化を図ることができる。第２のゲート電極は、低抵抗金
属膜を有するため、金属膜を高い抵抗値を持つ金属によ
り形成しても、第２のゲート電極の抵抗値が高くなる事
態を回避できる。
【００３８】さらに、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳ
ＦＥＴのいずれにおいても、チャネル領域の表面部にカ
ウンタードーピングを行なう必要がないため、表面チャ
ネル型にして高性能化を図ることができる。
【００３９】第４の半導体装置において、第１の金属
は、Ｐｔ、Ｉｒ、Ｒｅ、ＲｕＯ2 、Ｎｉ又はＣｏであ
り、第２の金属は、Ｚｒ、Ｍｏ又はＡｌであることが好
ましい。
【００４０】本発明に係る第５の半導体装置は、シリコ
ン基板上に堆積された絶縁膜に設けられたゲート電極形
成用の第１の凹状溝の底部に形成された第１のゲート絶
縁膜と、第１のゲート絶縁膜の上に形成された第１のゲ
ート電極とを有するｎ型ＭＯＳＦＥＴと、絶縁膜に設け
られたゲート電極形成用の第２の凹状溝の底部に形成さ
れた第２のゲート絶縁膜と、第２のゲート絶縁膜の上に
形成された第２のゲート電極とを有するｐ型ＭＯＳＦＥ
Ｔとを備えた半導体装置を対象とし、第１のゲート電極
は、第１のゲート絶縁膜の上に形成され、シリコンのバ
ンドギャップの中央よりも伝導帯側に位置する仕事関数
を持つ第１の金属又はその化合物からなり、第１の凹状
溝内に第１の凹部を有する第１の金属膜と、第１の凹部
に充填された低抵抗金属からなる第１の低抵抗金属膜と
から構成され、第２のゲート電極は、第２のゲート絶縁
膜の上に形成され、シリコンのバンドギャップの中央よ
りも価電子帯側に位置する仕事関数を持つ第２の金属又
はその化合物からなり、第２の凹状溝内に第２の凹部を
有する第２の金属膜と、第２の凹部に充填された低抵抗
金属からなる第２の低抵抗金属膜とから構成されてい
る。
【００４１】第５の半導体装置によると、ｎ型ＭＯＳＦ
ＥＴの第１のゲート電極とシリコン基板との間の仕事関
数差は、第１の金属膜とシリコン基板との仕事関数差、
つまりシリコンのバンドギャップにおける中央よりも伝
導帯側に位置する仕事関数を持つ第１の金属とシリコン
との仕事関数差により決まるため、ｎ型ＭＯＳＦＥＴの
しきい値電圧を低い値に設定することができる。また、
ｐ型ＭＯＳＦＥＴの第２のゲート電極とシリコン基板と
の間の仕事関数差は、第２の金属膜とシリコン基板との
仕事関数差、つまりシリコンのバンドギャップにおける
中央よりも価電子帯側に位置する仕事関数を持つ第２の
金属とシリコンとの仕事関数差により決まるため、ｐ型
ＭＯＳＦＥＴのしきい値電圧も低い値に設定することが
できる。
【００４２】また、第１のゲート電極及び第２のゲート
電極は、低抵抗金属からなる低抵抗金属膜を有している
ため、第１の金属膜及び第２の金属膜を高い抵抗値を持
つ金属により形成しても、第１のゲート電極及び第２の
ゲート電極の抵抗値が高くなる事態を回避できる。
【００４３】さらに、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳ
ＦＥＴのいずれにおいても、チャネル領域の表面部にカ
ウンタードーピングを行なう必要がないため、表面チャ
ネル型にして高性能化を図ることができる。
【００４４】特に、第５の半導体装置によると、第１の
ゲート電極及び第２のゲート電極を、第１又は第２の金
属膜と低抵抗金属膜とからなる２つの金属膜により構成
したため、第１又は第２の凹状溝の内部における仕事関
数差を規制する金属膜が占める体積の割合を低減でき
る。このため、極めて微細なＭＯＳＦＥＴを形成する場
合でも、第１及び第２の凹状溝の内部に低抵抗金属膜を
確実に充填することができる。
【００４５】第５の半導体装置において、第１の金属
は、Ｚｒ、Ｎｂ、Ｔａ、Ｍｏ、Ｖ、Ｔｉ、Ｈｆ、Ａｌ又
はＴａＮであり、第２の金属は、Ｐｔ、Ｉｒ、Ｒｅ、Ｒ
ｕＯ2、Ｎｉ又はＣｏであることが好ましい。
【００４６】本発明に係る第１の半導体装置の製造方法
は、シリコン基板上の絶縁膜におけるｎ型ＭＯＳＦＥＴ
形成領域にゲート電極形成用の第１の凹状溝を形成する
と共に、絶縁膜におけるｐ型ＭＯＳＦＥＴ形成領域にゲ
ート電極形成用の第２の凹状溝を形成する工程と、第１
の凹状溝の底部に第１のゲート絶縁膜を形成すると共
に、第２の凹状溝の底部に第２のゲート絶縁膜を形成す
る工程と、絶縁膜の上に、第１の凹状溝を露出させる一
方、第２の凹状溝を覆うレジストパターンを形成する工
程と、絶縁膜及びレジストパターンの上に、シリコンの
バンドギャップの中央よりも伝導帯側に位置する仕事関
数を持つ第１の金属又はその化合物を堆積して、第１の
凹状溝内に第１の凹部を有する第１の金属膜を形成した
後、レジストパターンの上に堆積されている第１の金属
又はその化合物からなる膜をレジストパターンと共にリ
フトオフする工程と、絶縁膜の上に、シリコンのバンド
ギャップの中央よりも価電子帯側に位置する仕事関数を
持つ第２の金属又はその化合物を堆積して、第１の凹部
内に第２の凹部を有する第２の金属膜を形成すると共に
第２の凹状溝内に第３の凹部を有する第３の金属膜を形
成する工程と、絶縁膜の上に低抵抗金属を堆積して、第
２の凹部内に第１の低抵抗金属膜を形成すると共に第３
の凹部内に第２の低抵抗金属膜を形成する工程と、絶縁
膜の上に堆積されている、低抵抗金属からなる膜、第２
の金属又はその化合物からなる膜及び第１の金属又はそ
の化合物からなる膜を除去して、第１の金属膜、第２の
金属膜及び第１の低抵抗金属膜からなるｎ型ＭＯＳＦＥ
Ｔの第１のゲート電極を形成すると共に、第３の金属膜
及び第２の低抵抗金属膜からなるｐ型ＭＯＳＦＥＴの第
２のゲート電極を形成する工程とを備えている。
【００４７】第１の半導体装置の製造方法によると、レ
ジストパターンを用いて第１の凹状溝の内部にのみ、シ
リコンのバンドギャップの中央よりも伝導帯側に位置す
る仕事関数を持つ第１の金属又はその化合物からなる第
１の金属膜を形成した後、シリコンのバンドギャップの
中央よりも価電子帯側に位置する仕事関数を持つ第２の
金属又はその化合物を堆積して第２の金属膜及び第３の
金属膜を形成し、その後、第２の金属膜の上に第１の低
抵抗金属膜を形成すると共に第３の金属膜の上に第２の
低抵抗金属膜を形成するため、第１の金属膜、第２の金
属膜及び第１の低抵抗金属膜からなるｎ型ＭＯＳＦＥＴ
の第１のゲート電極を確実に形成することができると共
に、第３の金属膜及び第２の低抵抗金属膜からなるｐ型
ＭＯＳＦＥＴの第２のゲート電極を確実に形成すること
ができる。
【００４８】第１の半導体装置の製造方法において、第
１の金属は、Ｚｒ、Ｎｂ、Ｔａ、Ｍｏ、Ｖ、Ｔｉ、Ｈ
ｆ、Ａｌ又はＴａＮであり、第２の金属は、Ｐｔ、Ｉ
ｒ、Ｒｅ、ＲｕＯ2 、Ｎｉ又はＣｏであることが好まし
い。
【００４９】本発明に係る第２の半導体装置の製造方法
は、シリコン基板上の絶縁膜におけるｎ型ＭＯＳＦＥＴ
形成領域にゲート電極形成用の第１の凹状溝を形成する
と共に、前記絶縁膜におけるｐ型ＭＯＳＦＥＴ形成領域
にゲート電極形成用の第２の凹状溝を形成する工程と、
第１の凹状溝の底部に第１のゲート絶縁膜を形成すると
共に、第２の凹状溝の底部に第２のゲート絶縁膜を形成
する工程と、絶縁膜の上に、第２の凹状溝を露出させる
一方、第１の凹状溝を覆うレジストパターンを形成する
工程と、絶縁膜及びレジストパターンの上に、シリコン
のバンドギャップの中央よりも価電子帯側に位置する仕
事関数を持つ第１の金属又はその化合物を堆積して、第
２の凹状溝内に第１の凹部を有する第１の金属膜を形成
した後、レジストパターンの上に堆積されている第１の
金属又はその化合物からなる膜をレジストパターンと共
にリフトオフする工程と、絶縁膜の上に、シリコンのバ
ンドギャップの中央よりも伝導帯側に位置する仕事関数
を持つ第２の金属又はその化合物を堆積して、第１の凹
部内に第２の凹部を有する第２の金属膜を形成すると共
に第１の凹状溝内に第３の凹部を有する第３の金属膜を
形成する工程と、絶縁膜の上に低抵抗金属を堆積して、
第２の凹部内に第１の低抵抗金属膜を形成すると共に第
３の凹部内に第２の低抵抗金属膜を形成する工程と、絶
縁膜の上に堆積されている、低抵抗金属からなる膜、第
２の金属又はその化合物からなる膜及び第１の金属又は
その化合物からなる膜を除去して、第３の金属膜及び第
２の低抵抗金属膜からなるｎ型ＭＯＳＦＥＴの第１のゲ
ート電極を形成すると共に、第１の金属膜、第２の金属
膜及び第１の低抵抗金属膜からなるｐ型ＭＯＳＦＥＴの
第２のゲート電極を形成する工程とを備えている。
【００５０】第２の半導体装置の製造方法によると、レ
ジストパターンを用いて第２の凹状溝の内部にのみ、シ
リコンのバンドギャップの中央よりも価電子帯側に位置
する仕事関数を持つ第１の金属又はその化合物からなる
第１の金属膜を形成した後、シリコンのバンドギャップ
の中央よりも伝導帯側に位置する仕事関数を持つ第２の
金属又はその化合物を堆積して第２の金属膜及び第３の
金属膜を形成し、その後、第２の金属膜の上に第１の低
抵抗金属膜を形成すると共に第３の金属膜の上に第２の
低抵抗金属膜を形成するため、第３の金属膜及び第２の
低抵抗金属膜からなるｎ型ＭＯＳＦＥＴの第１のゲート
電極を形成することができると共に、第１の金属膜、第
２の金属膜及び第１の低抵抗金属膜からなるｐ型ＭＯＳ
ＦＥＴの第２のゲート電極を形成することができる。従
って、第１の半導体装置を確実に形成することができ
る。
【００５１】第２の半導体装置の製造方法において、第
１の金属は、Ｐｔ、Ｉｒ、Ｒｅ、ＲｕＯ2 、Ｎｉ又はＣ
ｏであり、第２の金属は、Ｚｒ、Ｎｂ、Ｔａ、Ｍｏ、
Ｖ、Ｔｉ、Ｈｆ、Ａｌ又はＴａＮであることが好まし
い。
【００５２】本発明に係る第３の半導体装置の製造方法
は、シリコン基板上の絶縁膜におけるｎ型ＭＯＳＦＥＴ
形成領域にゲート電極形成用の第１の凹状溝を形成する
と共に、前記絶縁膜におけるｐ型ＭＯＳＦＥＴ形成領域
にゲート電極形成用の第２の凹状溝を形成する工程と、
第１の凹状溝の底部に第１のゲート絶縁膜を形成すると
共に、第２の凹状溝の底部に第２のゲート絶縁膜を形成
する工程と、絶縁膜の上に、第１の凹状溝を露出させる
一方、第２の凹状溝を覆うレジストパターンを形成する
工程と、絶縁膜及びレジストパターンの上に、シリコン
のバンドギャップの中央よりも伝導帯側に位置する仕事
関数を持つ第１の金属又はその化合物を堆積して、第１
の凹状溝内に凹部を有する金属膜を形成した後、レジス
トパターンの上に堆積されている第１の金属又はその化
合物からなる膜をレジストパターンと共にリフトオフす
る工程と、絶縁膜の上に、シリコンのバンドギャップの
中央よりも価電子帯側に位置する仕事関数を持ち且つ低
抵抗金属である第２の金属又はその化合物を堆積して、
凹部内に第１の低抵抗金属膜を形成すると共に第２の凹
状部内に第２の低抵抗金属膜を形成する工程と、絶縁膜
の上に堆積されている、第２の金属又はその化合物から
なる膜及び第１の金属又はその化合物からなる膜を除去
して、第１の金属膜及び第１の低抵抗金属膜からなるｎ
型ＭＯＳＦＥＴの第１のゲート電極を形成すると共に、
第２の低抵抗金属膜からなるｐ型ＭＯＳＦＥＴの第２の
ゲート電極を形成する工程とを備えている。
【００５３】第３の半導体装置の製造方法によると、レ
ジストパターンを用いて第１の凹状溝の内部にのみ、シ
リコンのバンドギャップの中央よりも伝導帯側に位置す
る仕事関数を持つ第１の金属又はその化合物からなる金
属膜を形成した後、シリコンのバンドギャップの中央よ
りも価電子帯側に位置する仕事関数を持ち且つ低抵抗金
属である第２の金属又はその化合物を堆積して第１の低
抵抗金属膜及び第２の低抵抗金属膜を形成するため、第
１の金属膜及び第１の低抵抗金属膜からなるｎ型ＭＯＳ
ＦＥＴの第１のゲート電極を形成することができると共
に、第２の低抵抗金属膜からなるｐ型ＭＯＳＦＥＴの第
２のゲート電極を形成することができる。従って、第３
の半導体装置を確実に形成することができる。
【００５４】特に、第３の半導体装置の製造方法による
と、第１及び第２のゲート電極を形成するためには、金
属膜及び低抵抗金属膜からなる２つの金属膜のみでよい
ので、第１又は第２の半導体装置の製造方法に比べて、
第３の金属膜を堆積する工程を削減できると共に絶縁膜
の上に堆積されている金属膜を除去する工程が容易にな
る。
【００５５】第３の半導体装置の製造方法において、第
１の金属は、Ｚｒ、Ｎｂ、Ｔａ、Ｍｏ、Ｖ、Ｔｉ、Ｈ
ｆ、Ａｌ又はＴａＮであり、第２の金属は、Ｐｔ、Ｉ
ｒ、Ｎｉ又はＣｏであることが好ましい。
【００５６】本発明に係る第４の半導体装置の製造方法
は、シリコン基板上の絶縁膜におけるｎ型ＭＯＳＦＥＴ
形成領域にゲート電極形成用の第１の凹状溝を形成する
と共に、前記絶縁膜におけるｐ型ＭＯＳＦＥＴ形成領域
にゲート電極形成用の第２の凹状溝を形成する工程と、
第１の凹状溝の底部に第１のゲート絶縁膜を形成すると
共に、第２の凹状溝の底部に第２のゲート絶縁膜を形成
する工程と、絶縁膜の上に、第２の凹状溝を露出させる
一方、第１の凹状溝を覆うレジストパターンを形成する
工程と、絶縁膜及びレジストパターンの上に、シリコン
のバンドギャップの中央よりも価電子帯側に位置する仕
事関数を持つ第１の金属又はその化合物を堆積して、第
２の凹状溝内に凹部を有する金属膜を形成した後、レジ
ストパターンの上に堆積されている第１の金属又はその
化合物からなる膜をレジストパターンと共にリフトオフ
する工程と、絶縁膜の上に、シリコンのバンドギャップ
の中央よりも伝導帯側に位置する仕事関数を持ち且つ低
抵抗金属である第２の金属又はその化合物を堆積して、
凹部内に第１の低抵抗金属膜を形成すると共に第１の凹
状溝内に第２の低抵抗金属膜を形成する工程と、絶縁膜
の上に堆積されている、第２の金属又はその化合物から
なる膜及び第１の金属又はその化合物からなる膜を除去
して、第２の低抵抗金属膜からなるｎ型ＭＯＳＦＥＴの
第１のゲート電極を形成すると共に、金属膜及び第１の
低抵抗金属膜からなるｐ型ＭＯＳＦＥＴの第２のゲート
電極を形成する工程とを備えている。
【００５７】第４の半導体装置の製造方法によると、レ
ジストパターンを用いて第２の凹状溝の内部にのみ、シ
リコンのバンドギャップの中央よりも価電子帯側に位置
する仕事関数を持つ第１の金属又はその化合物からなる
金属膜を形成した後、シリコンのバンドギャップの中央
よりも伝導帯側に位置する仕事関数を持ち且つ低抵抗金
属である第２の金属又はその化合物を堆積して第１の低
抵抗金属膜及び第２の低抵抗金属膜を形成するため、第
２の低抵抗金属膜からなるｎ型ＭＯＳＦＥＴの第１のゲ
ート電極を形成することができると共に、金属膜及び第
１の低抵抗金属膜からなるｐ型ＭＯＳＦＥＴの第２のゲ
ート電極を形成することができる。従って、第４の半導
体装置を確実に形成することができる。
【００５８】特に、第４の半導体装置の製造方法による
と、第１及び第２のゲート電極を形成するためには、金
属膜及び低抵抗金属膜からなる２つの金属膜のみでよい
ので、第１又は第２の半導体装置の製造方法に比べて、
第３の金属膜を堆積する工程を削減できると共に絶縁膜
の上に堆積されている金属膜を除去する工程が容易にな
る。
【００５９】第４の半導体装置の製造方法において、第
１の金属は、Ｐｔ、Ｉｒ、Ｒｅ、ＲｕＯ2 、Ｎｉ又はＣ
ｏであり、第２の金属は、Ｚｒ、Ｍｏ又はＡｌであるこ
とが好ましい。
【００６０】本発明に係る第５の半導体装置の製造方法
は、シリコン基板上に堆積された絶縁膜におけるｎ型Ｍ
ＯＳＦＥＴ形成領域にゲート電極形成用の第１の凹状溝
を形成すると共に、絶縁膜におけるｐ型ＭＯＳＦＥＴ形
成領域にゲート電極形成用の第２の凹状溝を形成する工
程と、第１の凹状溝の底部に第１のゲート絶縁膜を形成
すると共に、第２の凹状溝の底部に第２のゲート絶縁膜
を形成する工程と、絶縁膜の上に、第１の凹状溝を露出
させる一方、第２の凹状溝を覆う第１のレジストパター
ンを形成する工程と、絶縁膜及び第１のレジストパター
ンの上に、シリコンのバンドギャップの中央よりも伝導
帯側に位置する仕事関数を持つ第１の金属又はその化合
物を堆積して、第１の凹状溝内に第１の凹部を有する第
１の金属膜を形成した後、第１のレジストパターンの上
に堆積されている第１の金属又はその化合物からなる膜
を第１のレジストパターンと共にリフトオフする工程
と、絶縁膜の上に、第２の凹状溝を露出させる一方、第
１の凹状溝を覆う第２のレジストパターンを形成する工
程と、絶縁膜及び第２のレジストパターンの上に、シリ
コンのバンドギャップの中央よりも価電子帯側に位置す
る仕事関数を持つ第２の金属又はその化合物を堆積し
て、第２の凹状溝内に第２の凹部を有する第２の金属膜
を形成した後、第２のレジストパターンの上に堆積され
ている第２の金属又はその化合物からなる膜を第２のレ
ジストパターンと共にリフトオフする工程と、絶縁膜の
上に低抵抗金属を堆積して、第１の凹部内に第１の低抵
抗金属膜を形成すると共に第２の凹部内に第２の低抵抗
金属膜を形成する工程と、絶縁膜の上に堆積されてい
る、低抵抗金属からなる膜、第２の金属又はその化合物
からなる膜及び第１の金属又はその化合物からなる膜を
除去して、第１の金属膜及び第１の低抵抗金属膜からな
るｎ型ＭＯＳＦＥＴの第１のゲート電極を形成すると共
に、第２の金属膜及び第２の低抵抗金属膜からなるｐ型
ＭＯＳＦＥＴの第２のゲート電極を形成する工程とを備
えている。
【００６１】第５の半導体装置の製造方法によると、第
１のレジストパターンを用いて第１の凹状溝の内部にの
み、シリコンのバンドギャップの中央よりも伝導帯側に
位置する仕事関数を持つ第１の金属又はその化合物から
なる第１の金属膜を形成した後、第２のレジストパター
ンを用いて第２の凹状溝の内部にのみ、シリコンのバン
ドギャップの中央よりも価電子帯側に位置する仕事関数
を持つ第２の金属又はその化合物からなる第２の金属膜
を形成し、その後、第１の金属膜の上に第１の低抵抗金
属膜を形成すると共に第２の金属膜の上に第２の低抵抗
金属膜を形成するため、第１の金属膜及び第１の低抵抗
金属膜からなるｎ型ＭＯＳＦＥＴの第１のゲート電極を
形成することができると共に、第２の金属膜及び第２の
低抵抗金属膜からなるｐ型ＭＯＳＦＥＴの第２のゲート
電極を形成することができる。従って、第５の半導体装
置を確実に形成することができる。
【００６２】特に、第５の半導体装置の製造方法による
と、第１のゲート電極及び第２のゲート電極を、第１又
は第２の金属膜と低抵抗金属膜とからなる２つの金属膜
により構成したため、第１又は第２の凹状溝の内部にお
ける仕事関数差を規制する金属膜が占める体積の割合を
低減できる。このため、極めて微細なＭＯＳＦＥＴを形
成する場合でも、第１及び第２の凹状溝の内部に低抵抗
金属膜を確実に充填することができる。
【００６３】第５の半導体装置の製造方法において、第
１の金属は、Ｚｒ、Ｎｂ、Ｔａ、Ｍｏ、Ｖ、Ｔｉ、Ｈ
ｆ、Ａｌ又はＴａＮであり、第２の金属は、Ｐｔ、Ｉ
ｒ、Ｒｅ、ＲｕＯ2 、Ｎｉ又はＣｏであることが好まし
い。
【００６４】本発明に係る第６の半導体装置の製造方法
は、シリコン基板上に堆積された絶縁膜におけるｎ型Ｍ
ＯＳＦＥＴ形成領域にゲート電極形成用の第１の凹状溝
を形成すると共に、絶縁膜におけるｐ型ＭＯＳＦＥＴ形
成領域にゲート電極形成用の第２の凹状溝を形成する工
程と、第１の凹状溝の底部に第１のゲート絶縁膜を形成
すると共に、第２の凹状溝の底部に第２のゲート絶縁膜
を形成する工程と、絶縁膜の上に、第２の凹状溝を露出
させる一方、第１の凹状溝を覆う第１のレジストパター
ンを形成する工程と、絶縁膜及び第１のレジストパター
ンの上に、シリコンのバンドギャップの中央よりも価電
子帯側に位置する仕事関数を持つ第１の金属又はその化
合物を堆積して、第２の凹状溝内に第１の凹部を有する
第１の金属膜を形成した後、第１のレジストパターンの
上に堆積されている第１の金属又はその化合物からなる
膜を第１のレジストパターンと共にリフトオフする工程
と、絶縁膜の上に、第１の凹状溝を露出させる一方、第
２の凹状溝を覆う第２のレジストパターンを形成する工
程と、絶縁膜及び第２のレジストパターンの上に、シリ
コンのバンドギャップの中央よりも伝導帯側に位置する
仕事関数を持つ第２の金属又はその化合物を堆積して、
第１の凹状溝内に第２の凹部を有する第２の金属膜を形
成した後、第２のレジストパターンの上に堆積されてい
る第２の金属又はその化合物からなる膜を第２のレジス
トパターンと共にリフトオフする工程と、絶縁膜の上に
低抵抗金属を堆積して、第１の凹部内に第１の低抵抗金
属膜を形成すると共に第２の凹部内に第２の低抵抗金属
膜を形成する工程と、絶縁膜の上に堆積されている、低
抵抗金属からなる膜、第２の金属又はその化合物からな
る膜及び第１の金属又はその化合物からなる膜を除去し
て、第２の金属膜及び第２の低抵抗金属膜からなるｎ型
ＭＯＳＦＥＴの第１のゲート電極を形成すると共に、第
１の金属膜及び第１の低抵抗金属膜からなるｐ型ＭＯＳ
ＦＥＴの第２のゲート電極を形成する工程とを備えてい
る。
【００６５】第６の半導体装置の製造方法によると、第
１のレジストパターンを用いて第２の凹状溝の内部にの
み、シリコンのバンドギャップの中央よりも価電子帯側
に位置する仕事関数を持つ第１の金属又はその化合物か
らなる第１の金属膜を形成した後、第２のレジストパタ
ーンを用いて第１の凹状溝の内部にのみ、シリコンのバ
ンドギャップの中央よりも伝導帯側に位置する仕事関数
を持つ第２の金属又はその化合物からなる第２の金属膜
を形成し、その後、第１の金属膜の上に第１の低抵抗金
属膜を形成すると共に第２の金属膜の上に第２の低抵抗
金属膜を形成するため、第２の金属膜及び第２の低抵抗
金属膜からなるｎ型ＭＯＳＦＥＴの第１のゲート電極を
形成することができると共に、第１の金属膜及び第１の
低抵抗金属膜からなるｐ型ＭＯＳＦＥＴの第２のゲート
電極を形成することができる。従って、第５の半導体装
置を確実に形成することができる。
【００６６】特に、第６の半導体装置の製造方法による
と、第１のゲート電極及び第２のゲート電極を、第１又
は第２の金属膜と低抵抗金属膜とからなる２つの金属膜
により構成したため、第１又は第２の凹状溝の内部にお
ける仕事関数差を規制する金属膜が占める体積の割合を
低減できる。このため、極めて微細なＭＯＳＦＥＴを形
成する場合でも、第１及び第２の凹状溝の内部に低抵抗
金属膜を確実に充填することができる。
【００６７】第６の半導体装置の製造方法において、第
１の金属は、Ｐｔ、Ｉｒ、Ｒｅ、ＲｕＯ2 、Ｎｉ又はＣ
ｏであり、第２の金属は、Ｚｒ、Ｎｂ、Ｔａ、Ｍｏ、
Ｖ、Ｔｉ、Ｈｆ、Ａｌ又はＴａＮであることが好まし
い。
【００６８】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置及びその製造方法に
ついて、図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）を
参照しながら説明する。
【００６９】まず、図１（ａ）に示すように、ｐ型のシ
リコン基板１００の表面部に、素子分離領域１０１、ｎ
型のウェル領域及びｐ型のウェル領域（図示は省略して
いる。）を形成した後、シリコン基板１００の上に、５
ｎｍ程度の厚さを有するシリコン酸化膜及び１５０ｎｍ
程度の厚さを有する多結晶シリコン膜を形成し、その
後、該シリコン酸化膜及び多結晶シリコン膜をパターニ
ングして、ダミーゲート絶縁膜１０２及びダミーゲート
電極１０３を形成する。
【００７０】次に、ダミーゲート電極１０３をマスクと
して、シリコン基板１００のｎ型ＭＯＳＦＥＴ形成領域
には、Ａｓ等のｎ型不純物を８ｋｅＶ程度の注入エネル
ギーでイオン注入すると共に、シリコン基板１００のｐ
型ＭＯＳＦＥＴ形成領域には、ＢＦ2 等のｐ型不純物を
５ｋｅＶ程度の注入エネルギーでイオン注入する。
【００７１】次に、シリコン基板１００の上に全面に亘
って、５０ｎｍ程度の膜厚を持つシリコン窒化膜を堆積
した後、該シリコン窒化膜に対して異方性エッチングを
行なうことにより、ダミーゲート電極１０３の側面にシ
リコン窒化膜からなるサイドウォール１０４を形成す
る。
【００７２】次に、ダミーゲート電極１０３及びサイド
ウォール１０４をマスクとして、シリコン基板１００の
ｎ型ＭＯＳＦＥＴ形成領域には、Ａｓ等のｎ型不純物を
４０ｋｅＶ程度の注入エネルギーでイオン注入すると共
に、シリコン基板１００のｐ型ＭＯＳＦＥＴ形成領域に
は、ＢＦ2 等のｐ型不純物を１５ｋｅＶ程度の注入エネ
ルギーでイオン注入した後、アニール処理を施してｎ型
及びｐ型の不純物を活性化することにより、ソース領域
又はドレイン領域となるｎ型不純物拡散層１０５及びｐ
型不純物拡散層１０６を形成する。
【００７３】次に、ＣＶＤ法により、シリコン基板１０
０の上に全面に亘って、シリコン酸化膜からなり６００
ｎｍ程度の厚さを有する層間絶縁膜１０７を堆積した
後、例えば化学的機械研磨（ＣＭＰ）法を用いて、図１
（ｂ）に示すように、層間絶縁膜１０７を平坦化すると
共にダミーゲート電極１０３を露出させる。
【００７４】次に、例えばＫＯＨ等のアルカリ溶液を用
いるウェットエッチングを行なうことにより、ダミーゲ
ート電極１０３を除去して、図１（ｃ）に示すように、
ゲート電極形成用の凹状溝１０８を形成する。
【００７５】次に、フッ酸等を用いるウェットエッチン
グを行なってダミーゲート絶縁膜１０２を除去した後、
例えば化学気相成長（ＣＶＤ）法により、図１（ｄ）に
示すように、凹状溝１０８の内部を含む層間絶縁膜１０
７の上に全面に亘って、約５ｎｍの厚さを有しゲート絶
縁膜となるＴａ2Ｏ5膜１０９を堆積する。
【００７６】次に、図２（ａ）に示すように、ｐ型ＭＯ
ＳＦＥＴ形成領域を覆うレジストパターン１１０を形成
した後、スパッタ法により、シリコンのバンドギャップ
における中央よりも伝導帯側に位置する仕事関数を持つ
第１の金属（例えばＺｒ）又は該第１の金属の化合物か
らなり約１０ｎｍの厚さを有する第１の金属膜１１１を
全面的に堆積する。
【００７７】次に、図２（ｂ）に示すように、レジスト
パターン１１０を除去することにより、第１の金属膜１
１１におけるレジストパターン１１０の上面及び側面に
位置する部分をリフトオフにより取り除いて、第１の金
属膜１１１をｎ型ＭＯＳＦＥＴ形成領域にのみ残存させ
る。
【００７８】ところで、レジストパターン１１０の厚さ
としては、ｐ型ＭＯＳＦＥＴ形成領域を確実に覆うこと
ができれば特に問題はないが、第１の金属膜１１１の厚
さに比べて十分に大きい厚さ、例えば３００ｎｍ以上に
することが好ましい。その理由は、レジストパターン１
１０の厚さが第１の金属膜１１１の厚さに比べて十分に
大きいと、スパッタ法が有する段差被覆特性により、図
２（ａ）に示すように、第１の金属膜１１１はレジスト
パターン１１０の側面の下端部において途切れるため、
レジストパターン１１０を除去すると、第１の金属膜１
１１におけるレジストパターン１１０の上面及び側面に
位置する部分は、レジストパターン１１０の側面の下端
部に残存することなく、容易且つ確実に取り除かれるか
らである。
【００７９】次に、図２（ｃ）に示すように、スパッタ
法又はＣＶＤ法により、シリコンのバンドギャップにお
ける中央よりも価電子帯側に位置する仕事関数を持つ第
２の金属（例えばＰｔ）又は該第２の金属の化合物から
なり約１０ｎｍの厚さを有する第２の金属膜１１２を全
面的に堆積した後、スパッタ法又はＣＶＤ法により、第
２の金属膜１１２の上に全面に亘って、Ａｌ等の低抵抗
金属からなり約２００ｎｍの厚さを有する低抵抗金属膜
１１３を堆積する。
【００８０】次に、図２（ｄ）に示すように、低抵抗金
属膜１１３、第２の金属膜１１２、第１の金属膜１１１
及びＴａ2Ｏ5膜１０９における層間絶縁膜１０７の上に
露出する部分（凹状溝１０８の外側に位置する部分）を
例えばＣＭＰ法により除去して、ｎ型ＭＯＳＦＥＴ形成
領域に、Ｔａ2Ｏ5膜１０９からなるゲート絶縁膜１０９
Ａと、パターン化された第１の金属膜１１１Ａ、パター
ン化された第２の金属膜１１２Ａ及びパターン化された
低抵抗金属膜１１３Ａの積層膜からなる第１のゲート電
極とを形成すると共に、ｐ型ＭＯＳＦＥＴ形成領域に、
Ｔａ2Ｏ5膜１０９からなるゲート絶縁膜１０９Ａと、パ
ターン化された第２の金属膜１１２Ａ及びパターン化さ
れた低抵抗金属膜１１３Ａの積層膜からなる第２のゲー
ト電極とを形成する。
【００８１】第１の実施形態によると、ｎ型ＭＯＳＦＥ
Ｔ形成領域に形成される第１のゲート電極とシリコン基
板１００との間の仕事関数差は、ゲート絶縁膜１０９Ａ
を介して接するパターン化された第１の金属膜１１１Ａ
とシリコン基板１００との仕事関数差、つまりシリコン
のバンドギャップにおける中央よりも伝導帯側に位置す
る仕事関数を持つ第１の金属とシリコンとの仕事関数差
により決まるため、ｎ型ＭＯＳＦＥＴのしきい値電圧を
低い値に設定することができる。また、ｐ型ＭＯＳＦＥ
Ｔ形成領域に形成される第２のゲート電極とシリコン基
板１００との間の仕事関数差は、ゲート絶縁膜１０９Ａ
を介して接するパターン化された第２の金属膜１１２Ａ
とシリコン基板１００との仕事関数差、つまりシリコン
のバンドギャップにおける中央よりも価電子帯側に位置
する仕事関数を持つ第２の金属とシリコンとの仕事関数
差により決まるため、ｐ型ＭＯＳＦＥＴのしきい値電圧
も低い値に設定することができる。
【００８２】また、第１のゲート電極及び第２のゲート
電極は、いずれもＡｌ等の低抵抗金属からなるパターン
化された低抵抗金属膜１１３Ａを有しているため、パタ
ーン化された第１の金属膜１１１Ａ及び第２の金属膜１
１２Ａを高い抵抗値を持つ金属により形成したとして
も、第１のゲート電極及び第２のゲート電極の抵抗が高
くなる事態を回避できる。
【００８３】さらに、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳ
ＦＥＴのいずれにおいても、チャネル領域の表面部にカ
ウンタードーピングを行なう必要がないため、短チャネ
ル効果が現われ難いので、ＭＯＳＦＥＴの高性能化を実
現できる。
【００８４】尚、第１の実施形態においては、第１の金
属膜１１１は、スパッタ法により形成したが、これに代
えて、ＣＶＤ法により形成してもよい。第１の金属膜１
１１をスパッタ法により形成すると、図１０（ａ）に示
すように、第１の金属膜１１１はレジストパターン１１
０の側面の下端部において途切れるが、第１の金属膜１
１１をＣＶＤ法により形成すると、図１０（ｂ）に示す
ように、第１の金属膜１１１はレジストパターン１１０
の側面の下端部において連続する。このため、レジスト
パターン１１０を除去したときに、図１０（ｃ）に示す
ように、第１の金属膜１１１はレジストパターン１１０
の側面の下端部に残存してしまう。この場合には、第２
の金属膜１１２は第１の金属膜１１１の残存部の上側に
おいて途切れる恐れがあるが、第２の金属膜１１２及び
第１の金属膜１１１における層間絶縁膜１０７の上側に
位置する部分は、ＣＭＰ工程において除去されるので、
特に支障はない。
【００８５】（第１の実施形態の変形例）以下、本発明
の第１の実施形態の変形例に係る半導体装置及びその製
造方法について、図３（ａ）〜（ｄ）を参照しながら説
明する。
【００８６】まず、第１の実施形態と同様にして、ｐ型
のシリコン基板１００の表面部に、素子分離領域１０
１、サイドウォール１０４、ｎ型不純物拡散層１０５、
ｐ型不純物拡散層１０６、層間絶縁膜１０７及びゲート
電極形成用の凹状溝を形成した後、例えばＣＶＤ法によ
り、図３（ａ）に示すように、凹状溝の内部を含む層間
絶縁膜１０７の上に全面に亘って、約５ｎｍの厚さを有
しゲート絶縁膜となるＴａ2Ｏ5膜１０９を堆積する。次
に、ｎ型ＭＯＳＦＥＴ形成領域を覆うレジストパターン
１５０を形成した後、スパッタ法により、シリコンのバ
ンドギャップにおける中央よりも価電子帯側に位置する
仕事関数を持つ第１の金属（例えばＰｔ）又は該第１の
金属の化合物からなり約１０ｎｍの厚さを有する第１の
金属膜１５１を全面的に堆積する。
【００８７】次に、図３（ｂ）に示すように、レジスト
パターン１５０を除去することにより、第１の金属膜１
５１におけるレジストパターン１５０の上面及び側面に
位置する部分をリフトオフにより取り除いて、第１の金
属膜１５１をｐ型ＭＯＳＦＥＴ形成領域にのみ残存させ
る。
【００８８】次に、図３（ｃ）に示すように、スパッタ
法又はＣＶＤ法により、シリコンのバンドギャップにお
ける中央よりも伝導帯側に位置する仕事関数を持つ第２
の金属（例えばＺｒ）又は該第２の金属の化合物からな
り約１０ｎｍの厚さを有する第２の金属膜１５２を全面
的に堆積した後、スパッタ法又はＣＶＤ法により、第２
の金属膜１５２の上に全面に亘って、Ａｌ等の低抵抗金
属からなり約２００ｎｍの厚さを有する低抵抗金属膜１
５３を堆積する。
【００８９】次に、図３（ｄ）に示すように、低抵抗金
属膜１５３、第２の金属膜１５２、第１の金属膜１５１
及びＴａ2Ｏ5膜１０９における層間絶縁膜１０７の上に
露出する部分を例えばＣＭＰ法により除去して、ｎ型Ｍ
ＯＳＦＥＴ形成領域に、Ｔａ 2Ｏ5膜１０９からなるゲー
ト絶縁膜１０９Ａと、パターン化された第２の金属膜１
５２Ａ及びパターン化された低抵抗金属膜１５３Ａの積
層膜からなる第１のゲート電極とを形成すると共に、ｐ
型ＭＯＳＦＥＴ形成領域に、Ｔａ2Ｏ5膜１０９からなる
ゲート絶縁膜１０９Ａと、パターン化された第１の金属
膜１５１Ａ、パターン化された第２の金属膜１５２Ａ及
びパターン化された低抵抗金属膜１５３Ａの積層膜から
なる第２のゲート電極とを形成する。
【００９０】第１の実施形態の変形例によると、ｎ型Ｍ
ＯＳＦＥＴ形成領域に形成される第１のゲート電極とシ
リコン基板１００との間の仕事関数差は、ゲート絶縁膜
１０９Ａを介して接するパターン化された第２の金属膜
１５２Ａとシリコン基板１００との仕事関数差、つまり
シリコンのバンドギャップにおける中央よりも伝導帯側
に位置する仕事関数を持つ第２の金属とシリコンとの仕
事関数差により決まるため、ｎ型ＭＯＳＦＥＴのしきい
値電圧を低い値に設定することができる。また、ｐ型Ｍ
ＯＳＦＥＴ形成領域に形成される第２のゲート電極とシ
リコン基板１００との間の仕事関数差は、ゲート絶縁膜
１０９Ａを介して接するパターン化された第１の金属膜
１５１Ａとシリコン基板１００との仕事関数差、つまり
シリコンのバンドギャップにおける中央よりも価電子帯
側に位置する仕事関数を持つ第１の金属とシリコンとの
仕事関数差により決まるため、ｐ型ＭＯＳＦＥＴのしき
い値電圧も低い値に設定することができる。
【００９１】また、第１のゲート電極及び第２のゲート
電極は、いずれもＡｌ等の低抵抗金属からなるパターン
化された低抵抗金属膜１５３Ａを有しているため、パタ
ーン化された第１の金属膜１５１Ａ及び第２の金属膜１
５２Ａを高い抵抗値を持つ金属により形成したとして
も、第１のゲート電極及び第２のゲート電極の抵抗値が
高くなる事態を回避できる。
【００９２】さらに、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳ
ＦＥＴのいずれにおいても、チャネル領域の表面部にカ
ウンタードーピングを行なう必要がないため、短チャネ
ル効果が現われ難いので、ＭＯＳＦＥＴの高性能化を実
現できる。
【００９３】尚、第１の実施形態及びその変形例におい
ては、ゲート絶縁膜１０９Ａを、Ｔａ2Ｏ5膜１０９によ
り形成したが、これに代えて、ＴｉＯ2 膜、ＺｒＳｉＯ
2 膜、ＨｆＳｉＯ2 膜又は（Ｂａ，Ｓｒ）ＴｉＯ3 膜等
の高誘電率材料膜により形成してもよいし、シリコン酸
化膜により形成してもよい。また、ゲート絶縁膜１０９
Ａとなる絶縁膜の形成方法は、ＣＶＤ法に代えて、スパ
ッタ法又はＰＶＤ法であってもよい。
【００９４】また、第１の実施形態における第１の金属
膜１１１又はその変形例における第２の金属膜１５２を
構成する金属、つまりシリコンのバンドギャップにおけ
る中央よりも伝導帯側に位置する仕事関数を持つ金属と
しては、Ｚｒを用いたが、これに代えて、Ｎｂ、Ｔａ、
Ｍｏ、Ｖ、Ｔｉ、Ｈｆ、Ａｌ若しくはＴａＮ又はこれら
の金属の化合物を用いてもよい。
【００９５】また、第１の実施形態における第２の金属
膜１１２又はその変形例における第１の金属膜１５１を
構成する金属、つまりシリコンのバンドギャップにおけ
る中央よりも価電子帯側に位置する仕事関数を持つ金属
としては、Ｐｔを用いたが、これに代えて、Ｉｒ、Ｒ
ｅ、ＲｕＯ2 、Ｎｉ若しくはＣｏ又はこれらの金属の化
合物を用いてもよい。
【００９６】また、第１の実施形態及びその変形例にお
いては、低抵抗金属膜１１３、１５３を構成する金属、
つまり低抵抗金属としては、Ａｌを用いたが、これに代
えて、Ｃｕ等の低融点材料又はＷ等の低抵抗の高融点金
属を用いてもよい。もっとも、Ａｌ又はＣｕ等のような
低融点金属を用いる場合には、第１の金属膜１１１、１
５１及び第２の金属膜１１２、１５２としては、バリア
性に優れた金属を用いることが好ましい。
【００９７】また、第１の実施形態及びその変形例にお
いては、第１の金属膜１１１、１５１及び第２の金属膜
１１２、１５２の膜厚は、それぞれ約１０ｎｍであった
が、これに限定されるものではなく、第１の金属膜１１
１、１５１及び第２の金属膜１１２、１５２の膜厚が均
一になると共に、第１の金属膜１１１、１５１及び第２
の金属膜１１２、１５２とシリコン基板１００との間で
所望の仕事関数差を発現してｎ型及びｐ型のＭＯＳＦＥ
Ｔのしきい値電圧を低い値に設定できる限りにおいて小
さくしてもよい。
【００９８】さらに、第１の実施形態の変形例において
は、第１の金属膜１５１は、スパッタ法により形成した
が、これに代えて、ＣＶＤ法により形成してもよい。第
１の金属膜１５１をスパッタ法により形成するメリット
は第１の実施形態と同様である。
【００９９】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置及びその製造方法について、
図４（ａ）〜（ｄ）を参照しながら説明する。
【０１００】まず、第１の実施形態と同様にして、ｐ型
のシリコン基板２００の表面部に、素子分離領域２０
１、サイドウォール２０４、ｎ型不純物拡散層２０５、
ｐ型不純物拡散層２０６、層間絶縁膜２０７及びゲート
電極形成用の凹状溝を形成した後、例えばＣＶＤ法によ
り、図４（ａ）に示すように、凹状溝の内部を含む層間
絶縁膜２０７の上に全面に亘って、約５ｎｍの厚さを有
しゲート絶縁膜となるＴａ2Ｏ5膜２０９を堆積する。次
に、ｐ型ＭＯＳＦＥＴ形成領域を覆うレジストパターン
２１０を形成した後、スパッタ法により、シリコンのバ
ンドギャップにおける中央よりも伝導帯側に位置する仕
事関数を持つ第１の金属（例えばＺｒ）又は該第１の金
属の化合物からなり約１０ｎｍの厚さを有する金属膜２
１１を全面的に堆積する。
【０１０１】次に、図４（ｂ）に示すように、レジスト
パターン２１０を除去することにより、金属膜２１１に
おけるレジストパターン２１０の上面及び側面に位置す
る部分をリフトオフにより取り除いて、金属膜２１１を
ｎ型ＭＯＳＦＥＴ形成領域にのみ残存させる。
【０１０２】次に、図４（ｃ）に示すように、スパッタ
法又はＣＶＤ法により、シリコンのバンドギャップにお
ける中央よりも価電子帯側に位置する仕事関数を持つと
共に低抵抗金属である第２の金属（例えばＰｔ）又は該
第２の金属の化合物からなり約１５０ｎｍの厚さを有す
る低抵抗金属膜２１２を全面的に堆積する。
【０１０３】次に、図４（ｄ）に示すように、低抵抗金
属膜２１２、金属膜２１１及びＴａ 2Ｏ5膜２０９におけ
る層間絶縁膜２０７の上に露出する部分を例えばＣＭＰ
法により除去して、ｎ型ＭＯＳＦＥＴ形成領域に、Ｔａ
2Ｏ5膜２０９からなるゲート絶縁膜２０９Ａと、パター
ン化された金属膜２１１Ａ及びパターン化された低抵抗
金属膜２１２Ａの積層膜からなる第１のゲート電極とを
形成すると共に、ｐ型ＭＯＳＦＥＴ形成領域に、Ｔａ2
Ｏ5膜２０９からなるゲート絶縁膜２０９Ａと、パター
ン化された低抵抗金属膜２１２Ａからなる第２のゲート
電極とを形成する。
【０１０４】第２の実施形態によると、ｎ型ＭＯＳＦＥ
Ｔ形成領域に形成される第１のゲート電極とシリコン基
板２００との間の仕事関数差は、ゲート絶縁膜２０９Ａ
を介して接するパターン化された金属膜２１１Ａとシリ
コン基板２００との仕事関数差、つまりシリコンのバン
ドギャップにおける中央よりも伝導帯側に位置する仕事
関数を持つ第１の金属とシリコンとの仕事関数差により
決まるため、ｎ型ＭＯＳＦＥＴのしきい値電圧を低い値
に設定することができる。また、ｐ型ＭＯＳＦＥＴ形成
領域に形成される第２のゲート電極とシリコン基板２０
０との間の仕事関数差は、ゲート絶縁膜２０９Ａを介し
て接するパターン化された低抵抗金属膜２１２Ａとシリ
コン基板２００との仕事関数差、つまりシリコンのバン
ドギャップにおける中央よりも価電子帯側に位置する仕
事関数を持つ第２の金属とシリコンとの仕事関数差によ
り決まるため、ｐ型ＭＯＳＦＥＴのしきい値電圧も低い
値に設定することができる。
【０１０５】また、第１のゲート電極は、Ｐｔ等の低抵
抗金属からなるパターン化された低抵抗金属膜２１２Ａ
を有しているため、パターン化された金属膜２１１Ａを
高い抵抗値を持つ金属により形成しても、第１のゲート
電極の抵抗値が高くなる事態を回避できる。
【０１０６】また、第２のゲート電極は、Ｐｔ等の低抵
抗金属からなるパターン化された低抵抗金属膜２１２Ａ
からなるため、第２のゲート電極の低抵抗化を図ること
ができる。
【０１０７】さらに、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳ
ＦＥＴのいずれにおいても、チャネル領域の表面部にカ
ウンタードーピングを行なう必要がないため、短チャネ
ル効果が現われ難いので、ＭＯＳＦＥＴの高性能化を実
現できる。
【０１０８】特に、第２の実施形態においては、第１及
び第２のゲート電極を形成するためには、金属膜２１１
及び低抵抗金属膜２１２からなる２つの金属膜のみでよ
いので、第１の実施形態に比べて、第３の金属膜を堆積
する工程を削減できると共に層間絶縁膜の上に堆積され
ている金属膜をＣＭＰ法により除去する工程が容易にな
る。
【０１０９】（第２の実施形態の変形例）以下、本発明
の第２の実施形態の変形例に係る半導体装置及びその製
造方法について、図５（ａ）〜（ｄ）を参照しながら説
明する。
【０１１０】まず、第１の実施形態と同様にして、ｐ型
のシリコン基板２００の表面部に、素子分離領域２０
１、サイドウォール２０４、ｎ型不純物拡散層２０５、
ｐ型不純物拡散層２０６、層間絶縁膜２０７及びゲート
電極形成用の凹状溝を形成した後、例えばＣＶＤ法によ
り、図５（ａ）に示すように、凹状溝の内部を含む層間
絶縁膜２０７の上に全面に亘って、約５ｎｍの厚さを有
しゲート絶縁膜となるＴａ2Ｏ5膜２０９を堆積する。次
に、ｎ型ＭＯＳＦＥＴ形成領域を覆うレジストパターン
２５０を形成した後、スパッタ法により、シリコンのバ
ンドギャップにおける中央よりも価電子帯側に位置する
仕事関数を持つ第１の金属（例えばＰｔ）又は該第１の
金属の化合物からなり約１０ｎｍの厚さを有する金属膜
２５１を全面的に堆積する。
【０１１１】次に、図５（ｂ）に示すように、レジスト
パターン２５０を除去することにより、金属膜２５１に
おけるレジストパターン２５０の上面及び側面に位置す
る部分をリフトオフにより取り除いて、金属膜２５１を
ｐ型ＭＯＳＦＥＴ形成領域にのみ残存させる。
【０１１２】次に、図５（ｃ）に示すように、スパッタ
法又はＣＶＤ法により、シリコンのバンドギャップにお
ける中央よりも伝導帯側に位置する仕事関数を持つと共
に低抵抗金属である第２の金属（例えばＺｒ）又は該第
２の金属の化合物からなり約１５０ｎｍの厚さを有する
低抵抗金属膜２５２を全面的に堆積する。
【０１１３】次に、図５（ｄ）に示すように、低抵抗金
属膜２５２、金属膜２５１及びＴａ 2Ｏ5膜２０９におけ
る層間絶縁膜２０７の上に露出する部分を例えばＣＭＰ
法により除去して、ｎ型ＭＯＳＦＥＴ形成領域に、Ｔａ
2Ｏ5膜２０９からなるゲート絶縁膜２０９Ａと、パター
ン化された低抵抗金属膜２５２Ａからなる第１のゲート
電極とを形成すると共に、ｐ型ＭＯＳＦＥＴ形成領域
に、Ｔａ2Ｏ5膜２０９からなるゲート絶縁膜２０９Ａ
と、パターン化された金属膜２５１Ａ及びパターン化さ
れた低抵抗金属膜２５２Ａの積層膜からなる第２のゲー
ト電極とを形成する。
【０１１４】第２の実施形態の変形例によると、ｎ型Ｍ
ＯＳＦＥＴ形成領域に形成される第１のゲート電極とシ
リコン基板２００との間の仕事関数差は、ゲート絶縁膜
２０９Ａを介して接するパターン化された低抵抗金属膜
２５２Ａとシリコン基板２００との仕事関数差、つまり
シリコンのバンドギャップにおける中央よりも伝導帯側
に位置する仕事関数を持つ第２の金属とシリコンとの仕
事関数差により決まるため、ｎ型ＭＯＳＦＥＴのしきい
値電圧を低い値に設定することができる。また、ｐ型Ｍ
ＯＳＦＥＴ形成領域に形成される第２のゲート電極とシ
リコン基板２００との間の仕事関数差は、ゲート絶縁膜
２０９Ａを介して接するパターン化された金属膜２５１
Ａとシリコン基板２００との仕事関数差、つまりシリコ
ンのバンドギャップにおける中央よりも価電子帯側に位
置する仕事関数を持つ第１の金属とシリコンとの仕事関
数差により決まるため、ｐ型ＭＯＳＦＥＴのしきい値電
圧も低い値に設定することができる。
【０１１５】また、第１のゲート電極は、Ｚｒ等の低抵
抗金属からなるパターン化された低抵抗金属膜２５２Ａ
からなるため、第１のゲート電極の低抵抗化を図ること
ができる。
【０１１６】また、第２のゲート電極は、Ｚｒ等の低抵
抗金属からなるパターン化された低抵抗金属膜２５２Ａ
を有するため、パターン化された金属膜２５１Ａを高い
抵抗値を持つ金属により形成しても、第２のゲート電極
の抵抗値が高くなる事態を回避できる。
【０１１７】さらに、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳ
ＦＥＴのいずれにおいても、チャネル領域の表面部にカ
ウンタードーピングを行なう必要がないため、短チャネ
ル効果が現われ難いので、ＭＯＳＦＥＴの高性能化を実
現できる。
【０１１８】特に、第２の実施形態の変形例において
は、第１及び第２のゲート電極を形成するために、金属
膜２５１及び低抵抗金属膜２５２からなる２つの金属膜
のみでよいので、第１の実施形態に比べて、第３の金属
膜を堆積する工程を削減できると共に層間絶縁膜の上に
堆積されている金属膜をＣＭＰ法により除去する工程が
容易になる。
【０１１９】尚、第２の実施形態及びその変形例におい
ては、ゲート絶縁膜２０９Ａを、Ｔａ2Ｏ5膜２０９によ
り形成したが、これに代えて、ＴｉＯ2 膜、ＺｒＳｉＯ
2 膜、ＨｆＳｉＯ2 膜又は（Ｂａ，Ｓｒ）ＴｉＯ3 膜等
の高誘電率材料膜により形成してもよいし、シリコン酸
化膜により形成してもよい。また、ゲート絶縁膜２０９
Ａとなる絶縁膜の形成方法は、ＣＶＤ法に代えて、スパ
ッタ法又はＰＶＤ法であってもよい。
【０１２０】また、第２の実施形態における金属膜２１
１を構成する金属、つまりシリコンのバンドギャップに
おける中央よりも伝導帯側に位置する仕事関数を持つ金
属としては、Ｚｒを用いたが、これに代えて、Ｎｂ、Ｔ
ａ、Ｍｏ、Ｖ、Ｔｉ、Ｈｆ、Ａｌ若しくはＴａＮ又はこ
れらの金属の化合物を用いてもよい。
【０１２１】また、第２の実施形態における低抵抗金属
膜２１２を構成する金属、つまりシリコンのバンドギャ
ップにおける中央よりも価電子帯側に位置する仕事関数
を持つと共に低抵抗である金属としては、Ｐｔを用いた
が、これに代えて、Ｉｒ、Ｎｉ若しくはＣｏ又はこれら
の金属の化合物を用いてもよい。
【０１２２】また、第２の実施形態の変形例における金
属膜２５１を構成する金属、つまりシリコンのバンドギ
ャップにおける中央よりも価電子帯側に位置する仕事関
数を持つ金属としては、Ｐｔを用いたが、これに代え
て、Ｉｒ、Ｒｅ、ＲｕＯ2 、Ｎｉ若しくはＣｏ又はこれ
らの金属の化合物を用いてもよい。
【０１２３】また、第２の実施形態の変形例における低
抵抗金属膜２５２を構成する金属、つまりシリコンのバ
ンドギャップにおける中央よりも伝導帯側に位置する仕
事関数を持つと共に低抵抗である金属としては、Ｚｒを
用いたが、これに代えて、Ｍｏ若しくはＡｌ又はこれら
の金属の化合物を用いてもよい。
【０１２４】また、第２の実施形態及びその変形例にお
いては、金属膜２１１、２５１の膜厚は、それぞれ約１
０ｎｍであったが、これに限定されるものではなく、金
属膜２１１、２５１の膜厚が均一になると共に、金属膜
２１１、２５１とシリコン基板２００との間で所望の仕
事関数差を発現してｎ型及びｐ型のＭＯＳＦＥＴのしき
い値電圧を低い値に設定できる限りにおいて小さくして
もよい。
【０１２５】さらに、第２の実施形態及びその変形例に
おいては、金属膜２１１、２５１は、スパッタ法により
形成したが、これに代えて、ＣＶＤ法により形成しても
よい。金属膜２１１、２５１をスパッタ法により形成す
るメリットは第１の実施形態と同様である。
【０１２６】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体装置及びその製造方法について、
図６（ａ）〜（ｃ）及び図７（ａ）〜（ｃ）を参照しな
がら説明する。
【０１２７】まず、第１の実施形態と同様にして、ｐ型
のシリコン基板３００の表面部に、素子分離領域３０
１、サイドウォール３０４、ｎ型不純物拡散層３０５、
ｐ型不純物拡散層３０６、層間絶縁膜３０７及びゲート
電極形成用の凹状溝を形成した後、例えばＣＶＤ法によ
り、図６（ａ）に示すように、凹状溝の内部を含む層間
絶縁膜３０７の上に全面に亘って、約５ｎｍの厚さを有
しゲート絶縁膜となるＴａ2Ｏ5膜３０９を堆積する。
【０１２８】次に、ｐ型ＭＯＳＦＥＴ形成領域を覆う第
１のレジストパターン３１０を形成した後、スパッタ法
により、シリコンのバンドギャップにおける中央よりも
伝導帯側に位置する仕事関数を持つ第１の金属（例えば
Ｚｒ）又は該第１の金属の化合物からなり約１０ｎｍの
厚さを有する第１の金属膜３１１を全面的に堆積する。
【０１２９】次に、図６（ｂ）に示すように、第１のレ
ジストパターン３１０を除去することにより、第１の金
属膜３１１における第１のレジストパターン３１０の上
面及び側面に位置する部分をリフトオフにより取り除い
て、第１の金属膜３１１をｎ型ＭＯＳＦＥＴ形成領域に
のみ残存させる。
【０１３０】次に、図６（ｃ）に示すように、ｎ型ＭＯ
ＳＦＥＴ形成領域を覆う第２のレジストパターン３１２
を形成した後、スパッタ法により、シリコンのバンドギ
ャップにおける中央よりも価電子帯側に位置する仕事関
数を持つ第２の金属（例えばＰｔ）又は該第２の金属の
化合物からなり約１０ｎｍの厚さを有する第２の金属膜
３１３を全面的に堆積する。
【０１３１】次に、図７（ａ）に示すように、第２のレ
ジストパターン３１２を除去することにより、第２の金
属膜３１３における第２のレジストパターン３１２の上
面及び側面に位置する部分をリフトオフにより取り除い
て、第２の金属膜３１３をｐ型ＭＯＳＦＥＴ形成領域に
のみ残存させる。
【０１３２】次に、図７（ｂ）に示すように、スパッタ
法又はＣＶＤ法により、第１の金属膜３１１及び第２の
金属膜３１３の上に全面に亘って、Ａｌ等の低抵抗金属
からなり約２００ｎｍの厚さを有する低抵抗金属膜３１
４を堆積する。
【０１３３】次に、図７（ｃ）に示すように、低抵抗金
属膜３１４、第２の金属膜３１３、第１の金属膜３１１
及びＴａ2Ｏ5膜３０９における層間絶縁膜３０７の上に
露出する部分を例えばＣＭＰ法により除去して、ｎ型Ｍ
ＯＳＦＥＴ形成領域に、Ｔａ 2Ｏ5膜３０９からなるゲー
ト絶縁膜３０９Ａと、パターン化された第１の金属膜３
１１Ａ及びパターン化された低抵抗金属膜３１４Ａの積
層膜からなる第１のゲート電極とを形成すると共に、ｐ
型ＭＯＳＦＥＴ形成領域に、Ｔａ2Ｏ5膜３０９からなる
ゲート絶縁膜３０９Ａと、パターン化された第２の金属
膜３１３Ａ及びパターン化された低抵抗金属膜３１４Ａ
の積層膜からなる第２のゲート電極とを形成する。
【０１３４】（第３の実施形態の変形例）以下、本発明
の第３の実施形態の変形例に係る半導体装置及びその製
造方法について、図８（ａ）〜（ｃ）及び図９（ａ）〜
（ｃ）を参照しながら説明する。
【０１３５】まず、第１の実施形態と同様にして、ｐ型
のシリコン基板３００の表面部に、素子分離領域３０
１、サイドウォール３０４、ｎ型不純物拡散層３０５、
ｐ型不純物拡散層３０６、層間絶縁膜３０７及びゲート
電極形成用の凹状溝を形成した後、例えばＣＶＤ法によ
り、図８（ａ）に示すように、凹状溝の内部を含む層間
絶縁膜３０７の上に全面に亘って、約５ｎｍの厚さを有
しゲート絶縁膜となるＴａ2Ｏ5膜３０９を堆積する。
【０１３６】次に、ｎ型ＭＯＳＦＥＴ形成領域を覆う第
１のレジストパターン３５０を形成した後、スパッタ法
により、シリコンのバンドギャップにおける中央よりも
価電子帯側に位置する仕事関数を持つ第１の金属（例え
ばＰｔ）又は該第１の金属の化合物からなり約１０ｎｍ
の厚さを有する第１の金属膜３５１を全面的に堆積す
る。
【０１３７】次に、図８（ｂ）に示すように、第１のレ
ジストパターン３５０を除去することにより、第１の金
属膜３５１における第１のレジストパターン３５０の上
面及び側面に位置する部分をリフトオフにより取り除い
て、第１の金属膜３５１をｐ型ＭＯＳＦＥＴ形成領域に
のみ残存させる。
【０１３８】次に、図８（ｃ）に示すように、ｐ型ＭＯ
ＳＦＥＴ形成領域を覆う第２のレジストパターン３５２
を形成した後、スパッタ法により、シリコンのバンドギ
ャップにおける中央よりも伝導帯側に位置する仕事関数
を持つ第２の金属（例えばＺｒ）又は該第２の金属の化
合物からなり約１０ｎｍの厚さを有する第２の金属膜３
５３を全面的に堆積する。
【０１３９】次に、図９（ａ）に示すように、第２のレ
ジストパターン３５２を除去することにより、第２の金
属膜３５３における第２のレジストパターン３５２の上
面及び側面に位置する部分をリフトオフにより取り除い
て、第２の金属膜３５３をｎ型ＭＯＳＦＥＴ形成領域に
のみ残存させる。
【０１４０】次に、図９（ｂ）に示すように、スパッタ
法又はＣＶＤ法により、第１の金属膜３５１及び第２の
金属膜３５３の上に全面に亘って、Ａｌ等の低抵抗金属
からなり約２００ｎｍの厚さを有する低抵抗金属膜３５
４を堆積する。
【０１４１】次に、図９（ｃ）に示すように、低抵抗金
属膜３５４、第２の金属膜３５３、第１の金属膜３５１
及びＴａ2Ｏ5膜３０９における層間絶縁膜３０７の上に
露出する部分を例えばＣＭＰ法により除去して、ｎ型Ｍ
ＯＳＦＥＴ形成領域に、Ｔａ 2Ｏ5膜３０９からなるゲー
ト絶縁膜３０９Ａと、パターン化された第２の金属膜３
５３Ａ及びパターン化された低抵抗金属膜３５４Ａの積
層膜からなる第１のゲート電極とを形成すると共に、ｐ
型ＭＯＳＦＥＴ形成領域に、Ｔａ2Ｏ5膜３０９からなる
ゲート絶縁膜３０９Ａと、パターン化された第１の金属
膜３５１Ａ及びパターン化された低抵抗金属膜３５４Ａ
の積層膜からなる第２のゲート電極とを形成する。
【０１４２】第３の実施形態又はその変形例によると、
ｎ型ＭＯＳＦＥＴ形成領域に形成される第１のゲート電
極とシリコン基板３００との間の仕事関数差は、ゲート
絶縁膜３０９Ａを介して接するパターン化された第１の
金属膜３１１Ａ（第２の金属膜３５３Ａ）とシリコン基
板３００との仕事関数差、つまりシリコンのバンドギャ
ップにおける中央よりも伝導帯側に位置する仕事関数を
持つ第１の金属（第２の金属）とシリコンとの仕事関数
差により決まるため、ｎ型ＭＯＳＦＥＴのしきい値電圧
を低い値に設定することができる。
【０１４３】また、ｐ型ＭＯＳＦＥＴ形成領域に形成さ
れる第２のゲート電極とシリコン基板３００との間の仕
事関数差は、ゲート絶縁膜３０９Ａを介して接するパタ
ーン化された第２の金属膜３１３Ａ（第１の金属膜３５
１Ａ）とシリコン基板３００との仕事関数差、つまりシ
リコンのバンドギャップにおける中央よりも価電子帯側
に位置する仕事関数を持つ第２の金属とシリコンとの仕
事関数差により決まるため、ｐ型ＭＯＳＦＥＴのしきい
値電圧も低い値に設定することができる。
【０１４４】また、第１のゲート電極及び第２のゲート
電極は、いずれもＡｌ等の低抵抗金属からなるパターン
化された低抵抗金属膜３１４Ａ（３５４Ａ）を有してい
るため、パターン化された第１の金属膜３１１Ａ（３５
１Ａ）及び第２の金属膜３１３Ａ（３５３Ａ）を高い抵
抗値を持つ金属により形成しても、第１のゲート電極及
び第２のゲート電極の抵抗値が高くなる事態を回避でき
る。
【０１４５】さらに、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳ
ＦＥＴのいずれにおいても、チャネル領域の表面部にカ
ウンタードーピングを行なう必要がないため、短チャネ
ル効果が現われ難いので、ＭＯＳＦＥＴの高性能化を実
現できる。
【０１４６】特に、第３の実施形態又はその変形例にお
いては、第１のレジストパターン３１０（３５０）及び
第２のレジストパターン３１２（３５２）を形成したた
め、第１の実施形態に比べて、フォトリソグラフィの工
程が増加する。しかしながら、第１のゲート電極及び第
２のゲート電極を、いずれも２つの金属膜により形成で
きるため、つまりゲート電極の仕事関数差を規制する金
属膜を１つの金属膜（パターン化された第１の金属膜３
１１Ａ、３５１Ａ又は第２の金属膜３１３Ａ、３５３
Ａ）により形成できるため、第１の実施形態に比べて、
凹状溝の内部における仕事関数差を規制する金属膜が占
める体積の割合を低減できる。このため、極めて微細な
ＭＯＳＦＥＴを形成する場合でも、凹状溝の内部に低抵
抗金属膜３１４Ａ、３５４Ａを確実に充填することがで
きる。
【０１４７】尚、第３の実施形態及びその変形例におい
ては、ゲート絶縁膜３０９Ａを、Ｔａ2Ｏ5膜３０９によ
り形成したが、これに代えて、ＴｉＯ2 膜、ＺｒＳｉＯ
2 膜、ＨｆＳｉＯ2 膜又は（Ｂａ，Ｓｒ）ＴｉＯ3 膜等
の高誘電率材料膜により形成してもよいし、シリコン酸
化膜により形成してもよい。また、ゲート絶縁膜３０９
Ａとなる絶縁膜の形成方法は、ＣＶＤ法に代えて、スパ
ッタ法又はＰＶＤ法であってもよい。
【０１４８】また、第３の実施形態における第１の金属
膜３１１又はその変形例における第２の金属膜３５３を
構成する金属、つまりシリコンのバンドギャップにおけ
る中央よりも伝導帯側に位置する仕事関数を持つ金属と
しては、Ｚｒを用いたが、これに代えて、Ｎｂ、Ｔａ、
Ｍｏ、Ｖ、Ｔｉ、Ｈｆ、Ａｌ若しくはＴａＮ又はこれら
の金属の化合物を用いてもよい。
【０１４９】また、第３の実施形態における第２の金属
膜３１３又はその変形例における第１の金属膜３５１を
構成する金属、つまりシリコンのバンドギャップにおけ
る中央よりも価電子帯側に位置する仕事関数を持つ金属
としては、Ｐｔを用いたが、これに代えて、Ｉｒ、Ｒ
ｅ、ＲｕＯ2 、Ｎｉ若しくはＣｏ又はこれらの金属の化
合物を用いてもよい。
【０１５０】また、第３の実施形態及びその変形例にお
いては、低抵抗金属膜３１４、３５４を構成する金属、
つまり低抵抗金属としては、Ａｌを用いたが、これに代
えて、Ｃｕ等の低融点材料又はＷ等の低抵抗の高融点金
属を用いてもよい。もっとも、Ａｌ又はＣｕ等のような
低融点金属を用いる場合には、第１の金属膜３１１、３
５１及び第２の金属膜３１３、３５３としては、バリア
性に優れた金属を用いることが好ましい。
【０１５１】また、第３の実施形態及びその変形例にお
いては、第１の金属膜３１１、３５１及び第２の金属膜
３１３、３５３の膜厚は、それぞれ約１０ｎｍであった
が、これに限定されるものではなく、第１の金属膜３１
１、３５１及び第２の金属膜３１３、３５３の膜厚が均
一になると共に、第１の金属膜３１１、３５１及び第２
の金属膜３１３、３５３とシリコン基板３００との間で
所望の仕事関数差を発現してｎ型及びｐ型のＭＯＳＦＥ
Ｔのしきい値電圧を低い値に設定できる限りにおいて小
さくしてもよい。
【０１５２】さらに、第３の実施形態及びその変形例に
おいては、第１の金属膜３１１、３５１は、スパッタ法
により形成したが、これに代えて、ＣＶＤ法により形成
してもよい。第１の金属膜３１１、３５１をスパッタ法
により形成するメリットは第１の実施形態と同様であ
る。
【０１５３】
【発明の効果】本発明に係る第１〜第５の半導体装置に
よると、ｎ型ＭＯＳＦＥＴのしきい値電圧及びｐ型ＭＯ
ＳＦＥＴのしきい値電圧をいずれも低い値に設定するこ
とができると共に、ｎ型ＭＯＳＦＥＴの第１のゲート電
極及びｐ型ＭＯＳＦＥＴの第２のゲート電極の低抵抗化
並びにｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴの表面チ
ャネル化を図ることができるので、高性能で且つしきい
値電圧の低いｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴを
有する半導体装置を実現できる。
【０１５４】本発明に係る第１〜第６の半導体装置の製
造方法によると、前述の第１〜第５の半導体装置を確実
に形成することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
【図３】（ａ）〜（ｄ）は本発明の第１の実施形態の変
形例に係る半導体装置の製造方法の各工程を示す断面図
である。
【図４】（ａ）〜（ｄ）は本発明の第２の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
【図５】（ａ）〜（ｄ）は本発明の第２の実施形態の変
形例に係る半導体装置の製造方法の各工程を示す断面図
である。
【図６】（ａ）〜（ｃ）は本発明の第３の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
【図７】（ａ）〜（ｃ）は本発明の第３の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
【図８】（ａ）〜（ｃ）は本発明の第３の実施形態の変
形例に係る半導体装置の製造方法の各工程を示す断面図
である。
【図９】（ａ）〜（ｃ）は本発明の第３の実施形態の変
形例に係る半導体装置の製造方法の各工程を示す断面図
である。
【図１０】（ａ）〜（ｃ）は本発明の第１の実施形態に
係る半導体装置の製造方法において、スパッタ法により
第１の金属膜を堆積する場合のメリットを説明する断面
図である。
【図１１】（ａ）〜（ｄ）は従来の半導体装置の製造方
法の各工程を示す断面図である。
【符号の説明】
１００ シリコン基板 １０１ 素子分離領域 １０２ ダミーゲート絶縁膜 １０３ ダミーゲート電極 １０４ サイドウォール １０５ ｎ型不純物拡散層 １０６ ｐ型不純物拡散層 １０７ 層間絶縁膜 １０８ 凹状溝 １０９ Ｔａ2Ｏ5膜 １１０ レジストパターン １１１ 第１の金属膜 １１１Ａ パターン化された第１の金属膜 １１２ 第２の金属膜 １１２Ａ パターン化された第２の金属膜 １１３ 低抵抗金属膜 １１３Ａ パターン化された低抵抗金属膜 １５０ レジストパターン １５１ 第１の金属膜 １５１Ａ パターン化された第１の金属膜 １５２ 第２の金属膜 １５２Ａ パターン化された第２の金属膜 １５３ 低抵抗金属膜 １５３Ａ パターン化された低抵抗金属膜 ２００ シリコン基板 ２０１ 素子分離領域 ２０２ サイドウォール ２０５ ｎ型不純物拡散層 ２０６ ｐ型不純物拡散層 ２０７ 層間絶縁膜 ２０９ Ｔａ2Ｏ5膜 ２１０ レジストパターン ２１１ 金属膜 ２１１Ａ パターン化された金属膜 ２１２ 低抵抗金属膜 ２１２Ａ パターン化された低抵抗金属膜 ２５０ レジストパターン ２５１ 金属膜 ２５１Ａ パターン化された金属膜 ２５２ 低抵抗金属膜 ２５２Ａ パターン化された低抵抗金属膜 ３００ シリコン基板 ３０１ 素子分離領域 ３０２ サイドウォール ３０５ ｎ型不純物拡散層 ３０６ ｐ型不純物拡散層 ３０７ 層間絶縁膜 ３０９ Ｔａ2Ｏ5膜 ３１０ 第１のレジストパターン ３１１ 第１の金属膜 ３１１Ａ パターン化された第１の金属膜 ３１２ 第２のレジストパターン ３１３ 第２の金属膜 ３１３Ａ パターン化された第２の金属膜 ３１４ 低抵抗金属膜 ３１４Ａ パターン化された低抵抗金属膜 ３５０ 第１のレジストパターン ３５１ 第１の金属膜 ３５１Ａ パターン化された第１の金属膜 ３５２ 第２のレジストパターン ３５３ 第２の金属膜 ３５３Ａ パターン化された第２の金属膜 ３５４ 低抵抗金属膜 ３５４Ａ パターン化された低抵抗金属膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB02 BB04 BB05 BB06 BB13 BB14 BB16 BB17 BB32 BB36 CC05 DD03 DD04 DD23 DD37 DD43 EE03 EE14 FF13 GG09 GG10 HH16 5F040 DA01 DA04 DB03 DC01 EC02 EC03 EC04 EC08 EC20 ED03 EF02 EJ08 FA02 FA04 FB02 FB05 FC10 FC25 5F048 AA00 AC03 BA01 BB04 BB09 BB10 BB11 BB12 BB13 BB15 BC06 BE03 DA27

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板上の絶縁膜に設けられたゲ
    ート電極形成用の第１の凹状溝の底部に形成された第１
    のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成
    された第１のゲート電極とを有するｎ型ＭＯＳＦＥＴ
    と、前記絶縁膜に設けられたゲート電極形成用の第２の
    凹状溝の底部に形成された第２のゲート絶縁膜と、前記
    第２のゲート絶縁膜の上に形成された第２のゲート電極
    とを有するｐ型ＭＯＳＦＥＴとを備えた半導体装置であ
    って、 前記第１のゲート電極は、前記第１のゲート絶縁膜の上
    に形成され、シリコンのバンドギャップの中央よりも伝
    導帯側に位置する仕事関数を持つ第１の金属又はその化
    合物からなり、前記第１の凹状溝内に第１の凹部を有す
    る第１の金属膜と、前記第１の金属膜の上に形成され、
    シリコンのバンドギャップの中央よりも価電子帯側に位
    置する仕事関数を持つ第２の金属又はその化合物からな
    り、前記第１の凹部内に第２の凹部を有する第２の金属
    膜と、前記第２の凹部に充填された低抵抗金属からなる
    第１の低抵抗金属膜とから構成され、 前記第２のゲート電極は、前記第２のゲート絶縁膜の上
    に形成され、前記第２の金属又はその化合物からなり、
    前記第２の凹状溝内に第３の凹部を有する第３の金属膜
    と、前記第３の凹部に充填された前記低抵抗金属からな
    る第２の低抵抗金属膜とから構成されていることを特徴
    とする半導体装置。
  2. 【請求項２】 前記第１の金属は、Ｚｒ、Ｎｂ、Ｔａ、
    Ｍｏ、Ｖ、Ｔｉ、Ｈｆ、Ａｌ又はＴａＮであり、前記第
    ２の金属は、Ｐｔ、Ｉｒ、Ｒｅ、ＲｕＯ2 、Ｎｉ又はＣ
    ｏであることを特徴とする請求項１に記載の半導体装
    置。
  3. 【請求項３】 シリコン基板上の絶縁膜に設けられたゲ
    ート電極形成用の第１の凹状溝の底部に形成された第１
    のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成
    された第１のゲート電極とを有するｎ型ＭＯＳＦＥＴ
    と、前記絶縁膜に設けられたゲート電極形成用の第２の
    凹状溝の底部に形成された第２のゲート絶縁膜と、前記
    第２のゲート絶縁膜の上に形成された第２のゲート電極
    とを有するｐ型ＭＯＳＦＥＴとを備えた半導体装置であ
    って、 前記第２のゲート電極は、前記第２のゲート絶縁膜の上
    に形成され、シリコンのバンドギャップの中央よりも価
    電子帯側に位置する仕事関数を持つ第１の金属又はその
    化合物からなり、前記第２の凹状溝内に第１の凹部を有
    する第１の金属膜と、前記第１の金属膜の上に形成さ
    れ、シリコンのバンドギャップの中央よりも伝導帯側に
    位置する仕事関数を持つ第２の金属又はその化合物から
    なり、前記第１の凹部内に第２の凹部を有する第２の金
    属膜と、前記第２の凹部に充填された低抵抗金属からな
    る第１の低抵抗金属膜とから構成され、 前記第１のゲート電極は、前記第２のゲート絶縁膜の上
    に形成され、前記第２の金属又はその化合物からなり、
    前記第２の凹状溝内に第３の凹部を有する第３の金属膜
    と、前記第３の凹部に充填された前記低抵抗金属からな
    る第２の低抵抗金属膜とから構成されていることを特徴
    とする半導体装置。
  4. 【請求項４】 前記第１の金属は、Ｐｔ、Ｉｒ、Ｒｅ、
    ＲｕＯ2 、Ｎｉ又はＣｏであり、前記第２の金属は、Ｚ
    ｒ、Ｎｂ、Ｔａ、Ｍｏ、Ｖ、Ｔｉ、Ｈｆ、Ａｌ又はＴａ
    Ｎであることを特徴とする請求項３に記載の半導体装
    置。
  5. 【請求項５】 シリコン基板上の絶縁膜に設けられたゲ
    ート電極形成用の第１の凹状溝の底部に形成された第１
    のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成
    された第１のゲート電極とを有するｎ型ＭＯＳＦＥＴ
    と、前記絶縁膜に設けられたゲート電極形成用の第２の
    凹状溝の底部に形成された第２のゲート絶縁膜と、前記
    第２のゲート絶縁膜の上に形成された第２のゲート電極
    とを有するｐ型ＭＯＳＦＥＴとを備えた半導体装置であ
    って、 前記第１のゲート電極は、前記第１のゲート絶縁膜の上
    に形成され、シリコンのバンドギャップの中央よりも伝
    導帯側に位置する仕事関数を持つ第１の金属又はその化
    合物からなり、前記第１の凹状溝内に凹部を有する金属
    膜と、前記凹部に充填され、シリコンのバンドギャップ
    の中央よりも価電子帯側に位置する仕事関数を持ち且つ
    低抵抗金属である第２の金属又はその化合物からなる第
    １の低抵抗金属膜とから構成され、 前記第２のゲート電極は、前記第２のゲート絶縁膜の上
    に形成され且つ前記第２の凹状溝に充填された前記第２
    の金属又はその化合物からなる第２の低抵抗金属膜から
    構成されていることを特徴とする半導体装置。
  6. 【請求項６】 前記第１の金属は、Ｚｒ、Ｎｂ、Ｔａ、
    Ｍｏ、Ｖ、Ｔｉ、Ｈｆ、Ａｌ又はＴａＮであり、前記第
    ２の金属は、Ｐｔ、Ｉｒ、Ｎｉ又はＣｏであることを特
    徴とする請求項５に記載の半導体装置。
  7. 【請求項７】 シリコン基板上の絶縁膜に設けられたゲ
    ート電極形成用の第１の凹状溝の底部に形成された第１
    のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成
    された第１のゲート電極とを有するｎ型ＭＯＳＦＥＴ
    と、前記絶縁膜に設けられたゲート電極形成用の第２の
    凹状溝の底部に形成された第２のゲート絶縁膜と、前記
    第２のゲート絶縁膜の上に形成された第２のゲート電極
    とを有するｐ型ＭＯＳＦＥＴとを備えた半導体装置であ
    って、 前記第２のゲート電極は、前記第２のゲート絶縁膜の上
    に形成され、シリコンのバンドギャップの中央よりも価
    電子帯側に位置する仕事関数を持つ第１の金属又はその
    化合物からなり、前記第２の凹状溝内に凹部を有する金
    属膜と、前記凹部に充填され、シリコンのバンドギャッ
    プの中央よりも伝導帯側に位置する仕事関数を持ち且つ
    低抵抗金属である第２の金属又はその化合物からなる第
    １の低抵抗金属膜とから構成され、 前記第１のゲート電極は、前記第１のゲート絶縁膜の上
    に形成され且つ前記第１の凹状溝に充填された前記第２
    の金属又はその化合物からなる第２の低抵抗金属膜から
    構成されていることを特徴とする半導体装置。
  8. 【請求項８】 前記第１の金属は、Ｐｔ、Ｉｒ、Ｒｅ、
    ＲｕＯ2 、Ｎｉ又はＣｏであり、前記第２の金属は、Ｚ
    ｒ、Ｍｏ又はＡｌであることを特徴とする請求項７に記
    載の半導体装置。
  9. 【請求項９】 シリコン基板上に堆積された絶縁膜に設
    けられたゲート電極形成用の第１の凹状溝の底部に形成
    された第１のゲート絶縁膜と、前記第１のゲート絶縁膜
    の上に形成された第１のゲート電極とを有するｎ型ＭＯ
    ＳＦＥＴと、前記絶縁膜に設けられたゲート電極形成用
    の第２の凹状溝の底部に形成された第２のゲート絶縁膜
    と、前記第２のゲート絶縁膜の上に形成された第２のゲ
    ート電極とを有するｐ型ＭＯＳＦＥＴとを備えた半導体
    装置であって、 前記第１のゲート電極は、前記第１のゲート絶縁膜の上
    に形成され、シリコンのバンドギャップの中央よりも伝
    導帯側に位置する仕事関数を持つ第１の金属又はその化
    合物からなり、前記第１の凹状溝内に第１の凹部を有す
    る第１の金属膜と、前記第１の凹部に充填された低抵抗
    金属からなる第１の低抵抗金属膜とから構成され、 前記第２のゲート電極は、前記第２のゲート絶縁膜の上
    に形成され、シリコンのバンドギャップの中央よりも価
    電子帯側に位置する仕事関数を持つ第２の金属又はその
    化合物からなり、前記第２の凹状溝内に第２の凹部を有
    する第２の金属膜と、前記第２の凹部に充填された前記
    低抵抗金属からなる第２の低抵抗金属膜とから構成され
    ていることを特徴とする半導体装置。
  10. 【請求項１０】 前記第１の金属は、Ｚｒ、Ｎｂ、Ｔ
    ａ、Ｍｏ、Ｖ、Ｔｉ、Ｈｆ、Ａｌ又はＴａＮであり、前
    記第２の金属は、Ｐｔ、Ｉｒ、Ｒｅ、ＲｕＯ2 、Ｎｉ又
    はＣｏであることを特徴とする請求項９に記載の半導体
    装置。
  11. 【請求項１１】 シリコン基板上の絶縁膜におけるｎ型
    ＭＯＳＦＥＴ形成領域にゲート電極形成用の第１の凹状
    溝を形成すると共に、前記絶縁膜におけるｐ型ＭＯＳＦ
    ＥＴ形成領域にゲート電極形成用の第２の凹状溝を形成
    する工程と、 前記第１の凹状溝の底部に第１のゲート絶縁膜を形成す
    ると共に、前記第２の凹状溝の底部に第２のゲート絶縁
    膜を形成する工程と、 前記絶縁膜の上に、前記第１の凹状溝を露出させる一
    方、前記第２の凹状溝を覆うレジストパターンを形成す
    る工程と、 前記絶縁膜及びレジストパターンの上に、シリコンのバ
    ンドギャップの中央よりも伝導帯側に位置する仕事関数
    を持つ第１の金属又はその化合物を堆積して、前記第１
    の凹状溝内に第１の凹部を有する第１の金属膜を形成し
    た後、前記レジストパターンの上に堆積されている前記
    第１の金属又はその化合物からなる膜を前記レジストパ
    ターンと共にリフトオフする工程と、 前記絶縁膜の上に、シリコンのバンドギャップの中央よ
    りも価電子帯側に位置する仕事関数を持つ第２の金属又
    はその化合物を堆積して、前記第１の凹部内に第２の凹
    部を有する第２の金属膜を形成すると共に前記第２の凹
    状溝内に第３の凹部を有する第３の金属膜を形成する工
    程と、 前記絶縁膜の上に低抵抗金属を堆積して、前記第２の凹
    部内に第１の低抵抗金属膜を形成すると共に前記第３の
    凹部内に第２の低抵抗金属膜を形成する工程と、 前記絶縁膜の上に堆積されている、前記低抵抗金属から
    なる膜、前記第２の金属又はその化合物からなる膜及び
    前記第１の金属又はその化合物からなる膜を除去して、
    前記第１の金属膜、第２の金属膜及び第１の低抵抗金属
    膜からなるｎ型ＭＯＳＦＥＴの第１のゲート電極を形成
    すると共に、前記第３の金属膜及び第２の低抵抗金属膜
    からなるｐ型ＭＯＳＦＥＴの第２のゲート電極を形成す
    る工程とを備えていることを特徴とする半導体装置の製
    造方法。
  12. 【請求項１２】 前記第１の金属は、Ｚｒ、Ｎｂ、Ｔ
    ａ、Ｍｏ、Ｖ、Ｔｉ、Ｈｆ、Ａｌ又はＴａＮであり、前
    記第２の金属は、Ｐｔ、Ｉｒ、Ｒｅ、ＲｕＯ2 、Ｎｉ又
    はＣｏであることを特徴とする請求項１１に記載の半導
    体装置の製造方法。
  13. 【請求項１３】 シリコン基板上の絶縁膜におけるｎ型
    ＭＯＳＦＥＴ形成領域にゲート電極形成用の第１の凹状
    溝を形成すると共に、前記絶縁膜におけるｐ型ＭＯＳＦ
    ＥＴ形成領域にゲート電極形成用の第２の凹状溝を形成
    する工程と、 前記第１の凹状溝の底部に第１のゲート絶縁膜を形成す
    ると共に、前記第２の凹状溝の底部に第２のゲート絶縁
    膜を形成する工程と、 前記絶縁膜の上に、前記第２の凹状溝を露出させる一
    方、前記第１の凹状溝を覆うレジストパターンを形成す
    る工程と、 前記絶縁膜及びレジストパターンの上に、シリコンのバ
    ンドギャップの中央よりも価電子帯側に位置する仕事関
    数を持つ第１の金属又はその化合物を堆積して、前記第
    ２の凹状溝内に第１の凹部を有する第１の金属膜を形成
    した後、前記レジストパターンの上に堆積されている前
    記第１の金属又はその化合物からなる膜を前記レジスト
    パターンと共にリフトオフする工程と、 前記絶縁膜の上に、シリコンのバンドギャップの中央よ
    りも伝導帯側に位置する仕事関数を持つ第２の金属又は
    その化合物を堆積して、前記第１の凹部内に第２の凹部
    を有する第２の金属膜を形成すると共に前記第１の凹状
    溝内に第３の凹部を有する第３の金属膜を形成する工程
    と、 前記絶縁膜の上に低抵抗金属を堆積して、前記第２の凹
    部内に第１の低抵抗金属膜を形成すると共に前記第３の
    凹部内に第２の低抵抗金属膜を形成する工程と、 前記絶縁膜の上に堆積されている、前記低抵抗金属から
    なる膜、前記第２の金属又はその化合物からなる膜及び
    前記第１の金属又はその化合物からなる膜を除去して、
    前記第３の金属膜及び第２の低抵抗金属膜からなるｎ型
    ＭＯＳＦＥＴの第１のゲート電極を形成すると共に、前
    記第１の金属膜、第２の金属膜及び第１の低抵抗金属膜
    からなるｐ型ＭＯＳＦＥＴの第２のゲート電極を形成す
    る工程とを備えていることを特徴とする半導体装置の製
    造方法。
  14. 【請求項１４】 前記第１の金属は、Ｐｔ、Ｉｒ、Ｒ
    ｅ、ＲｕＯ2 、Ｎｉ又はＣｏであり、前記第２の金属
    は、Ｚｒ、Ｎｂ、Ｔａ、Ｍｏ、Ｖ、Ｔｉ、Ｈｆ、Ａｌ又
    はＴａＮであることを特徴とする請求項１３に記載の半
    導体装置の製造方法。
  15. 【請求項１５】 シリコン基板上の絶縁膜におけるｎ型
    ＭＯＳＦＥＴ形成領域にゲート電極形成用の第１の凹状
    溝を形成すると共に、前記絶縁膜におけるｐ型ＭＯＳＦ
    ＥＴ形成領域にゲート電極形成用の第２の凹状溝を形成
    する工程と、 前記第１の凹状溝の底部に第１のゲート絶縁膜を形成す
    ると共に、前記第２の凹状溝の底部に第２のゲート絶縁
    膜を形成する工程と、 前記絶縁膜の上に、前記第１の凹状溝を露出させる一
    方、前記第２の凹状溝を覆うレジストパターンを形成す
    る工程と、 前記絶縁膜及びレジストパターンの上に、シリコンのバ
    ンドギャップの中央よりも伝導帯側に位置する仕事関数
    を持つ第１の金属又はその化合物を堆積して、前記第１
    の凹状溝内に凹部を有する金属膜を形成した後、前記レ
    ジストパターンの上に堆積されている前記第１の金属又
    はその化合物からなる膜を前記レジストパターンと共に
    リフトオフする工程と、 前記絶縁膜の上に、シリコンのバンドギャップの中央よ
    りも価電子帯側に位置する仕事関数を持ち且つ低抵抗金
    属である第２の金属又はその化合物を堆積して、前記凹
    部内に第１の低抵抗金属膜を形成すると共に前記第２の
    凹状部内に第２の低抵抗金属膜を形成する工程と、 前記絶縁膜の上に堆積されている、前記第２の金属又は
    その化合物からなる膜及び前記第１の金属又はその化合
    物からなる膜を除去して、前記第１の金属膜及び第１の
    低抵抗金属膜からなるｎ型ＭＯＳＦＥＴの第１のゲート
    電極を形成すると共に、前記第２の低抵抗金属膜からな
    るｐ型ＭＯＳＦＥＴの第２のゲート電極を形成する工程
    とを備えていることを特徴とする半導体装置の製造方
    法。
  16. 【請求項１６】 前記第１の金属は、Ｚｒ、Ｎｂ、Ｔ
    ａ、Ｍｏ、Ｖ、Ｔｉ、Ｈｆ、Ａｌ又はＴａＮであり、前
    記第２の金属は、Ｐｔ、Ｉｒ、Ｎｉ又はＣｏであること
    を特徴とする請求項１５に記載の半導体装置の製造方
    法。
  17. 【請求項１７】 シリコン基板上の絶縁膜におけるｎ型
    ＭＯＳＦＥＴ形成領域にゲート電極形成用の第１の凹状
    溝を形成すると共に、前記絶縁膜におけるｐ型ＭＯＳＦ
    ＥＴ形成領域にゲート電極形成用の第２の凹状溝を形成
    する工程と、 前記第１の凹状溝の底部に第１のゲート絶縁膜を形成す
    ると共に、前記第２の凹状溝の底部に第２のゲート絶縁
    膜を形成する工程と、 前記絶縁膜の上に、前記第２の凹状溝を露出させる一
    方、前記第１の凹状溝を覆うレジストパターンを形成す
    る工程と、 前記絶縁膜及びレジストパターンの上に、シリコンのバ
    ンドギャップの中央よりも価電子帯側に位置する仕事関
    数を持つ第１の金属又はその化合物を堆積して、前記第
    ２の凹状溝内に凹部を有する金属膜を形成した後、前記
    レジストパターンの上に堆積されている前記第１の金属
    又はその化合物からなる膜を前記レジストパターンと共
    にリフトオフする工程と、 前記絶縁膜の上に、シリコンのバンドギャップの中央よ
    りも伝導帯側に位置する仕事関数を持ち且つ低抵抗金属
    である第２の金属又はその化合物を堆積して、前記凹部
    内に第１の低抵抗金属膜を形成すると共に前記第１の凹
    状溝内に第２の低抵抗金属膜を形成する工程と、 前記絶縁膜の上に堆積されている、前記第２の金属又は
    その化合物からなる膜及び前記第１の金属又はその化合
    物からなる膜を除去して、前記第２の低抵抗金属膜から
    なるｎ型ＭＯＳＦＥＴの第１のゲート電極を形成すると
    共に、前記金属膜及び第１の低抵抗金属膜からなるｐ型
    ＭＯＳＦＥＴの第２のゲート電極を形成する工程とを備
    えていることを特徴とする半導体装置の製造方法。
  18. 【請求項１８】 前記第１の金属は、Ｐｔ、Ｉｒ、Ｒ
    ｅ、ＲｕＯ2 、Ｎｉ又はＣｏであり、前記第２の金属
    は、Ｚｒ、Ｍｏ又はＡｌであることを特徴とする請求項
    １７に記載の半導体装置の製造方法。
  19. 【請求項１９】 シリコン基板上に堆積された絶縁膜に
    おけるｎ型ＭＯＳＦＥＴ形成領域にゲート電極形成用の
    第１の凹状溝を形成すると共に、前記絶縁膜におけるｐ
    型ＭＯＳＦＥＴ形成領域にゲート電極形成用の第２の凹
    状溝を形成する工程と、 前記第１の凹状溝の底部に第１のゲート絶縁膜を形成す
    ると共に、前記第２の凹状溝の底部に第２のゲート絶縁
    膜を形成する工程と、 前記絶縁膜の上に、前記第１の凹状溝を露出させる一
    方、前記第２の凹状溝を覆う第１のレジストパターンを
    形成する工程と、 前記絶縁膜及び第１のレジストパターンの上に、シリコ
    ンのバンドギャップの中央よりも伝導帯側に位置する仕
    事関数を持つ第１の金属又はその化合物を堆積して、前
    記第１の凹状溝内に第１の凹部を有する第１の金属膜を
    形成した後、前記第１のレジストパターンの上に堆積さ
    れている前記第１の金属又はその化合物からなる膜を前
    記第１のレジストパターンと共にリフトオフする工程
    と、 前記絶縁膜の上に、前記第２の凹状溝を露出させる一
    方、前記第１の凹状溝を覆う第２のレジストパターンを
    形成する工程と、 前記絶縁膜及び第２のレジストパターンの上に、シリコ
    ンのバンドギャップの中央よりも価電子帯側に位置する
    仕事関数を持つ第２の金属又はその化合物を堆積して、
    前記第２の凹状溝内に第２の凹部を有する第２の金属膜
    を形成した後、前記第２のレジストパターンの上に堆積
    されている前記第２の金属又はその化合物からなる膜を
    前記第２のレジストパターンと共にリフトオフする工程
    と、 前記絶縁膜の上に低抵抗金属を堆積して、前記第１の凹
    部内に第１の低抵抗金属膜を形成すると共に前記第２の
    凹部内に第２の低抵抗金属膜を形成する工程と、 前記絶縁膜の上に堆積されている、前記低抵抗金属から
    なる膜、前記第２の金属又はその化合物からなる膜及び
    前記第１の金属又はその化合物からなる膜を除去して、
    前記第１の金属膜及び第１の低抵抗金属膜からなるｎ型
    ＭＯＳＦＥＴの第１のゲート電極を形成すると共に、前
    記第２の金属膜及び第２の低抵抗金属膜からなるｐ型Ｍ
    ＯＳＦＥＴの第２のゲート電極を形成する工程とを備え
    ていることを特徴とする半導体装置の製造方法。
  20. 【請求項２０】 前記第１の金属は、Ｚｒ、Ｎｂ、Ｔ
    ａ、Ｍｏ、Ｖ、Ｔｉ、Ｈｆ、Ａｌ又はＴａＮであり、前
    記第２の金属は、Ｐｔ、Ｉｒ、Ｒｅ、ＲｕＯ2 、Ｎｉ又
    はＣｏであることを特徴とする請求項１９に記載の半導
    体装置の製造方法。
  21. 【請求項２１】 シリコン基板上に堆積された絶縁膜に
    おけるｎ型ＭＯＳＦＥＴ形成領域にゲート電極形成用の
    第１の凹状溝を形成すると共に、前記絶縁膜におけるｐ
    型ＭＯＳＦＥＴ形成領域にゲート電極形成用の第２の凹
    状溝を形成する工程と、 前記第１の凹状溝の底部に第１のゲート絶縁膜を形成す
    ると共に、前記第２の凹状溝の底部に第２のゲート絶縁
    膜を形成する工程と、 前記絶縁膜の上に、前記第２の凹状溝を露出させる一
    方、前記第１の凹状溝を覆う第１のレジストパターンを
    形成する工程と、 前記絶縁膜及び第１のレジストパターンの上に、シリコ
    ンのバンドギャップの中央よりも価電子帯側に位置する
    仕事関数を持つ第１の金属又はその化合物を堆積して、
    前記第２の凹状溝内に第１の凹部を有する第１の金属膜
    を形成した後、前記第１のレジストパターンの上に堆積
    されている前記第１の金属又はその化合物からなる膜を
    前記第１のレジストパターンと共にリフトオフする工程
    と、 前記絶縁膜の上に、前記第１の凹状溝を露出させる一
    方、前記第２の凹状溝を覆う第２のレジストパターンを
    形成する工程と、 前記絶縁膜及び第２のレジストパターンの上に、シリコ
    ンのバンドギャップの中央よりも伝導帯側に位置する仕
    事関数を持つ第２の金属又はその化合物を堆積して、前
    記第１の凹状溝内に第２の凹部を有する第２の金属膜を
    形成した後、前記第２のレジストパターンの上に堆積さ
    れている前記第２の金属又はその化合物からなる膜を前
    記第２のレジストパターンと共にリフトオフする工程
    と、 前記絶縁膜の上に低抵抗金属を堆積して、前記第１の凹
    部内に第１の低抵抗金属膜を形成すると共に前記第２の
    凹部内に第２の低抵抗金属膜を形成する工程と、 前記絶縁膜の上に堆積されている、前記低抵抗金属から
    なる膜、前記第２の金属又はその化合物からなる膜及び
    前記第１の金属又はその化合物からなる膜を除去して、
    前記第２の金属膜及び第２の低抵抗金属膜からなるｎ型
    ＭＯＳＦＥＴの第１のゲート電極を形成すると共に、前
    記第１の金属膜及び第１の低抵抗金属膜からなるｐ型Ｍ
    ＯＳＦＥＴの第２のゲート電極を形成する工程とを備え
    ていることを特徴とする半導体装置の製造方法。
  22. 【請求項２２】 前記第１の金属は、Ｐｔ、Ｉｒ、Ｒ
    ｅ、ＲｕＯ2 、Ｎｉ又はＣｏであり、前記第２の金属
    は、Ｚｒ、Ｎｂ、Ｔａ、Ｍｏ、Ｖ、Ｔｉ、Ｈｆ、Ａｌ又
    はＴａＮであることを特徴とする請求項２１に記載の半
    導体装置の製造方法。
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