KR102589667B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 반도체 장치는 기판 상에 제공되고 문턱 전압이 서로 다른 제 1 내지 제 3 트랜지스터들을 포함하고, 상기 제 1 내지 제 3 트랜지스터들은 각각 게이트 절연층, 제 1 일함수 금속층, 및 제 2 일함수 금속층을 포함한다. 상기 제 1 트랜지스터의 상기 제 1 일함수 금속층은 제 1 서브 일함수층을 포함한다. 상기 제 2 트랜지스터의 상기 제 1 일함수 금속층은 제 2 서브 일함수층을 포함한다. 상기 제 3 트랜지스터의 상기 제 1 일함수 금속층은 제 3 서브 일함수층을 포함한다. 상기 제 1 내지 제 3 서브 일함수층들은 서로 다른 일함수를 갖는다.

Description

반도체 장치 {Semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게 서로 다른 임계 전압들을 갖는 전계 효과 트랜지스터들 및 그 제조 방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 이러한 반도체 장치는 고집적화됨에 따라 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 따라서, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 서로 다른 임계 전압을 갖는 복수의 트랜지스터들을 용이하게 제조하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 기판 상에 제공되고 문턱 전압이 서로 다른 제 1 내지 제 3 트랜지스터들을 포함하고, 상기 제 1 내지 제 3 트랜지스터들은 각각 게이트 절연층, 제 1 일함수 금속층, 및 제 2 일함수 금속층을 포함하고, 상기 제 1 트랜지스터의 상기 제 1 일함수 금속층은 제 1 서브 일함수층을 포함하고, 상기 제 2 트랜지스터의 상기 제 1 일함수 금속층은 제 2 서브 일함수층을 포함하고, 상기 제 3 트랜지스터의 상기 제 1 일함수 금속층은 제 3 서브 일함수층을 포함하고, 상기 제 1 내지 제 3 서브 일함수층들은 서로 다른 일함수를 가질 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 기판 상에 제공되고 문턱 전압이 서로 다른 제 1 내지 제 3 트랜지스터들을 포함하고, 상기 제 1 내지 제 3 트랜지스터들은 각각 게이트 절연층, 제 1 일함수 금속층, 및 제 2 일함수 금속층을 포함하고, 상기 제 1 내지 제 3 트랜지스터들의 상기 제 1 일함수 금속층은 각각 서로 다른 일함수를 갖는 제 1 내지 제 3 서브 일함수층들을 포함하고, 상기 제 1 내지 제 3 서브 일함수층들의 두께는 실질적으로 동일할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 전기적 특성이 향상되고 서로 다른 임계 전압을 갖는 복수의 트랜지스터들이 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 트랜지스터의 사시도이다.
도 2 내지 도 4는 본 발명의 실시예들에 따른 반도체 장치의 단면도들로, 각각 도 1의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 5는 본 발명의 실시예들에 따른 제 4 트랜지스터의 단면도이다.
도 6은 본 발명의 실시예들에 따른 제 5 트랜지스터의 단면도이다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 제 1 내지 제 5 트랜지스터들(TR1-TR5)의 단면도들이다.
도 8 내지 도 12는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 13은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 14a는 본 발명의 실시예에 따른 트랜지스터의 평면도이다.
도 14b는 도 14a의 C-C'선 및 D-D'선에 따른 단면도이다.
도 1은 본 발명의 실시예들에 따른 트랜지스터의 사시도이다. 도 2 내지 도 4는 본 발명의 실시예들에 따른 반도체 장치의 단면도들로, 각각 도 1의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 1 내지 도 4를 참조하면, 본 발명의 실시예들에 따른 반도체 장치는 제 1 내지 제 3 트랜지스터들(TR1, TR2, TR3)을 포함할 수 있다. 도 1에는 하나의 트랜지스터의 사시도가 도시되었으나, 도 2 내지 도 4의 상기 제 1 내지 제 3 트랜지스터들(TR1, TR2, TR3) 각각은 도 1에 도시된 트랜지스터에 해당될 수 있다. 상기 제 1 내지 제 3 트랜지스터들(TR1, TR2, TR3)은 기판(100)의 서로 다른 영역들에 제공되는 트랜지스터들일 수 있다. 이들 중 적어도 일부는 인접할 수 있으나 이에 한정되지 않는다.
상기 제 1 내지 제 3 트랜지스터들(TR1, TR2, TR3)은 기판(100) 상에 제공될 수 있다. 상기 기판(100)은 단결정 실리콘 기판일 수 있다. 이와 달리 상기 기판(100)은 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 일 실시예에 따르면, 상기 기판(100)은 n형 또는 p형의 웰 불순물층을 포함할 수 있다.
상기 제 1 내지 제 3 트랜지스터들(TR1, TR2, TR3)은 동일한 도전형의 모오스 전계 효과 트랜지스터들일 수 있다. 일 예로, 상기 제 1 내지 제 3 트랜지스터들(TR1, TR2, TR3)은 P형 트랜지스터들일 수 있다. 상기 제 1 내지 제 3 트랜지스터들(TR1, TR2, TR3)은 서로 임계 전압이 다른 트랜지스터들일 수 있다. 상기 제 3 트랜지스터(TR3)의 임계 전압은 상기 제 2 트랜지스터(TR2)의 임계 전압보다 클 수 있다. 상기 제 2 트랜지스터(TR2)의 임계 전압은 상기 제 1 트랜지스터(TR1)의 임계 전압보다 클 수 있다.
상기 기판(100)은 소자 분리막(101)에 의하여 정의되는 활성 영역들을 포함할 수 있다. 상기 소자 분리막(101)은 실리콘 산화물을 포함할 수 있다. 상기 활성 영역들은 상기 소자 분리막(101)의 상면으로부터 제 3 방향(D3)으로 돌출된 핀 패턴들(F)을 포함할 수 있다. 상기 제 3 방향(D3)은 상기 기판(100)의 상면에 수직한 방향일 수 있다. 일 예로, 상기 제 1 내지 제 3 트랜지스터들(TR1, TR2, TR3)은 각각 제 1 내지 제 3 핀 패턴들(F1, F2, F3)을 포함할 수 있다. 상기 제 1 내지 제 3 핀 패턴들(F1, F2, F3) 각각은 상기 기판(100)의 상면에 평행한 제 1 방향(D1)을 따라 연장될 수 있다.
상기 제 1 내지 제 3 트랜지스터들(TR1, TR2, TR3)은 각각 상기 기판(100) 상에 배치되는 게이트 구조체(GS) 및 상기 게이트 구조체(GS) 양측에 제공되는 소오스/드레인 영역들(103)을 포함한다. 상기 게이트 구조체(GS)는 상기 제 1 방향(D1)과 수직하고 상기 기판(100)의 상면에 평행한 제 2 방향(D2)으로 연장될 수 있다. 일 예로, 상기 제 1 내지 제 3 트랜지스터들(TR1, TR2, TR3)은 각각 제 1 내지 제 3 게이트 구조체들(GS1, GS2, GS3)을 포함할 수 있다.
상기 제 1 내지 제 3 게이트 구조체들(GS1, GS2, GS3)은 각각의 양측벽에 스페이서들(180)을 포함할 수 있다. 일 예로, 상기 스페이서들(180)은 실리콘 산화물을 포함할 수 있다. 상기 제 1 내지 제 3 트랜지스터들(TR1, TR2, TR3)은 각각 상기 스페이서들(180)에 의하여 정의되는 갭 영역(RR) 내에 게이트 절연층 및 게이트 전극(GE)을 포함할 수 있다. 상기 게이트 절연층은 계면층(111) 및 상기 계면층(111) 상의 고유전층(121)을 포함할 수 있다. 상기 계면층(111)은 상기 핀 패턴(F)과 상기 고유전층(121) 사이에 제공될 수 있다. 상기 계면층(111)은 상기 소자 분리막(101) 상으로 돌출된 상기 핀 패턴(F)의 측벽 및 상면을 따라 제공될 수 있다. 상기 계면층(111)은 유전 상수가 9 이하인 저유전 물질로 형성될 수 있다. 예를 들어, 상기 계면층(111)은 실리콘 산화막 또는 실리콘 산질화막일 수 있다. 상기 계면층(111)은 기판(100)과 상기 고유전층(121) 사이의 계면 결함을 줄일 수 있다. 상기 제 1 내지 제 3 트랜지스터들(TR1, TR2, TR3)의 계면층들(111)은 동일한 물질로 동시에 형성된 층들일 수 있다.
상기 고유전층(121)은 실리콘 산화물보다 큰 유전 상수를 갖는 고유전 물질로 형성될 수 있다. 상기 고유전층(121)은 상기 계면층(111)보다 두꺼울 수 있다. 예를 들어, 상기 고유전층(121)은 금속산화물, 금속실리케이트 또는 금속실리케이트질화물 등을 포함할 수 있다. 금속산화물은 하프늄(Hf), 알루미늄(Al), 란타늄(La), 지르코늄(Zr) 등의 금속을 함유하는 산화물을 포함한다. 예를 들어, 금속산화물은 HfO2, Al2O3, La2O3, ZrO2 또는 이들 재료들의 조합을 포함할 수 있다. 금속실리케이트는 하프늄(Hf), 지르코늄(Zr) 등의 금속을 함유하는 실리케이트를 포함한다.
예를 들어, 금속실리케이트는 하프늄실리케이트(Hafnium silicate, HfSiO), 지르코늄 실리케이트(Zirconium silicate, ZrSiO) 또는 이들의 조합을 포함할 수 있다. 금속실리케이트 질화물은 하프늄(Hf), 지르코늄(Zr) 등의 금속을 함유하는 실리케이트를 포함한다. 예를 들어, 금속실리케이트 질화물은 하프늄실리케이트질화물(HfSiON), 지르코늄실리케이트질화물(ZrSiON) 또는 이들의 조합을 포함할 수 있다. 실시예들에 따르면, 상기 제 1 내지 제 3 트랜지스터들(TR1, TR2, TR3)의 고유전층들(121)은 동일한 물질로 동시에 형성된 층들일 수 있다. 이와는 달리, 상기 제 1 내지 제 3 트랜지스터들(TR1, TR2, TR3) 중 적어도 일부의 고유전층(121)은 다른 트랜지스터들의 고유전층들(121)과 다른 원소를 포함할 수 있다. 일 예로, 상기 제 1 내지 제 3 트랜지스터들(TR1, TR2, TR3) 중 적어도 일부의 고유전층(121)은 란타늄(La) 또는 알루미늄(Al)과 같은 일함수 조절 물질을 포함할 수 있다. 상기 일함수 조절 물질은 상기 계면층(111)과 상기 고유전층(121) 사이에 쌍극자(dipole)를 형성하여 유효 일함수를 변화시킬 수 있다.
상기 고유전층(121)은 상기 스페이서들(180)에 의하여 정의되는 갭 영역(RR) 내에 콘포멀하게 제공될 수 있다. 일 예로, 상기 고유전층(121)은 상기 스페이서들(180)의 내측벽들 및 상기 계면층(111)의 상면을 따라 U자 형태로 제공될 수 있다. 상기 고유전층(121)은 상기 소자 분리막(101)의 상면 상으로 연장될 수 있다.
소오스/드레인 영역들(103)은 상기 제 1 내지 제 3 핀 패턴들(F1, F2, F3) 상에 각각 배치될 수 있다. 일 실시예에서, 소오스/드레인 영역들(103)은 에피택셜층으로 이루어질 수 있다. 예를 들어, 제 1 내지 제 3 트랜지스터들(TR1, TR2, TR3)이 p형 트랜지스터들인 경우, 소오스/드레인 영역들(103)은 제 1 내지 제 3 트랜지스터들(TR1, TR2, TR3)의 채널 영역들에 압축성 스트레인(compressive strain)을 제공하는 물질로 이루어질 수 있다. 예를 들어, 소오스/드레인 영역들(103)은 실리콘 게르마늄(SiGe)으로 형성될 수 있다.
이와는 달리, 제 1 내지 제 3 트랜지스터들(TR1, TR2, TR3)이 n형 트랜지스터들인 경우, 소오스/드레인 영역들(103)은 제 1 내지 제 3 트랜지스터들(TR1, TR2, TR3)의 채널 영역들에 인장성 스트레인(tensile strain)을 제공하는 물질로 이루어질 수 있다. 예를 들어, 소오스/드레인 영역들(103)은 실리콘 카바이드(SiC)로 형성될 수 있다.
상기 제 1 내지 제 3 게이트 구조체들(GS1, GS2, GS3)은 각각 제 1 내지 제 3 게이트 전극들(GE1, GE2, GE3)을 포함할 수 있다. 상기 제 1 내지 제 3 게이트 전극들(GE1, GE2, GE3)은 각각 상기 고유전층(121) 상에 차례로 제공되는 제 1 일함수 금속층(PW), 제 2 일함수 금속층(NW), 및 상부 도전층(171)을 포함할 수 있다. 상기 제 2 일함수 금속층(NW)은 상기 제 1 일함수 금속층(PW)보다 유효 일함수가 작을 수 있다. 일 예로, 상기 제 1 일함수 금속층(PW)의 유효 일함수는 약 4.8eV 내지 약 5.1eV일 수 있다. 상기 제 2 일함수 금속층(NW)의 유효 일함수는 약 4.1eV 내지 약 4.4eV일 수 있다.
본 발명의 실시예들에서 게이트 전극의 유효 일함수(effective work function)는 게이트 전극을 이루는 물질들의 종류, 형상 및 제조 공정에 의해 결정(또는 조절)되는 파라미터로서, 모스 전계 효과 트랜지스터들의 임계 전압에 영향을 줄 수 있다. 또한, 특정 물질의 일함수(work function)는, 물질 내의 전자가 초기에 페르미 레벨에 위치한 경우, 그 전자를 물질의 원자로부터 진공으로 방출시키는데 필요한 에너지의 값으로서, 물질의 고유 속성을 의미한다.
이하, 상기 제 1 내지 제 3 트랜지스터들(TR1, TR2, TR3)의 제 1 일함수 금속층(PW)에 대하여 보다 상세히 설명된다.
상기 제 1 내지 제 3 트랜지스터들(TR1, TR2, TR3)의 제 1 일함수 금속층(PW)은 각각 서로 다른 유효 일함수를 갖는 제 1 내지 제 3 서브 일함수층들(S1, S2, S3)을 포함할 수 있다. 상기 제 1 내지 제 3 서브 일함수층들(S1, S2, S3) 각각은 상기 고유전층(121)의 상면과 접할 수 있다. 즉, 상기 제 1 트랜지스터(TR1)는 상기 고유전층(121)의 상면과 접하는 제 1 서브 일함수층(S1)을 포함하고, 상기 제 2 트랜지스터(TR2)는 상기 고유전층(121)의 상면과 접하는 제 2 서브 일함수층(S2)을 포함하고, 상기 제 3 트랜지스터(TR3)는 상기 고유전층(121)의 상면과 접하는 제 3 서브 일함수층(S3)을 포함할 수 있다.
상기 제 1 서브 일함수층(S1)의 유효 일함수는 상기 제 2 서브 일함수층(S2)의 유효 일함수보다 작을 수 있다. 상기 제 2 서브 일함수층(S2)의 유효 일함수는 상기 제 3 서브 일함수층(S3)의 유효 일함수보다 작을 수 있다. 일 예로, 상기 제 1 서브 일함수층(S1)은 WSix, TiSiN, TiAlN, WN, TaSiN, TaAlN, TiSix, TaSix, Nb, 또는 V(x는 상수)를 포함할 수 있다. 상기 제 2 서브 일함수층(S2)은 TaN, TiN, Mo, W, 또는 WC을 포함할 수 있다. 상기 제 3 서브 일함수층(S3)은 Pt, Ru, Ir, Ni, W, WC, WCN, TiN, TiCN, TiBN, Mo, MoN, NbN, 또는 VN를 포함할 수 있다.
상기 제 1 서브 일함수층(S1)의 제 1 두께(t1), 상기 제 2 서브 일함수층(S2)의 제 2 두께(t2), 및 상기 제 3 서브 일함수층(S3)의 제 3 두께(t3)는 실질적으로 동일할 수 있다. 일 예로, 상기 제 1 두께(t1), 상기 제 2 두께(t2), 및 상기 제 3 두께(t3) 사이의 두께 차이는 약 9 Å 이하일 수 있다. 그 결과, 상기 제 1 서브 일함수층(S1)의 상면, 상기 제 2 서브 일함수층(S2)의 상면, 및 상기 제 3 서브 일함수층(S3)의 상면은 상기 기판(100)으로부터 실질적으로 동일한 레벨에 위치할 수 있다.
상기 제 1 트랜지스터(TR1)의 상기 제 1 일함수 금속층(PW)은 상기 제 1 서브 일함수층(S1)과 상기 제 2 일함수 금속층(NW) 사이에 상기 제 2 서브 일함수층(S2)을 더 포함할 수 있다. 상기 제 1 트랜지스터(TR1)의 상기 제 1 일함수 금속층(PW)은 상기 제 2 서브 일함수층(S2)과 상기 제 2 일함수 금속층(NW) 사이에 상기 제 3 서브 일함수층(S3)을 더 포함할 수 있다. 이 경우, 상기 제 1 트랜지스터(TR1)의 상기 제 1 일함수 금속층(PW)은 차례로 적층된 제 1 서브 일함수층(S1), 제 2 서브 일함수층(S2), 및 제 3 서브 일함수층(S3)을 포함할 수 있다.
상기 제 2 트랜지스터(TR2)의 상기 제 1 일함수 금속층(PW)은 상기 제 2 서브 일함수층(S2)과 상기 제 2 일함수 금속층(NW) 사이에 상기 제 3 서브 일함수층(S3)을 더 포함할 수 있다. 이 경우, 상기 제 2 트랜지스터(TR2)의 상기 제 1 일함수 금속층(PW)은 차례로 적층된 제 2 서브 일함수층(S2) 및 제 3 서브 일함수층(S3)을 포함할 수 있다.
상기 제 1 내지 제 3 게이트 전극들(GE1, GE2, GE3)은 각각 상기 제 2 일함수 금속층(NW)을 포함할 수 있다. 본 발명의 실시예들에 따르면, 상기 제 1 내지 제 3 트랜지스터들(TR1, TR2, TR3)의 제 1 일함수 금속층(PW)은 각각 상기 제 3 서브 일함수층(S3)을 포함하고, 상기 제 3 서브 일함수층(S3)과 상기 제 2 일함수 금속층(NW)이 접할 수 있다. 다른 실시예들에 따르면, 상기 제 1 트랜지스터(TR1)의 상기 제 1 일함수 금속층(PW)은 상기 제 2 및 제 3 서브 일함수층들(S2, S3)을 포함하지 않고, 상기 제 1 서브 일함수층(S1)이 상기 제 2 일함수 금속층(NW)과 접할 수 있다. 마찬가지로, 상기 제 2 트랜지스터(TR2)의 상기 제 1 일함수 금속층(PW)은 상기 제 3 서브 일함수층(S3)을 포함하지 않고, 상기 제 2 서브 일함수층(S2)이 상기 제 2 일함수 금속층(NW)과 접할 수 있다.
상기 제 2 일함수 금속층(NW)은 알루미늄(Al)을 포함할 수 있다. 일 예로, 상기 제 2 일함수 금속층(NW)은 TiAl, TiAlC, TaAl, TaAlC, TiAlSi, TiAlSiC, Al 또는 AlC를 포함할 수 있다. 이와는 달리 상기 제 2 일함수 금속층(NW)은 TiSi, TiSiC, TaSi, TaSiC, Ti, TiC, Ta, 또는 TaC를 포함할 수 있다. 상기 제 2 일함수 금속층(NW) 내의 알루미늄 원소는 그 아래의 층으로 확산될 수 있다. 일 예로, 상기 제 2 일함수 금속층(NW)과 접하는 층, 일 예로, 상기 제 3 서브 일함수층(S3)의 적어도 일부는 상기 제 2 일함수 금속층(NW)으로부터 확산된 알루미늄을 포함할 수 있다. 이와는 달리, 상기 제 2 일함수 금속층(NW)으로부터 이격되어 있는 층, 일 예로, 제 1 서브 일함수층(S1)은 상기 제 2 일함수 금속층(NW)으로부터 확산된 알루미늄 원소를 포함하지 않을 수 있다. 상기 제 1 일함수 금속층(PW) 및 상기 제 2 일함수 금속층(NW)은 도 1 에 도시된 갭 영역(RR)을 따라 U자 형태로 제공될 수 있다.
상기 제 1 내지 제 3 트랜지스터들(TR1, TR2, TR3)은 상기 제 2 일함수 금속층(NW) 상에 상기 상부 도전층(171)을 포함할 수 있다. 상기 상부 도전층(171)은 상기 제 2 일함수 금속층(NW)보다 비저항이 낮은 물질로 형성될 수 있다. 일 예로, 상기 상부 도전층(171)은 텅스텐(W)을 포함할 수 있다. 상기 상부 도전층(171)은 도 1에 도시된 갭 영역(RR)의 잔부를 채울 수 있다. 상기 상부 도전층(171)의 두께는 상기 제 1 내지 제 3 트랜지스터들(TR1, TR2, TR3)에 따라 다를 수 있다. 일 예로, 상기 제 3 트랜지스터(TR3)의 상부 도전층(171)은 상기 제 2 트랜지스터(TR2)의 상부 도전층(171) 보다 두꺼울 수 있고, 상기 제 2 트랜지스터(TR2)의 상부 도전층(171)은 상기 제 1 트랜지스터(TR1)의 상부 도전층(171) 보다 두꺼울 수 있다.
핀형 전계 효과 트랜지스터의 경우, 작은 핀의 사이즈에 기인하여 트랜지스터들의 임계 전압 조절을 위한 이온 도핑이 용이하지 않다. 일함수 조절층의 두께를 조절하여 유효 일함수를 조절하는 방식의 경우에는 게이트 전극의 폭 및/또는 두께에 의하여 일함수 조절이 제한될 수 있다. 또한, 두께 조절을 위한 일함수 조절층의 제거 공정의 횟수 및 난이도가 상대적으로 높으며, 일부 금속층이 제거되지 않는 문제가 발생될 수 있다.
본 발명의 실시예들에 따르면, 게이트 절연층과 접하는 제 1 일함수 금속층들의 하부를 서로 다른 일함수를 갖는 제 1 내지 제 3 서브 일함수층들로 형성하여 용이하게 서로 임계 전압이 다른 제 1 내지 제 3 트랜지스터들을 구성할 수 있다.
도 5는 본 발명의 실시예들에 따른 제 4 트랜지스터(TR4)의 단면도이다. 본 발명의 실시예들에 따른 반도체 장치는 상기 제 1 내지 제 3 트랜지스터들(TR1, TR2, TR3) 이외에 상기 제 4 트랜지스터(TR4)를 더 포함할 수 있다. 상기 제 4 트랜지스터(TR4)의 임계 전압은 제 1 트랜지스터(TR1)의 임계 전압보다 크고 상기 제 2 트랜지스터(TR2)의 임계 전압 보다 작을 수 있다. 상기 제 4 트랜지스터(TR4)의 제 4 게이트 전극(GE4)은 제 1 일함수 금속층(PW) 및 제 2 일함수 금속층(NW)을 포함할 수 있다.
상기 제 4 트랜지스터(TR4)의 제 1 일함수 금속층(PW)은 제 4 서브 일함수층(S4)을 포함할 수 있다. 상기 제 4 서브 일함수층(S4)의 유효 일함수는 상기 제 1 서브 일함수층(S1)의 유효 일함수보다 크고 상기 제 2 서브 일함수층(S2)의 유효 일함수보다 작을 수 있다. 일 예로, 상기 제 4 서브 일함수층(S4)은 TiSiN, TaN, TiAlN, WSix, WN, TaSiN, TaAlN, Nb, 또는 V(x는 상수)을 포함할 수 있다. 상기 제 4 서브 일함수층(S4)의 제 4 두께(t4)는 상기 제 1 내지 제 3 두께들(t1, t2, t3)과 실질적으로 동일할 수 있다. 상기 제 4 트랜지스터(TR4)의 제 1 일함수 금속층(PW)은 상기 제 4 서브 일함수층(S4)과 상기 제 2 일함수 금속층(NW) 사이에 제 2 서브 일함수층(S2) 및 제 3 서브 일함수층(S3)을 더 포함할 수 있다. 상기 제 4 트랜지스터(TR4)의 다른 구성들은 상기 제 1 트랜지스터(TR1)의 구성들에 상응할 수 있다.
도 6은 본 발명의 실시예들에 따른 제 5 트랜지스터(TR5)의 단면도이다. 본 발명의 실시예들에 따른 반도체 장치는 상기 제 1 내지 제 4 트랜지스터들(TR1, TR2, TR3, TR4) 이외에 상기 제 5 트랜지스터(TR5)를 더 포함할 수 있다. 상기 제 5 트랜지스터(TR5)의 임계 전압은 상기 제 1 트랜지스터(TR1)의 임계 전압보다 작을 수 있다. 상기 제 5 트랜지스터(TR5)의 제 5 게이트 전극(GE5)은 제 1 일함수 금속층(PW)을 포함하지 않으며, 제 2 일함수 금속층(NW)이 상기 고유전층(121)의 상면과 접할 수 있다. 상술한 바와 같이, 상기 제 2 일함수 금속층(NW)은 TiAl, TiAlC, TaAl, TaAlC, TiAlSi, TiAlSiC, Al 또는 AlC과 같이 알루미늄을 포함할 수 있다. 상기 제 2 일함수 금속층(NW)의 제 5 두께(t5)는 상기 제 1 내지 제 4 두께들(t1, t2, t3, t4)과 실질적으로 동일할 수 있다. 상기 제 5 트랜지스터(TR5)의 다른 구성들은 상기 제 1 트랜지스터(TR1)의 구성들에 상응할 수 있다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 제 1 내지 제 5 트랜지스터들(TR1-TR5)의 단면도들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략된다.
본 실시예들의 제 1 내지 제 5 트랜지스터들(TR1-TR5) 각각은 고유전층(121)과 접하는 캐핑 도전층(CM)을 포함할 수 있다. 상기 캐핑 도전층(CM)에 의하여 상기 고유전층(121)과 제 2 일함수 금속층(NW) 사이의 거리가 도 2 내지 도 6의 실시예보다 증가될 수 있다. 제 1 내지 제 5 트랜지스터들(TR1-TR5) 각각의 캐핑 도전층(CM)은 실질적으로 동일한 두께로 형성될 수 있다. 상기 캐핑 도전층(CM)의 두께는 상기 제 1 내지 제 5 두께(t1, t2, t3, t4, t5)와 같거나 작을 수 있으나 이에 한정되지 않는다. 일 예로, 상기 캐핑 도전층(CM)은 TiN을 포함할 수 있다. 상기 캐핑 도전층(CM)은 상기 고유전층(121)의 상면 및 측벽을 따라 콘포멀하게 형성될 수 있다.
상기 제 1 내지 제 4 트랜지스터들(TR1-TR4)에서, 상기 캐핑 도전층(CM)은 상기 고유전층(121)과 상기 제 1 일함수 금속층(PW) 사이에 제공될 수 있다. 상기 제 1 내지 제 4 서브 일함수층들(S1, S2, S3, S4)은 상기 캐핑 도전층(CM)의 상면과 접할 수 있다. 상기 제 5 트랜지스터(TR5)에서, 상기 캐핑 도전층(CM)은 상기 고유전층(121)과 상기 제 2 일함수 금속층(NW) 사이에 제공될 수 있다. 상기 제 2 일함수 금속층(NW)은 상기 캐핑 도전층(CM)의 상면과 접할 수 있다.
도 8 내지 도 12는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 설명의 간소화를 위하여 기판(100)과 그 위의 게이트 구조체들 이외의 구성은 생략된다. 제 1 내지 제 5 트랜지스터들(TR1-TR5)이 함께 형성되는 것으로 설명되나, 상술한 바와 같이, 제 4 트랜지스터(TR4) 및/또는 제 5 트랜지스터(TR5)는 생략될 수 있다.
도 8을 참조하여, 제 1 내지 제 5 영역(R1-R5)을 포함하는 기판(100)이 제공될 수 있다. 상기 제 1 내지 제 5 영역(R1-R5)은 각각 제 1 내지 제 5 트랜지스터들(TR1-TR5)이 형성되는 영역들일 수 있다. 상기 제 1 내지 제 5 영역(R1-R5) 상에 게이트 절연층이 형성될 수 있다. 일 예로, 상기 게이트 절연층은 계면층(미도시) 및 고유전층(121)을 포함할 수 있다. 예를 들어, 상기 계면층은 실리콘 산화막 또는 실리콘 산질화막일 수 있다. 상기 계면층은 열산화 방법 또는 원자층 증착 방법을 이용하여 형성될 수 있다. 상기 계면층은 기판(100)과 상기 고유전층(121) 간의 계면특성을 개선시켜 전자 이동도(Electron Mobility) 특성을 향상시킬 수 있다. 상기 계면층은 생략될 수 있다.
상기 고유전층(121)은 실리콘 산화물보다 큰 유전 상수를 갖는 고유전 물질로 형성되며, 계면층보다 두껍게 형성될 수 있다. 예를 들어, 상기 고유전층(121)은 금속산화물, 금속실리케이트 또는 금속실리케이트질화물 등을 포함할 수 있다. 금속산화물은 하프늄(Hf), 알루미늄(Al), 란타늄(La), 지르코늄(Zr) 등의 금속을 함유하는 산화물을 포함한다. 금속실리케이트는 하프늄(Hf), 지르코늄(Zr) 등의 금속을 함유하는 실리케이트를 포함한다. 금속실리케이트 질화물은 하프늄(Hf), 지르코늄(Zr) 등의 금속을 함유하는 실리케이트를 포함한다.
상기 고유전층(121)은 예를 들어, 화학기상 증착법(Chemical Vapor Deposition, CVD), 저압 화학기상 증착법(Low-Pressure CVD, LPCVD), 플라즈마-인핸스드 화학기상 증착법(Plasma-enhanced CVD, PECVD), 유기금속 화학기상증착법(Metal-Organic CVD, MOCVD), 원자층 증착법(Atomic Layer Deposition, ALD), 플라즈마-인핸스드 원자층 증착법(Plasma Enhanced ALD, PEALD) 등으로 형성될수 있다. 균일한 막형성을 위해 원자층 증착법(ALD) 또는 플라즈마-인핸스드 원자층 증착법(PEALD)이 사용될 수 있다.
실시예들에 따르면, 상기 고유전층(121) 상에 알루미늄(Al) 또는 란타늄(La)과 같이 일함수 조절 물질을 포함하는 층(일 예로, 산화물층)이 형성될 수 있다. 이후, 열처리 공정을 통하여 상기 일함수 조절 물질의 적어도 일부가 상기 고유전층(121)으로 확산될 수 있다. 이와는 달리, 상기 일함수 조절 물질을 포함하는 층의 형성은 수행되지 않을 수 있다.
상기 제 1 영역(R1)의 상기 고유전층(121) 상에 제 1 서브 일함수층(S1)이 형성될 수 있다. 상기 제 1 서브 일함수층(S1)은 상기 제 1 영역(R1)에 선택적으로 제공될 수 있다. 일 예로, 상기 제 1 서브 일함수층(S1)은 상기 기판(100)의 전 영역에 형성된 후, 상기 제 1 서브 일함수층(S1)을 제외한 영역들에서 제거될 수 있다. 또는 상기 제 1 서브 일함수층(S1)을 형성하기 전, 상기 제 1 영역(R1)을 노출하고, 그 외의 영역들을 덮는 마스크층이 형성될 수 있다. 상기 제 1 영역(R1) 이외에 형성된 제 1 서브 일함수층(S1)은 상기 마스크층과 함께 제거될 수 있다. 일 예로, 상기 제 1 서브 일함수층(S1)은 WSix, TiSiN, TiAlN, WN, TaSiN, TaAlN, TiSix, TaSix, Nb, 또는 V(x는 상수) 으로 형성될 수 있다.
상기 제 4 영역(R4)의 상기 고유전층(121) 상에 제 4 서브 일함수층(S4)이 형성될 수 있다. 상기 제 4 서브 일함수층(S4)은 상기 제 4 영역(R4)에 선택적으로 제공될 수 있다. 일 예로, 상기 제 4 서브 일함수층(S4) TiSiN, TaN, TiAlN, WSix, WN, TaSiN, TaAlN, Nb, 또는 V(x는 상수)을 포함하는 층으로 형성될 수 있다. 상기 제 4 서브 일함수층(S4)은 상기 제 1 서브 일함수층(S1)과 실질적으로 동일한 두께로 형성될 수 있다.
도 9를 참조하여, 상기 제 1 내지 제 5 영역들(R1-R5)에 제 2 서브 일함수층(S2)이 형성된 후, 상기 제 3 영역(R3)에서 상기 제 2 서브 일함수층(S2)이 제거될 수 있다. 그 결과, 상기 제 3 영역(R3)에서는 상기 고유전층(121)의 상면이 노출될 수 있다. 일 예로, 상기 제 2 서브 일함수층(S2)은 TaN, TiN, Mo, W, 또는 WC 을 포함하는 층으로 형성될 수 있다. 상기 제 2 서브 일함수층(S2)은 상기 제 1 서브 일함수층(S1)과 실질적으로 동일한 두께로 형성될 수 있다.
도 10을 참조하여, 상기 제 1 내지 제 5 영역들(R1-R5)에 제 3 서브 일함수층(S3)이 형성될 수 있다. 상기 제 3 서브 일함수층(S3)은 상기 제 1 서브 일함수층(S1)과 실질적으로 동일한 두께로 형성될 수 있다. 일 예로, 상기 제 3 서브 일함수층(S3)은 Pt, Ru, Ir, Ni, W, WC, WCN, TiN, TiCN, TiBN, Mo, MoN, NbN, 또는 VN를 포함하는 층으로 형성될 수 있다.
도 11을 참조하여, 상기 제 5 영역(R5) 상의 제 2 서브 일함수층(S2) 및 제 3 서브 일함수층(S3)이 제거될 수 있다. 일 예로, 상기 제 1 내지 제 4 영역들(R14-R4)을 덮는 마스크층을 형성 후, 상기 마스크층에 의하여 노출된 상기 제 5 영역(R5)의 층들을 식각할 수 있다. 그 결과, 상기 제 5 영역(R5)에서는 상기 고유전층(121)의 상면이 노출될 수 있다.
도 12를 참조하여, 상기 제 1 내지 제 5 영역들(R1-R5)에 차례로 제 2 일함수 금속층(NW) 및 상부 도전층(171)이 형성될 수 있다. 일 예로, 상기 제 2 일함수 금속층(NW)은 TiAl, TiAlC, TaAl, TaAlC, TiAlSi, TiAlSiC, Al 또는 AlC를 포함할 수 있다. 이와는 달리 상기 제 2 일함수 금속층(NW)은 TiSi, TiSiC, TaSi, TaSiC, Ti, TiC, Ta, 또는 TaC를 포함할 수 있다. 일 예로, 상기 상부 도전층(171)은 텅스텐으로 형성될 수 있다. 상기 상부 도전층(171)의 하면의 레벨은 각 영역들에서 서로 다를 수 있다. 이와는 달리 상기 상부 도전층(171)의 상면의 레벨은 각 영역들에서 서로 동일할 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 본 실시예는 도 7a 및 도 7b에 따른 반도체 장치의 제조 방법이다.
도 13을 참조하면, 도 8을 참조하여 설명된 제 1 서브 일함수층(S1) 및 제 4 서브 일함수층(S4)을 형성하기 전, 상기 고유전층(121) 상에 캐핑 도전층(CM)을 형성할 있다. 상기 캐핑 도전층(CM)은 제 1 내지 제 5 영역(R1-R5)에 모두 형성되는 것으로 도시되었으나, 이와는 달리, 적어도 하나의 영역에서 상기 캐핑 도전층(CM)이 생략될 수 있다. 일 예로, 상기 캐핑 도전층(CM)은 TiN층으로 형성될 수 있다. 이 후, 공정은 도 8 내지 도 12를 참조하여 설명된 것과 동일할 수 있다.
도 14a는 본 발명의 실시예에 따른 트랜지스터의 평면도이다. 도 14b는 도 14a의 C-C'선 및 D-D'선에 따른 단면도이다. 본 실시예에 따른 트랜지스터들은 게이트 올 어라운드 형(gate all around type) 트랜지스터들일 수 있다. 일 예로, 본 실시예에 따른 상기 트랜지스터는 기판(100)과 이격된 복수의 채널 부분들(NS)을 포함하는 채널 영역(CH)을 포함할 수 있다. 게이트 절연층(120) 및 게이트 전극(GE)은 상기 복수의 채널 부분들(NS)의 외주면을 둘러쌀 수 있다. 상기 채널 영역(CH)을 사이에 두고 소오스/드레인 영역들(103)이 제공될 수 있다. 상기 소오스/드레인 영역과 상기 게이트 절연층(120) 사이에 배리어 절연 패턴들(106)이 제공될 수 있다. 일 예로, 상기 배리어 절연 패턴들(106)은 실리콘 산화물을 포함할 수 있다. 상기 게이트 전극(GE) 상에 캐핑 패턴(GP)이 제공될 수 있다. 상기 캐핑 패턴(GP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나로 형성될 수 있다. 상기 소오스/드레인 영역들(103)을 덮는 층간 절연막(123)이 제공될 수 있다.
상술한 제 1 내지 제 5 트랜지스터들(TR1-TR5)은 도 1 내지 도 6을 참조하여 설명된 형태의 핀형 트랜지스터 대신, 본 게이트 올 어라운드형 트랜지스터들로 대체될 수 있다. 상기 게이트 전극(GE)의 구체적인 구성 및 제조 방법은 도 1 내지 도 13을 참조하여 설명된 게이트 전극의 구성 및 제조 방법에 상응할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 제공되고 문턱 전압이 서로 다른 제 1 내지 제 3 트랜지스터들을 포함하고,
    상기 제 1 내지 제 3 트랜지스터들은 각각 게이트 절연층, 제 1 일함수 금속층, 및 제 2 일함수 금속층을 포함하고,
    상기 제 1 트랜지스터의 상기 제 1 일함수 금속층은 제 1 서브 일함수층을 포함하고,
    상기 제 2 트랜지스터의 상기 제 1 일함수 금속층은 제 2 서브 일함수층을 포함하고,
    상기 제 3 트랜지스터의 상기 제 1 일함수 금속층은 제 3 서브 일함수층을 포함하고,
    상기 제 1 내지 제 3 서브 일함수층들은 서로 다른 물질을 포함하고 서로 다른 일함수를 갖는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 내지 제 3 서브 일함수층들은 각각 게이트 절연층의 상면과 접하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 내지 제 3 서브 일함수층들의 두께는 실질적으로 동일한 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 2 일함수 금속층의 유효 일함수는 상기 제 1 일함수 금속층의 유효 일함수 보다 작은 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 2 일함수 금속층은 알루미늄(Al)을 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 2 서브 일함수층의 유효 일함수는 상기 제 1 서브 일함수층의 유효 일함수보다 크고,
    상기 제 3 서브 일함수층의 유효 일함수는 상기 제 2 서브 일함수층의 유효 일함수보다 큰 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 트랜지스터의 상기 제 1 일함수 금속층은 상기 제 1 서브 일함수층과 상기 제 2 일함수 금속층 사이에 제 2 서브 일함수층을 더 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 트랜지스터의 상기 제 1 일함수 금속층은 상기 제 2 서브 일함수층과 상기 제 2 일함수 금속층 사이에 제 3 서브 일함수층을 더 포함하는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 제 2 트랜지스터의 상기 제 1 일함수 금속층은 상기 제 2 서브 일함수층과 상기 제 2 일함수 금속층 사이에 제 3 서브 일함수층을 더 포함하는 반도체 장치.
  10. 기판 상에 제공되고 문턱 전압이 서로 다른 제 1 내지 제 3 트랜지스터들을 포함하고,
    상기 제 1 내지 제 3 트랜지스터들은 각각 게이트 절연층, 제 1 일함수 금속층, 및 제 2 일함수 금속층을 포함하고,
    상기 제 1 트랜지스터의 상기 제 1 일함수 금속층은 제 1 서브 일함수층을 포함하고,
    상기 제 2 트랜지스터의 상기 제 1 일함수 금속층은 제 2 서브 일함수층을 포함하고,
    상기 제 3 트랜지스터의 상기 제 1 일함수 금속층은 제 3 서브 일함수층을 포함하고,
    상기 제 1 내지 제 3 서브 일함수층들은 서로 다른 일함수를 갖고,
    상기 제 1 서브 일함수층은 WSix, TiSiN, TiAlN, WN, TaSiN, TaAlN, TiSix, TaSix, Nb, 또는 V(x는 상수)을 포함하고,
    상기 제 2 서브 일함수층은 TaN, TiN, Mo, W, 또는 WC을 포함하고,
    상기 제 3 서브 일함수층은 Pt, Ru, Ir, Ni, W, WC, WCN, TiN, TiCN, TiBN, Mo, MoN, NbN, 또는 VN를 포함하고,
    상기 제1 내지 제3 서브 일함수층들은 상기 물질들 중 서로 다른 물질을 포함하는 반도체 장치.

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