TWI635535B - 具有不同臨界電壓的金屬閘極的半導體製程及半導體結構 - Google Patents

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Abstract

一種形成具有不同臨界電壓的金屬閘極的半導體製程，包含有下述步驟。首先，提供一基底，具有一第一區以及一第二區。接著，依序形成一介電層以及一第一功函數層於第一區以及第二區的基底上。接續，形成一第二功函數層直接於第一區的第一功函數層上。續之，形成一第三功函數層直接於第二區的第一功函數層上，其中第三功函數層不同於第二功函數層。本發明亦提供一種半導體結構以此半導體製程形成。

Description

具有不同臨界電壓的金屬閘極的半導體製程及半導體結構
本發明是關於一種具有不同臨界電壓的金屬閘極的半導體製程及半導體結構，且特別是關於一種以堆疊的功函數層形成具有不同臨界電壓的金屬閘極的半導體製程及半導體結構。
在習知半導體產業中，多晶矽係廣泛地應用於半導體元件如金氧半導體(metal-oxide-semiconductor，MOS)電晶體中，作為標準的閘極填充材料選擇。然而，隨著MOS電晶體尺寸持續地微縮，傳統多晶矽閘極因硼穿透(boron penetration)效應導致元件效能降低，及其難以避免的空乏效應(depletion effect)等問題，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。因此，半導體業界更嘗試以新的閘極填充材料，例如利用功函數(work function)金屬來取代傳統的多晶矽閘極，用以作為匹配高介電常數(High-K)閘極介電層的控制電極。
本發明提出一種形成具有不同臨界電壓的金屬閘極的半導體製程及半導體結構，其藉由分別形成不同的功函數層於同一功函數層上，以形成的具有不同臨界電壓的金屬閘極。
本發明提供一種形成具有不同臨界電壓的金屬閘極的半導體製程，包含有下述步驟。首先，提供一基底，具有一第一區以及一第二區。接著，依序形成一介電層以及一第一功函數層於第一區以及第二區的基底上。接續，形成一第二功函數層直接於第一區的第一功函數層上。續之，形成一第三功函數層直接於第二區的第一功函數層上，其中第三功函數層不同於第二功函數層。
本發明提供一種半導體結構，包含有一基底、一第一閘極以及一第二閘極。基底具有一第一區以及一第二區。第一閘極設置於第一區的基底上，其中第一閘極包含由下至上堆疊的一介電層、一第一功函數層以及一第二功函數層。第二閘極，設置於第二區的基底上，其中第二閘極包含由下至上堆疊的介電層、第一功函數層以及一第三功函數層，其中第三功函數層不同於第二功函數層。
基於上述，本發明提供一種具有不同臨界電壓的金屬閘極的半導體製程及半導體結構，其形成不同功函數(例如第二功函數層以及第三功函數層)於相同的功函數層(例如第一功函數層)上，俾能解決基底效應，並形成具有不同臨界電壓的金屬閘極。
110‧‧‧基底
112‧‧‧鰭狀結構
122‧‧‧介電層
124‧‧‧犧牲電極層
126‧‧‧蓋層
128‧‧‧間隙壁
130‧‧‧源/汲極
140‧‧‧層間介電層
150‧‧‧介電層
160‧‧‧底阻障層
170‧‧‧第一功函數層
182、182’‧‧‧第二功函數層
184、184’‧‧‧第三功函數層
186、186’‧‧‧第四功函數層
192‧‧‧頂阻障層
194‧‧‧主導電材料
A‧‧‧第一區
B‧‧‧第二區
A1‧‧‧中低臨界電壓的N型電晶體
A2‧‧‧標準臨界電壓的N型電晶體
B1‧‧‧標準臨界電壓的P型電晶體
B2‧‧‧中低臨界電壓的P型電晶體
G‧‧‧虛置閘極
M1‧‧‧第一閘極
M2‧‧‧第二閘極
M3‧‧‧第三閘極
M4‧‧‧第四閘極
R1、R2、R3、R4‧‧‧凹槽
第1-9圖繪示本發明一實施例之具有不同臨界電壓的金屬閘極的半導體製程之剖面示意圖。
第1-9圖繪示本發明一實施例之具有不同臨界電壓的金屬閘極的 半導體製程之剖面示意圖。如第1圖所示，提供一基底110。基底110例如是一矽基底、一含矽基底、一三五族覆矽基底(例如GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)或一矽覆絕緣(silicon-on-insulator，SOI)基底等半導體基底。基底110具有一第一區A以及一第二區B。第一區A係為一NMOS電晶體區，而第二區B係為一PMOS電晶體區，其中第一區A與第二區B在本實施例中預定分別於後續製程中製作不同臨界電壓之金屬閘極，但本發明不以此為限。更進一步而言，本實施例將於第一區A中形成一中低臨界電壓(medium low threshold voltage,mLVT)的N型電晶體A1以及一標準臨界電壓(standard voltage threshold,SVT)的N型電晶體A2，於第二區B中形成一標準臨界電壓(standard voltage threshold,SVT)的P型電晶體B1以及一中低臨界電壓(medium low threshold voltage,mLVT)的P型電晶體B2，但本發明不以此為限。本發明亦可分別於第一區A以及第二區B中形成三個或超過三個具有不同臨界電壓之電晶體。例如可於第一區A中形成一中低臨界電壓(medium low threshold voltage,mLVT)的N型電晶體、一低臨界電壓(low threshold voltage,LVT)的N型電晶體以及一標準臨界電壓(standard voltage threshold,SVT)的N型電晶體，而於第二區B中形成一中低臨界電壓(medium low threshold voltage,mLVT)的P型電晶體、一低臨界電壓(low threshold voltage,LVT)的P型電晶體以及一標準臨界電壓(standard voltage threshold,SVT)的P型電晶體。
再者，基底110中形成具有至少一鰭狀結構112及一絕緣層(未繪示)，其中鰭狀結構112之底部係被絕緣層，例如氧化矽所包覆而形成淺溝隔離。本實施例係以多閘極場效電晶體(multi-gate MOSFET)為例，而將電晶體結構形成於鰭狀結構112上，但本發明亦可應用於平面場效電晶體或其他半導體結構，視所需而定。
形成鰭狀結構112的方法可例如為下述步驟，但本發明非限於此。首先，提供一塊狀底材(未繪示)，在其上形成硬遮罩層(未繪示)，並將其圖案化以定義出其下之塊狀底材中欲對應形成之鰭狀結構112的位置。接著，進行一蝕刻製程，於塊狀底材(未繪示)中形成鰭狀結構112。如此，完成鰭狀結構112於基底110中之製作。在一實施例中，形成鰭狀結構112後即移除硬遮罩層(未繪示)，可於後續製程中形成三閘極場效電晶體(tri-gate MOSFET)。如此一來，由於鰭狀結構112與後續形成之介電層之間具有三直接接觸面(包含二接觸側面及一接觸頂面)，因此被稱作三閘極場效電晶體(tri-gate MOSFET)。相較於平面場效電晶體，三閘極場效電晶體可藉由將上述三直接接觸面作為載子流通之通道，而在同樣的閘極長度下具有較寬的載子通道寬度，俾使在相同之驅動電壓下可獲得加倍的汲極驅動電流。而在另一實施例中，亦可保留硬遮罩層(未繪示)，而於後續製程中形成另一具有鰭狀結構之多閘極場效電晶體(multi-gate MOSFET)-鰭式場效電晶體(fin field effect transistor,Fin FET)。鰭式場效電晶體中，由於保留了硬遮罩層(未繪示)，鰭狀結構112與後續將形成之介電層之間僅有兩接觸側面。
此外，如前所述，本發明亦可應用於其他種類的半導體基底，例如在另一實施態樣中，提供一矽覆絕緣基底(未繪示)，並以蝕刻暨微影之方法蝕刻矽覆絕緣基底(未繪示)上之單晶矽層而停止於氧化層，即可完成鰭狀結構於矽覆絕緣基底上的製作。
接著，由下而上依序形成一介電層122、一犧牲電極層124以及一蓋層126跨設鰭狀結構112並於基底110上，而形成一虛置閘極G，其將於後續金屬閘極置換(replacement metal gate,RMG)製程中以金屬閘極取代。其中，形成介電層122、犧牲電極層124以及蓋層126的方法，可例如為全面覆蓋一介電層(未繪示)、一犧牲電極層(未繪示)以及一蓋層(未繪示)， 再圖案化之。本實施係以一後置高介電常數後閘極(Gate-Last for High-K Last)製程為例，因此介電層122將於後續製程中先被移除，再另外填入高介電常數閘極介電層，故此實施態樣下之介電層122可僅為一般方便於後續製程中移除之犧牲材料，其例如為一氧化層，以熱氧化製程或化學氧化製程形成，但本發明不以此為限。然而，本發明亦可應用於一前置高介電常數後閘極(Gate-Last for High-K First)製程、多閘極(Gate-First)製程或多晶矽製程等。犧牲電極層124可例如為一多晶矽層。蓋層126則可為一氮化層或氧化層等所組成之單層或雙層結構，作為一圖案化的硬遮罩，但本發明不以此為限。接續，形成間隙壁128於虛置閘極G側邊的基底110及鰭狀結構112上。間隙壁128例如是以氮化矽或氧化矽等材質所組成之單層或多層複合結構。
接續，例如對各電晶體施以一合適之離子佈植製程來分別形成一源/汲極130於間隙壁128側邊的鰭狀結構112中。另外，在形成間隙壁128以及源/汲極130之前/之後，可形成一側壁子(未繪示)於虛置閘極G側邊的基底110及鰭狀結構112上，再進行適當之輕摻雜離子佈植製程，以分別形成一輕摻雜源/汲極(未繪示)於各側壁子側邊的鰭狀結構112中。再者，在形成間隙壁128以及源/汲極130之前/之後/或同時，可進行一磊晶製程，以分別形成一磊晶結構(未繪示)於各間隙壁128側邊的鰭狀結構112中。因此，在各電晶體中，輕摻雜源/汲極、源/汲極130以及磊晶結構的範圍可部分或全部重疊。
接著，覆蓋並平坦化一介電材料，以形成一層間介電層140於間隙壁128側邊的基底110以及鰭狀結構112上，如第2圖所示。可同時移除第一區A以及第二區B之各虛置閘極G，而分別於第一區A以及第二區B中形成相對應之凹槽R1/R2/R3/R4，如第2圖所示，以於後續製程中分別於凹槽R1/R2/R3/R4中形成金屬閘極。
如第3圖所示，可先選擇性同時形成一緩衝層(未繪示)於各凹槽R1/R2/R3/R4中。接著，形成一介電層150，同時覆蓋凹槽R1/R2/R3/R4中以及層間介電層140。緩衝層可為一氧化層，其例如以熱氧化製程或化學氧化製程形成，但本發明不以此為限。緩衝層位於介電層150與基底110之間，以作為介電層150與基底110緩衝之用。本實施例係為一後置高介電常數後閘極(Gate-Last for High-K Last)製程，因此本實施例之介電層150為一具有U型剖面結構之高介電常數閘極介電層，其可選自氧化鉿(hafnium oxide，HfO2)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al2O3)、氧化鑭(lanthanum oxide，La2O3)、氧化鉭(tantalum oxide，Ta2O5)、氧化釔(yttrium oxide，Y2O3)、氧化鋯(zirconium oxide，ZrO2)、鈦酸鍶(strontium titanate oxide，SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO4)、鋯酸鉿(hafnium zirconium oxide，HfZrO4)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO3,PZT)與鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO3,BST)所組成之群組，但本發明不以此為限。
如第4圖所示，可選擇性形成一底阻障層160，同時覆蓋第一區A以及第二區B的介電層150。底阻障層160可例如由氮化鉭(tantalum nitride,TaN)所組成，但本發明不以此為限。在其他實施例中，底阻障層160亦可為氮化鈦(titanium nitride,TiN)等。
如第5圖所示，形成一第一功函數層170，同時覆蓋第一區A以及第二區B的底阻障層160。第一功函數層170可例如由氮化鈦(titanium nitride,TiN)、氮化鉭(tantalum nitride,TaN)或碳化鉭(tantalum carbide,TaC)等所組成，且在本實施例中第一功函數層170為一P型功函數層，但本發明 不以此為限。
如第6圖所示，分別形成一第二功函數層182、一第三功函數層184以及一第四功函數層186於第二區B以及第一區A的第一功函數層170上。更詳細而言，在中低臨界電壓的P型電晶體B2中，不再另外形成功函數層於第一功函數層170上。第二功函數層182則僅形成於標準臨界電壓的P型電晶體B1的第一功函數層170上並與之直接接觸。第三功函數層184僅形成於標準臨界電壓的N型電晶體A2的第一功函數層170上並與之直接接觸。第四功函數層186僅形成於中低臨界電壓的N型電晶體A1的第一功函數層170上並與之直接接觸。在此強調，本發明係將不同的功函數層形成於不同區但相同的功函數層上，意即分別將第二功函數層182、第三功函數層184以及第四功函數層186分別形成於相同的但分別位於標準臨界電壓的P型電晶體B1、標準臨界電壓的N型電晶體A2以及中低臨界電壓的N型電晶體A1中的第一功函數層170上。本實施例僅繪示中低臨界電壓的N型電晶體A1、標準臨界電壓的N型電晶體A2、標準臨界電壓的P型電晶體B1以及中低臨界電壓的P型電晶體B2，但本發明不以此為限。
更進一步而言，第二功函數層182、第三功函數層184以及第四功函數層186必然為不同的功函數層，其可具有不同的材料、厚度或鍵結方式等，因而能具有不同的功函數值。然而，由於本發明係將不同的功函數層(第二功函數層182、第三功函數層184以及第四功函數層186)形成於相同的功函數層(第一功函數層170)上，因此能解決基底效應(substrate effect)等問題。意即，當材料層形成於不同的底層上時，會導致不同的厚度或鍵結方式等，致使所形成之各材料層之例如功函數值等的物理性質或化學性質難以控制。是以，本發明將功函數層形成於相同的功函數層上，特別是具有相同的表面狀態的功函數層上，即可解決此問題。
在本發明中，第一功函數層170為一P型功函數層，而第二功函數層182、第三功函數層184以及第四功函數層186均為N型功函數層，藉以調變欲形成之各電晶體的功函數值。舉例而言，第一功函數層170可例如由氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等所組成；第二功函數層182、第三功函數層184以及第四功函數層186可例如由二元複合金屬或三元複合金屬等所組成，其例如可為鋁鈦(TiAl)、鋁鋯(ZrAl)、鋁鎢(WAl)、鋁鉭(TaAl)、鋁鉿(HfAl)、含碳鋁鈦(TiAlC)、含氮鋁鈦(TiAlN)、含氮矽鈦(TiSiN)或氮鎢(WN)等，但本發明不以此為限。
在一實施例中，可藉由將第二功函數層182、第三功函數層184以及第四功函數層186設置為具不同材料的N型功函數層，以分別調變中低臨界電壓的N型電晶體A1、標準臨界電壓的N型電晶體A2、標準臨界電壓的P型電晶體B1以及中低臨界電壓的P型電晶體B2，而形成為具有不同功函數值的電晶體。形成第二功函數層182、第三功函數層184以及第四功函數層186的方法可例如以黃光暨微影製程並配合蝕刻製程，俾於各區分別以原子層沈積製程(atomic layer deposition,ALD)或化學氣相沈積製程(chemical vapor deposition,CVD)等沈積製程再蝕刻形成，但本發明不以此為限。
在另一實施例中，第二功函數層182、第三功函數層184以及第四功函數層186可為具有不同鋁濃度的含鋁層，因此可藉由控制鋁濃度的多寡，以控制第二功函數層182、第三功函數層184以及第四功函數層186的N型功函數值，其中第二功函數層182、第三功函數層184以及第四功函數層186係可於初鍍(as-deposited)時即具有不同的鋁含量。因此，形成第二功函數層182、第三功函數層184以及第四功函數層186的方法可例如以黃光 暨微影製程，俾於各區分別以原子層沈積製程(atomic layer deposition,ALD)或化學氣相沈積製程(chemical vapor deposition,CVD)等沈積製程再蝕刻形成，但本發明不以此為限。在其他實施例中，可先形成相同的第二功函數層182、第三功函數層184以及第四功函數層186，再另外摻雜不同濃度的鋁於第二功函數層182、第三功函數層184以及第四功函數層186中，視實際需求而定。
在又一實施例中，第二功函數層182、第三功函數層184以及第四功函數層186可具有相同材料但不同厚度。因此，第二功函數層182、第三功函數層184以及第四功函數層186可以具有不同沈積週期的原子層沈積製程(atomic layer deposition,ALD)形成，或者以先沈積再分別蝕刻的方式形成，但本發明不以此為限。
在又一實施例中，第二功函數層182、第三功函數層184以及第四功函數層186可以相同材料但不同製程溫度形成，俾使第二功函數層182、第三功函數層184以及第四功函數層186具有不同鍵結，因而具有不同的N型功函數值。
較佳者，本發明的第二功函數層182、第三功函數層184以及第四功函數層186僅具有單一材料層，且藉由形成不同的第二功函數層182、第三功函數層184以及第四功函數層186，例如不同的材料、不同含鋁量、不同厚度、不同鍵結等，而調變所形成之各區的電晶體的功函數值。因此，在金屬閘極置換(RMG)製程中，單一層的功函數層可增加凹槽R1/R2/R3/R4所剩的開口寬度，俾使後續填入導電材料更容易。
如第7圖所示，分別形成一頂阻障層192直接接觸於中低臨界電 壓的P型電晶體B2的第一功函數層170、標準臨界電壓的P型電晶體B1的第二功函數層182、標準臨界電壓的N型電晶體A2的第三功函數層184以及中低臨界電壓的N型電晶體A1的第四功函數層186上。頂阻障層192可例如為氮化鈦、氮化鉭等所組成。
如第8圖所示，填入一主導電材料194於凹槽R1/R2/R3/R4中且覆蓋頂阻障層192。主導電材料194可由鋁、鎢、鈦鋁合金(TiAl)或鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料所構成，但本發明不以此為限。繼之，平坦化主導電材料194及其下方之多層材料層至暴露出層間介電層140，而形成一第一閘極M1、一第二閘極M2、一第三閘極M3以及一第四閘極M4，如第9圖所示，其中由於中低臨界電壓的N型電晶體A1的第三閘極M3具有一第四功函數層186’、標準臨界電壓的N型電晶體A2的第二閘極M2具有一第三功函數層184’、標準臨界電壓的P型電晶體B1的第一閘極M1具有一第二功函數層182’以及中低臨界電壓的P型電晶體B2的金屬閘極M4僅具有第一功函數層170，且第二功函數層182’、第三功函數層184’以及第四功函數層186’為不同材料層，因此第一閘極M1、第二閘極M2、第三閘極M3以及第四閘極M4可具有不同的功函數值。
綜上所述，本發明提供一種具有不同臨界電壓的金屬閘極的半導體製程及半導體結構，其形成不同功函數(例如第二功函數層、第三功函數層以及第四功函數層)於相同的功函數層(例如第一功函數層)上，特別是具有相同的表面狀態的功函數層上，俾能解決基底效應，且形成具有不同臨界電壓的金屬閘極。在一實施例中，第一功函數層為P型功函數層，而第二功函數層、第三功函數層以及第四功函數層為N型功函數層，俾藉由調整第二功函數層、第三功函數層以及第四功函數層的功函數值，以形成於P型電晶體區以及N型電晶體區的電晶體。第一功函數層可例如由氮化鈦(TiN)、氮 化鉭(TaN)或碳化鉭(TaC)等之P型功函數材料層所組成；第二功函數層、第三功函數層以及第四功函數層可例如由二元複合金屬或三元複合金屬等之N型功函數材料層所組成，其例如為鋁鈦(TiAl)、鋁鋯(ZrAl)、鋁鎢(WAl)、鋁鉭(TaAl)、鋁鉿(HfAl)、含碳鋁鈦(TiAlC)、含氮鋁鈦(TiAlN)、含氮矽鈦(TiSiN)或氮鎢(WN)等，但本發明不以此為限。
再者，第二功函數層、第三功函數層以及第四功函數層必然不相同而具有不同的功函數值，其中第二功函數層、第三功函數層以及第四功函數層可具有不同的材料、不同的厚度或不同的鍵結方式等。另外，第二功函數層、第三功函數層以及第四功函數層可例如由原子層沈積製程或化學氣相沈積製程等分別形成；由另外摻雜不同含量的鋁或初鍍時即具有不同含量的鋁的沈積製程形成；具有不同週期的原子層沈積製程形成；或具有相同材料但不同製程溫度的沈積製程形成等，視所需而定。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (19)

  1. 一種形成具有不同臨界電壓的金屬閘極的半導體製程，包含有：提供一基底，具有一第一區以及一第二區；依序形成一介電層以及一第一功函數層於該第一區以及該第二區的該基底上；形成一第二功函數層直接於該第一區的該第一功函數層上；以及形成一第三功函數層直接於該第二區的該第一功函數層上，其中該第三功函數層不同於該第二功函數層；以及在形成該第三功函數層之後，才形成一主導電材料於該第三功函數層上。
  2. 如申請專利範圍第1項所述之形成具有不同臨界電壓的金屬閘極的半導體製程，其中該第三功函數層的材料不同於該第二功函數層的材料。
  3. 如申請專利範圍第2項所述之形成具有不同臨界電壓的金屬閘極的半導體製程，其中該第一功函數層包含一P型功函數層，而該第二功函數層以及該第三功函數層包含N型功函數層。
  4. 如申請專利範圍第1項所述之形成具有不同臨界電壓的金屬閘極的半導體製程，其中該第一功函數層包含氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)。
  5. 如申請專利範圍第1項所述之形成具有不同臨界電壓的金屬閘極的半導體製程，其中該第二功函數層以及該第三功函數層包含二元複合金屬或三元複合金屬。
  6. 如申請專利範圍第5項所述之形成具有不同臨界電壓的金屬閘極的半導體製程，其中該第二功函數層以及該第三功函數層包含鋁鈦(TiAl)、鋁鋯 (ZrAl)、鋁鎢(WAl)、鋁鉭(TaAl)、鋁鉿(HfAl)、含碳鋁鈦(TiAlC)、含氮鋁鈦(TiAlN)、含氮矽鈦(TiSiN)或氮鎢(WN)。
  7. 如申請專利範圍第1項所述之形成具有不同臨界電壓的金屬閘極的半導體製程，其中該第二功函數層以及該第三功函數層形成為具有不同鋁濃度的含鋁層。
  8. 如申請專利範圍第1項所述之形成具有不同臨界電壓的金屬閘極的半導體製程，其中該第二功函數層以及該第三功函數層具有相同材料但不同厚度。
  9. 如申請專利範圍第1項所述之形成具有不同臨界電壓的金屬閘極的半導體製程，其中該第二功函數層以及該第三功函數層係以原子層沈積製程(atomic layer deposition,ALD)形成。
  10. 如申請專利範圍第9項所述之形成具有不同臨界電壓的金屬閘極的半導體製程，其中該第二功函數層以及該第三功函數層係以具有不同沈積週期的原子層沈積製程(atomic layer deposition,ALD)形成。
  11. 如申請專利範圍第1項所述之形成具有不同臨界電壓的金屬閘極的半導體製程，其中該第二功函數層以及該第三功函數層具有相同材料但以不同製程溫度形成。
  12. 如申請專利範圍第1項所述之形成具有不同臨界電壓的金屬閘極的半導體製程，其中該第二功函數層以及該第三功函數層皆為單一材料層。
  13. 如申請專利範圍第1項所述之形成具有不同臨界電壓的金屬閘極的半導體製程，在形成該第二功函數層以及該第三功函數層之後，更包含： 分別形成一頂阻障層於該第二功函數層以及該第三功函數層上。
  14. 一種半導體結構，包含有：一基底，具有一第一區以及一第二區；一第一閘極，設置於該第一區的該基底上，其中該第一閘極包含由下至上堆疊的一介電層、一第一功函數層以及一第二功函數層；以及一第二閘極，設置於該第二區的該基底上，其中該第二閘極包含由下至上堆疊的該介電層、該第一功函數層以及一第三功函數層，其中該第三功函數層不同於該第二功函數層，該第一區的該第一功函數層的表面與該第二區的該第一功函數層的表面具有相同的表面狀態。
  15. 如申請專利範圍第14項所述之半導體結構，其中該第三功函數層的材料不同於該第二功函數層的材料。
  16. 如申請專利範圍第14項所述之半導體結構，其中該第一功函數層包含一PMOS電晶體的一功函數層，而該第二功函數層以及該第三功函數層包含NMOS電晶體的功函數層。
  17. 如申請專利範圍第14項所述之半導體結構，其中該第二功函數層以及該第三功函數層形成為具有不同鋁濃度的含鋁層。
  18. 如申請專利範圍第14項所述之半導體結構，其中該第二功函數層以及該第三功函數層具有相同材料但不同厚度。
  19. 如申請專利範圍第14項所述之半導體結構，其中該第二功函數層以及該第三功函數層皆為單一材料層。
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