TW201347183A - 半導體結構及其製程 - Google Patents

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Abstract

一種半導體結構，包含有一堆疊的金屬氧化層位於一基底上，其中堆疊的金屬氧化層由上至下包含一第一金屬氧化層、一第二金屬氧化層以及一第三金屬氧化層，且第二金屬氧化層的能隙（energy bandgap）小於第一金屬氧化層以及第三金屬氧化層的能隙；或者，包含有一金屬氧化層位於一基底上，其中金屬氧化層的能隙沿著垂直基底表面的方向改變。此外，本發明亦提供一種半導體製程用以形成上述結構。

Description

半導體結構及其製程
本發明係關於一種半導體結構及其製程，且特別係關於一種半導體結構及其製程，其形成一金屬氧化層，具有一能隙沿著垂直基底表面的方向改變。
在習知半導體產業中，多晶矽係廣泛地應用於半導體元件如金氧半導體(metal-oxide-semiconductor，MOS)電晶體中，作為標準的閘極填充材料選擇。然而，隨著MOS電晶體尺寸持續地微縮，傳統多晶矽閘極因硼穿透(boron penetration)效應導致元件效能降低，及其難以避免的空乏效應(depletion effect)等問題，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。因此，半導體業界更嘗試以新的閘極填充材料，例如利用功函數(work function)金屬來取代傳統的多晶矽閘極，用以作為匹配高介電常數(High-K)閘極介電層的控制電極。一般而言，高介電常數(High-K)閘極介電層由單一材料形成，而具有單一之介電常數；意即，單一的能隙。
本發明提出一種半導體結構及其製程，其形成一金屬氧化層，而此金屬氧化層的能隙沿著垂直基底表面的方向改變，且此金屬氧化 層的能隙的分佈可由製程之通入成分調整。
本發明提供一種半導體結構，包含有一堆疊的金屬氧化層位於一基底上，其中堆疊的金屬氧化層由上至下包含一第一金屬氧化層、一第二金屬氧化層以及一第三金屬氧化層，且第二金屬氧化層的能隙小於第一金屬氧化層以及第三金屬氧化層的能隙。
本發明提供一種半導體結構，包含有一金屬氧化層位於一基底上，其中金屬氧化層的能隙沿著垂直基底表面的方向改變。
本發明提供一種半導體製程，包含有下述步驟。進行一原子層沉積(Atomic Layer Deposition,ALD)製程，依序通入不同前驅物形成一第一金屬氧化層、一第二金屬氧化層以及一第三金屬氧化層於一基底上，以形成一堆疊的金屬氧化層，其中第二金屬氧化層的能隙小於第一金屬氧化層以及第三金屬氧化層的能隙。
本發明提供一種半導體製程，包含有下述步驟。進行一原子層沉積(Atomic Layer Deposition,ALD)製程，同時通入二種以上的前驅物形成一金屬氧化層位於一基底上，其中金屬氧化層的能隙沿著垂直基底表面的方向改變。
基於上述，本發明提出一種半導體結構及其製程，其形成一金屬氧化層，而此金屬氧化層的能隙沿著垂直基底表面的方向改變。更 進一步而言，此金屬氧化層可為一堆疊的金屬氧化層，由進行一依序通入不同前驅物之原子層沉積(Atomic Layer Deposition,ALD)製程所形成，其由上而下包含一第一金屬氧化層、一第二金屬氧化層以及一第三金屬氧化層，其中第二金屬氧化層的能隙小於第一金屬氧化層以及第三金屬氧化層的能隙；或者，此金屬氧化層可由進行一同時通入二種以上的前驅物的原子層沉積(Atomic Layer Deposition,ALD)製程所形成，俾使此金屬氧化層的能隙沿著垂直基底表面的方向改變。如此一來，此金屬氧化層可增加其所形成之元件的可靠度，並防止漏電。
本發明所提供之半導體製程，可適用於前閘極(Gate-First)製程、前置高介電常數後閘極(Gate-Last for High-K First)製程、後置高介電常數後閘極(Gate-Last for High-K Last)製程等，以下將提出二實施例，其中第一實施例係用於前置高介電常數後閘極(Gate-Last for High-K First)製程，而第二實施例係用於後置高介電常數後閘極(Gate-Last for High-K Last)製程，但此二實施例僅為本發明之二實施態樣，亦即第一實施例亦可應用於後置高介電常數後閘極(Gate-Last for High-K Last)製程或者第二實施例亦可應用於前置高介電常數後閘極(Gate-Last for High-K First)製程等，或搭配選用於其他半導體製程。再者，以下實施例係以平面MOS電晶體為例，但本發明亦可應用於鰭狀場效電晶體(Fin-shaped field effect transistor,FinFET)等其他三閘極場效電晶體(tri-gate MOSFET)。
第1-6圖繪示本發明一第一實施例之半導體製程之剖面示意圖。如第1圖所示，首先，提供一基底110。基底110例如是一矽基底、一含矽基底、一三五族覆矽基底(例如GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)或一矽覆絕緣(silicon-on-insulator，SOI)基底等半導體基底。接著，可在基底110中形成一絕緣結構10，以電性絕緣各電晶體。絕緣結構10例如為一淺溝隔離(shallow trench isolation,STI)結構，其例如以淺溝隔離製程形成，詳細形成方法為本領域所熟知故不再贅述，但本發明不以此為限。接續，選擇性地形成一緩衝層120覆蓋基底110。緩衝層可為一氧化層，其例如以熱氧化製程或化學氧化製程形成，但本發明不以此為限。
如第2圖所示，形成一堆疊的金屬氧化層130於緩衝層120上。然後，選擇性地形成一阻障層140於堆疊的金屬氧化層130上。在本實例中，係以一原子層沉積(Atomic Layer Deposition,ALD)製程形成堆疊的金屬氧化層130。更進一步而言，堆疊的金屬氧化層130可包含一第一金屬氧化層132、一第二金屬氧化層134以及一第三金屬氧化層136於基底110上，而此第一金屬氧化層132、一第二金屬氧化層134以及第三金屬氧化層136是在進行原子層沉積(Atomic Layer Deposition,ALD)製程期間，依序且分別通入不同前驅物所形成，其中第二金屬氧化層134的能隙(energy bandgap)小於第一金屬氧化層132以及第三金屬氧化層136的能隙。在一實施例中，可先通入四氯化鉿(HfCl4)及水(H2O)的前驅物形成一 氧化鉿層，再通入四氯化鋯(ZrCl4)及水(H2O)的前驅物形成一氧化鋯層，而後通入四氯化鉿(HfCl4)及水(H2O)的前驅物形成一氧化鉿層，以此形成堆疊的金屬氧化層130，但本發明不以此為限。如此一來，由於加入第二金屬氧化層134於第一金屬氧化層132以及第三金屬氧化層136之間，且第二金屬氧化層134的能隙小於第一金屬氧化層132以及第三金屬氧化層136的能隙，因此本發明可有效增加其後續所形成之電晶體等半導體元件的可靠度，例如介電材隨時間崩潰的可靠度(TDDB,Time Dependent Dielectric Breakdown)，以及降低等效氧化層密度(equivalent oxide thickness,EOT)。再者，本發明特別將所加入之第二金屬氧化層134設計位於第一金屬氧化層132以及第三金屬氧化層136之間，使具有較小的能隙之第二金屬氧化層134不會接觸基底110、緩衝層120或阻障層140，因此可避免能隙較小的材質接觸基底110或緩衝層120，或者接觸位於堆疊的金屬氧化層130的上方的阻障層140等金屬材料時，所導致漏電的問題。
更進一步而言，第一金屬氧化層132以及第三金屬氧化層136具有相同厚度，以避免第二金屬氧化層134太接近基底110、緩衝層120或阻障層140，而導致漏電。具體而言，當本發明之堆疊的金屬氧化層130如為形成一NMOS電晶體的閘極介電層，則較佳將第一金屬氧化層132的厚度設計為小於第三金屬氧化層136的厚度，俾使第二金屬氧化層134遠離基底110，防止因第二金屬氧化層134具有較大之介電常數而具有較小之能隙，而將電子捕陷於其中，又太接近基底110，導致漏電至基底110。相對地，當本發明之 堆疊的金屬氧化層130如為形成一PMOS電晶體的閘極介電層，則較佳將第一金屬氧化層132的厚度設計為大於第三金屬氧化層136的厚度，俾使第二金屬氧化層134遠離其上之阻障層140等金屬材料，而防止因第二金屬氧化層134具有較大之介電常數而具有較小之能隙，而將電洞捕捉於其中，又太接近阻障層140等金屬材料，導致漏電至阻障層140等金屬材料。換言之，對於一CMOS電晶體而言，位於NMOS電晶體中之第二金屬氧化層134較佳為較位於PMOS電晶體中之第二金屬氧化層134遠離基底110。意即，位於NMOS電晶體中之第三金屬氧化層136的厚度較佳為大於位於PMOS電晶體中之第三金屬氧化層136的厚度。
在本實例中，第一金屬氧化層132以及第三金屬氧化層136係由同一材料所組成，但本發明不以此為限。舉例而言，第二金屬氧化層134可為一氧化鋯層，而第一金屬氧化層132以及第三金屬氧化層136為一氧化鉿層，但本發明不以此為限。當然，第一金屬氧化層132、第二金屬氧化層134以及第三金屬氧化層136可選自氧化鉿(hafninm oxide，HfO2)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al2O3)、氧化鑭(lanthanum oxide，La2O3)、氧化鉭(tantalum oxide，Ta2O5)、氧化釔(yttrium oxide，Y2O3)、氧化鋯(zirconium oxide，ZrO2)、鈦酸鍶(strontium titanate oxide，SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO4)、鋯酸鉿(hafnium zirconium oxide，HfZrO4)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate, PbZrxTi1-xO3,PZT)與鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO3,BST)所組成之群組。例如，氧化鑭(lanthanum oxide，La2O3)或氧化鈦(titanium oxide,TiO2)的介電常數大於氧化鉿的介電常數，因而氧化鑭(lanthanum oxide，La2O3)或氧化鈦(titanium oxide,TiO2)的能隙小於氧化鉿的能隙，因此於其他實施例中亦可選用此二者取代氧化鋯等。阻障層140可為鈦、氮化鈦、鉭、氮化鉭組成，以避免金屬原子擴散。
更進一步而言，第一金屬氧化層132、第二金屬氧化層134以及第三金屬氧化層136所選之材料層，在經過熱退火製程後之能隙值會改變，而各材料層之改變程度不盡相同，視該材料層之材料特性而定。例如，氧化鋯層及氧化鉿層在經過熱退火製程後之能隙值會改變，尤其是氧化鋯層在熱退火製程後之能隙值的變化幅度會大於氧化鉿層在熱退火製程後之能隙值。因此，可藉由調整熱退火製程的製程參數以調變第一金屬氧化層132、第二金屬氧化層134以及第三金屬氧化層136的能隙值，而本發明所述之能隙值則為經由熱退火製程後之調變後的能隙值。
接著，如第3圖所示，形成一犧牲電極層(未繪示)於阻障層140上。依序圖案化犧牲電極層(未繪示)、阻障層140、堆疊的金屬氧化層130以及緩衝層120，以形成一圖案化的緩衝層120’、一圖案化的堆疊的金屬氧化層130’、一圖案化的阻障層140’以及一圖案化的犧牲電極層150，而形成一閘極結構G。
如第4圖所示，形成一間隙壁160於閘極結構G側邊的基底110 上，以進行一離子佈植製程，自動對準地形成一源/汲極區170。當然，在形成間隙壁160之前，可先選擇性地形成一側壁子(未繪示)於閘極結構G側邊的基底110上，以進行一輕摻雜離子佈植製程，自動對準地形成一輕摻雜源/汲極區(未繪示)。接著，形成一層間介電層(未繪示)覆蓋閘極結構G、間隙壁160及基底110，並將層間介電層(未繪示)平坦化而形成一層間介電層180。間隙壁160例如是以氮化矽或氧化矽等材質所組成之單層或多層複合結構。層間介電層180可包含為氧化物組成，但本發明不以此為限。隨後，例如以蝕刻製程移除圖案化的犧牲電極層150。如第5圖所示，暴露出圖案化的阻障層140’，形成一凹槽R。然後，如第6圖所示，依序形成一功函數金屬層(未繪示)以及一低電阻率材料(未繪示)覆蓋凹槽R以及層間介電層180，再將功函數金屬層(未繪示)以及一低電阻率材料(未繪示)圖案化而形成一功函數金屬層192以及一低電阻率材料194於凹槽R中，如此完成金屬閘極M的製作。功函數金屬層192，係為一滿足電晶體所需功函數要求的金屬，其可為單層結構或複合層結構，例如氮化鈦(titanium nitride，TiN)、碳化鈦(titanium carbide，TiC)、氮化鉭(tantalum nitride，TaN)、碳化鉭(tantalum carbide，TaC)、碳化鎢(tungsten carbide，WC)、鋁化鈦(titanium aluminide,TiAl)或氮化鋁鈦(aluminum titanium nitride，TiAlN)等。低電阻率材料194可為鋁、鎢、鈦鋁合金(TiAl)或鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料所構成。此外，功函數金屬層192與低電阻率材料194之間 可另選擇性形成一阻障層。
本實施例係搭配一前置高介電常數後閘極(Gate-Last for High-K First)製程，因此本實施例之圖案化的緩衝層120’、圖案化的堆疊的金屬氧化層130’以及圖案化的阻障層140’具有一「一字形」的剖面結構，而功函數金屬層192則具有一「U字形」的剖面結構。
再者，本實施例之堆疊的金屬氧化層130係由不同材質之第一金屬氧化層132、第二金屬氧化層134以及第三金屬氧化層136所組成，因此堆疊的金屬氧化層130的能隙對於距基底110的距離X的曲線為一不連續曲線。如第11圖之左圖所示係繪示堆疊的金屬氧化層130的介電常數對於距基底的距離的曲線圖。然，介電常數與能隙呈一相對關係，即介電常數越大則能隙越小。此時第一金屬氧化層132的厚度為X1，第二金屬氧化層134的厚度為X2-X1，而第三金屬氧化層136的厚度為X3-X2。在第一金屬氧化層132與第二金屬氧化層134的交界處(X1處)以及第二金屬氧化層134與第三金屬氧化層136的交界處(X2處)皆會有介電常數值斷層(意即能隙值的斷層)，而形成一堆疊的金屬氧化層130的能隙對於距基底110的距離X的一不連續曲線。
然而，此不連續曲線會因為能隙在各金屬氧化層(132,134,136)的交界處驟變，而在第二金屬氧化層134產生量子井，補陷電子或電洞，因此以下再提出具有金屬氧化層的能隙對於距基底的距離為一連續曲線的金屬氧化層230。
第7-10圖繪示本發明一第二實施例之半導體製程之剖面示意 圖。如第7圖所示，在一基底210中形成一絕緣結構10，以電性絕緣各電晶體。依序形成一緩衝層(未繪示)以及一犧牲電極層(未繪示)於基底210上，並圖案化犧牲電極層(未繪示)以及緩衝層(未繪示)，形成一圖案化的緩衝層220以及一圖案化的犧牲電極層250，而形成一閘極結構g。然後，形成一間隙壁260於閘極結構g側邊的基底110上。如第8圖所示，進行一離子佈植製程，自動對準地形成一源/汲極區270。形成一層間介電層(未繪示)覆蓋閘極結構g、間隙壁260及基底210，並將層間介電層(未繪示)平坦化而形成一層間介電層280。移除圖案化的犧牲電極層250，暴露圖案化的緩衝層220，形成凹槽r。可選擇性地移除圖案化的緩衝層220並重新形成一新的緩衝層。
如第9圖所示，形成一金屬氧化層230覆蓋凹槽r以及層間介電層280。然後，選擇性形成一阻障層240覆蓋金屬氧化層230。本實例中，係以一原子層沉積(Atomic Layer Deposition,ALD)製程形成金屬氧化層230，其方法可為同時通入二種以上的前驅物，以形成金屬氧化層230，而此金屬氧化層230的能隙係沿著垂直基底210表面S2的方向d改變。舉例而言，金屬氧化層230可包含由HfxZryO2組成，而其中之Hf、Zr、或O的相對比例係隨著進行原子層沉積(Atomic Layer Deposition,ALD)製程期間所通入之各前驅物的比例而定。在一實施例中，可同時通入四氯化鉿(HfCl4)、四氯化鋯(ZrCl4)及水(H2O)的前驅物，藉由通入四氯化鉿(HfCl4)及四氯化鋯(ZrCl4)的比例，形成所需之氧化鋯鉿(HfxZryO2)層。當然，金屬氧化層230可選自氧化鉿(hafnium oxide，HfO2)、矽酸鉿 氧化合物(hafnium silicon oxide，HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al2O3)、氧化鑭(lanthanum oxide，La2O3)、氧化鉭(tantalum oxide，Ta2O5)、氧化釔(yttrium oxide，Y2O3)、氧化鋯(zirconium oxide，ZrO2)、鈦酸鍶(strontium titanate oxide，SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO4)、鋯酸鉿(hafnium zirconium oxide，HfZrO4)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO3,PZT)與鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO3,BST)摻雜其他雜質或金屬所組成之群組，其各成分之分佈係沿著垂直基底210表面S2的方向d改變。例如，金屬氧化層230可包含由HfxLayO2或者HfxTiyO2組成等。阻障層240可為鈦、氮化鈦、鉭、氮化鉭組成，以避免金屬原子擴散，但本發明不以此為限。
如此一來，本實施例不僅有前述第一實施例之優點：有效增加後續所形成之電晶體等半導體元件的可靠度，例如介電材隨時間崩潰的可靠度(TDDB,Time Dependent Dielectric Breakdown)，降低等效氧化層密度(equivalent oxide thickness,EOT)，以及防止漏電，且由於其金屬氧化層230中的成分可藉由調整所通入之各前驅物之量而做平緩的改變，俾使金屬氧化層230中的能隙的大小值相對於距基底210的距離的關係為一連續曲線，而可進一步避免因能隙的驟變，產生量子井而補陷電子或電洞的問題，因此較第一實施例更能改善漏電。
更進一步而言，金屬氧化層230的能隙的相對最小值不在金屬氧 化層230的兩端，以避免金屬氧化層230與基底210、圖案化的緩衝層220或阻障層240之接觸位置補陷電荷，而產生漏電。具體而言，可將金屬氧化層230的能隙的相對最小值位於金屬氧化層230的一中心線C，其中此中心線C平行金屬氧化層230下方的材料層(例如基底210、間隙壁260以及層間介電層280)的表面S2，俾使金屬氧化層230的能隙的相對最小值盡可能遠離基底210、圖案化的緩衝層220及阻障層240。另外，當本發明之金屬氧化層230為形成一NMOS電晶體的閘極介電層，則較佳將金屬氧化層230的能隙的相對最小值設計為較金屬氧化層230的中心線C更遠離基底210，防止因金屬氧化層230中較大之能隙部分接觸或接近基底210，造成局部較小之能隙區域捕捉電子，導致漏電至基底210。相對地，當本發明之金屬氧化層230為形成一PMOS電晶體的閘極介電層，則較佳將金屬氧化層230的能隙的相對最小值設計為較金屬氧化層230的中心線C更接近基底210，俾使金屬氧化層230遠離其上之阻障層240等金屬材料，而防止因金屬氧化層230中較大之能隙部分接觸或接近阻障層240等金屬材料，造成局部較小之能隙區域捕捉電洞，導致漏電至阻障層240等金屬材料。
如第10圖所示，依序形成一功函數金屬層292以及一低電阻率材料294覆蓋凹槽r以及層間介電層280，再將功函數金屬層292以及低電阻率材料294圖案化而形成金屬閘極(未繪示)。此外，功函數金屬層292與低電阻率材料294之間可另選擇性形成一阻障層。
本實施例係搭配一前置緩衝層後置高介電常數後閘極(Gate-Last for High-K Last,Buffer Layer First)製程，因此本實施例之圖案化的緩衝層220具有一「一字形」的剖面結構，而金屬氧化層230、阻障層240以及功函數金屬層292則具有一「U字形」的剖面結構。此外，本實施例之金屬氧化層230的介電常數對於距基底210的距離Y為一連續曲線。如第11圖之右圖所示係繪示堆疊的金屬氧化層230的介電常數對於距基底的距離的曲線圖。然，介電常數與能隙呈一相對關係，即介電常數越大則能隙越小。此時，金屬氧化層230的厚度為Y1，金屬氧化層230內部在距基底210的距離為Y2的位置具有最大的介電常數值，意即最小之能隙值。
承上，雖然第一實施例採用前置高介電常數後閘極(Gate-Last for High-K First)製程，並搭配三層金屬氧化層的結構但其也可以搭配第二實施例之漸層金屬氧化層；雖然第二實施例採用後置高介電常數後閘極(Gate-Last for High-K Last)製程，並搭配漸層金屬氧化層的結構但其也可以搭配第一實施例之三層金屬氧化層的結構。
綜上所述，本發明提出一種半導體結構及其製程，其形成一金屬氧化層，而此金屬氧化層的能隙沿著垂直基底表面的方向改變。更進一步而言，此金屬氧化層可為一堆疊的金屬氧化層，由進行一依序通入不同前驅物之原子層沉積(Atomic Layer Deposition,ALD)製程所形成，其由上而下包含一第一金屬氧化層、一第二金屬氧化層以及一第三金屬氧化層，其中第二金屬氧化層的能隙小於第一金屬氧化層以及第三金屬氧化層的能隙；或者，此金屬氧化層可為進 行一同時通入二種以上的前驅物的原子層沉積(Atomic Layer Deposition,ALD)製程所形成，俾使此金屬氧化層的能隙沿著垂直基底表面的方向改變。如此一來，本發明所形成之金屬氧化層可增加其所形成之元件的可靠度、降低等效氧化層密度(equivalent oxide thickness,EOT)並防止漏電。
詳細而言，如為一堆疊的金屬氧化層，其第一氧化層的厚度可設計為等於第三氧化層的厚度，俾使二者所夾之第二氧化層位於堆疊的金屬氧化層的中間，避免第二氧化層太接近於基底或阻障層等。另外，如為形成一NMOS電晶體的閘極介電層，可將第一氧化層的厚度設計為小於第三氧化層的厚度，以使第二氧化層偏離基底而防止向下漏電至基底。或者，如為形成一PMOS電晶體的閘極介電層，可將第一氧化層的厚度設計為大於第三氧化層的厚度，以使第二氧化層偏離阻障層而防止向上漏電至阻障層。
如為一具有漸變的能隙之金屬氧化層，係不將金屬氧化層的能隙的相對最小值設計於金屬氧化層的兩端，以避免漏電至金屬氧化層兩端之結構。較佳而言，可將金屬氧化層的能隙的相對最小值設於金屬氧化層的中心線。再者，如為形成一NMOS電晶體的閘極介電層，可將金屬氧化層的能隙的相對最小值設計為較金屬氧化層的中心線遠離基底，以防止向下漏電至基底。或者，如為形成一PMOS電晶體的閘極介電層，可將金屬氧化層的能隙的相對最小值設計為較金屬氧化層的中心線接近基底，以防止向上漏電至阻障層。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍 所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧絕緣結構
110、210‧‧‧基底
120‧‧‧緩衝層
120’、220‧‧‧圖案化的緩衝層
130‧‧‧堆疊的金屬氧化層
130’‧‧‧圖案化的堆疊的金屬氧化層
132‧‧‧第一金屬氧化層
134‧‧‧第二金屬氧化層
136‧‧‧第三金屬氧化層
140、240‧‧‧阻障層
140’‧‧‧圖案化的阻障層
150、250‧‧‧圖案化的犧牲電極層
160、260‧‧‧間隙壁
170、270‧‧‧源/汲極區
180、280‧‧‧層間介電層
192、292‧‧‧功函數金屬層
194、294‧‧‧低電阻率材料
230‧‧‧金屬氧化層
C‧‧‧中心線
d‧‧‧方向
G、g‧‧‧閘極結構
M‧‧‧金屬閘極
R、r‧‧‧凹槽
S1、S2‧‧‧表面
X、Y、Y2‧‧‧距離
X1、X2-X1、X3-X2、Y1‧‧‧厚度
第1-6圖繪示本發明一第一實施例之半導體製程之剖面示意圖。
第7-10圖繪示本發明一第二實施例之半導體製程之剖面示意圖。
第11圖繪示本發明第一實施例及第二實施例之金屬氧化層的介電常數對於距基底的距離的曲線圖。
10‧‧‧絕緣結構
210‧‧‧基底
220‧‧‧圖案化的緩衝層
230‧‧‧金屬氧化層
240‧‧‧阻障層
260‧‧‧間隙壁
270‧‧‧源/汲極區
280‧‧‧層間介電層
C‧‧‧中心線
d‧‧‧方向
r‧‧‧凹槽
S2‧‧‧表面

Claims (32)

  1. 一種半導體結構，包含有：一堆疊的金屬氧化層位於一基底上，其中該堆疊的金屬氧化層由上至下包含一第一金屬氧化層、一第二金屬氧化層以及一第三金屬氧化層，且該第二金屬氧化層的能隙(energy bandgap)小於該第一金屬氧化層以及該第三金屬氧化層的能隙。
  2. 如申請專利範圍第1項所述之半導體結構，其中該第一金屬氧化層以及該第三金屬氧化層包含相同材料。
  3. 如申請專利範圍第1項所述之半導體結構，其中該第一金屬氧化層以及該第三金屬氧化層為一氧化鉿層，而該第二金屬氧化層為一氧化鋯層。
  4. 如申請專利範圍第1項所述之半導體結構，其中該第一金屬氧化層以及該第三金屬氧化層具有相同厚度。
  5. 如申請專利範圍第1項所述之半導體結構，更包含一阻障層位於該第一金屬氧化層上。
  6. 如申請專利範圍第1項所述之半導體結構，其中該第一金屬氧化層的厚度小於該第三金屬氧化層的厚度，適於形成一NMOS電晶體的閘極介電層。
  7. 如申請專利範圍第1項所述之半導體結構，其中該第一金屬氧化層的厚度大於該第三金屬氧化層的厚度，適於形成一PMOS電晶體的閘極介電層。
  8. 如申請專利範圍第1項所述之半導體結構，更包含一緩衝層位於該第三金屬氧化層以及該基底之間。
  9. 一種半導體結構，包含有：一金屬氧化層位於一基底上，其中該金屬氧化層的能隙沿著垂直該基底表面的方向改變。
  10. 如申請專利範圍第9項所述之半導體結構，其中該金屬氧化層包含HfxZryO2。
  11. 如申請專利範圍第9項所述之半導體結構，其中該金屬氧化層的能隙不為一定值，該能隙的大小相對於距該基底的距離的關係為一連續曲線。
  12. 如申請專利範圍第9項所述之半導體結構，其中該金屬氧化層的能隙對於距該基底的距離的曲線為一不連續曲線。
  13. 如申請專利範圍第9項所述之半導體結構，其中該金屬氧化層的 能隙的相對最小值不在該金屬氧化層的兩端。
  14. 如申請專利範圍第9項所述之半導體結構，其中該金屬氧化層的能隙的相對最小值位於該金屬氧化層的一中心線，其平行該基底的表面。
  15. 如申請專利範圍第9項所述之半導體結構，其中該金屬氧化層的能隙的相對最小值較該金屬氧化層的一中心線遠離該基底，以適於形成一NMOS電晶體的閘極介電層，其中該金屬氧化層的中心線平行該基底的表面。
  16. 如申請專利範圍第9項所述之半導體結構，其中該金屬氧化層的能隙的相對最小值較該金屬氧化層的一中心線接近該基底，以適於形成一PMOS電晶體的閘極介電層，其中該金屬氧化層的中心線平行該基底的表面。
  17. 如申請專利範圍第9項所述之半導體結構，更包含一阻障層位於該金屬氧化層上。
  18. 如申請專利範圍第9項所述之半導體結構，更包含一緩衝層位於該金屬氧化層以及該基底之間。
  19. 一種半導體製程，包含有： 進行一原子層沉積(Atomic Layer Deposition,ALD)製程，依序通入不同前驅物形成一第一金屬氧化層、一第二金屬氧化層以及一第三金屬氧化層於一基底上，以形成一堆疊的金屬氧化層，其中該第二金屬氧化層的能隙小於該第一金屬氧化層以及該第三金屬氧化層的能隙。
  20. 如申請專利範圍第19項所述之半導體製程，其中該第一金屬氧化層以及該第三金屬氧化層由同一材料組成。
  21. 如申請專利範圍第19項所述之半導體製程，其中該第一金屬氧化層以及該第三金屬氧化層為一二氧化鉿層，而該第二金屬氧化層為一二氧化鋯層。
  22. 如申請專利範圍第19項所述之半導體製程，其中該第一金屬氧化層以及該第三金屬氧化層具有相同厚度。
  23. 如申請專利範圍第19項所述之半導體製程，其中該第一金屬氧化層的厚度小於該第三金屬氧化層的厚度，適於形成一NMOS電晶體的閘極介電層。
  24. 如申請專利範圍第19項所述之半導體製程，其中該第一金屬氧化層的厚度大於該第三金屬氧化層的厚度，適於形成一PMOS電晶體的閘極介電層。
  25. 一種半導體製程，包含有：進行一原子層沉積(Atomic Layer Deposition,ALD)製程，同時通入二種以上的前驅物形成一金屬氧化層位於一基底上，其中該金屬氧化層的能隙沿著垂直該基底表面的方向改變。
  26. 如申請專利範圍第25項所述之半導體製程，其中該金屬氧化層包含由HfxZryO2組成。
  27. 如申請專利範圍第25項所述之半導體製程，其中該金屬氧化層的能隙不為一定值，該能隙的大小相對於距該基底的距離的關係為一連續曲線。
  28. 如申請專利範圍第25項所述之半導體製程，其中該金屬氧化層的能隙對於距該基底的距離的曲線為一不連續曲線。
  29. 如申請專利範圍第25項所述之半導體製程，其中該金屬氧化層的能隙的相對最小值不在該金屬氧化層的兩端。
  30. 如申請專利範圍第25項所述之半導體製程，其中該金屬氧化層的能隙的相對最小值位於該金屬氧化層的一中心線，其平行該基底的表面。
  31. 如申請專利範圍第25項所述之半導體製程，其中該金屬氧化層的能隙的相對最小值較該金屬氧化層的一中心線更遠離該基底，以適於形成一NMOS電晶體的閘極介電層，其中該金屬氧化層的中心線平行該基底的表面。
  32. 如申請專利範圍第25項所述之半導體製程，其中該金屬氧化層的能隙的相對最小值較該金屬氧化層的一中心線更接近該基底，以適於形成一PMOS電晶體的閘極介電層，其中該金屬氧化層的中心線平行該基底的表面。
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