TWI520217B - 半導體元件及其製造方法 - Google Patents

Description

半導體元件及其製造方法

本發明係關於一種半導體元件及其製造方法，特別係關於一種蝕刻U形剖面高介電常數介電層的製造方法，及其形成之半導體元件結構。

在習知半導體產業中，多晶矽係廣泛地應用於半導體元件如金氧半導體(metal-oxide-semiconductor,MOS)電晶體中，作為標準的閘極填充材料選擇。然而，隨著MOS電晶體尺寸持續地微縮，傳統多晶矽閘極因硼穿透(boron penetration)效應導致元件效能降低，及其難以避免的空乏效應(depletion effect)等問題，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。因此，半導體業界更嘗試以新的閘極填充材料，例如利用功函數(work function)金屬來取代傳統的多晶矽閘極，用以作為匹配高介電常數(High-K)閘極介電層的控制電極。

而在互補式金氧半導體(complementary metal-oxide semiconductor,CMOS)元件中，雙功函數金屬閘極一需與NMOS元件搭配，一則需與PMOS元件搭配，因此使得相關元件的整合技術以及製程控制更形複雜，且各填充材料的厚度與成分控制要求亦更形嚴苛。雙功函數金屬閘極之製作方法係可概分為前閘極(gate first)製程及後閘極(gate last)製程兩大類。其中前閘極製程會在形成金屬閘極後始進行源極/汲極超淺接面活化回火以及形成金屬矽化物等高熱預算製程，因此使得填充材料的選擇與調整面對較多的挑戰。為避免上述高熱預算環境並獲得較寬的填充材料選擇，業界係提出以後閘極製程取代前閘極製程之方法。

而習知後閘極製程中，係先形成一犧牲閘極(sacrifice gate)或取代閘極(replacement gate)，並在完成一般MOS電晶體的製作後，將犧牲/取代閘極移除而形成一凹槽(trench)，再依電性需求於凹槽內填入不同的金屬。但由於後閘極製程的結構(特別指一後置高介電常數介電層的後閘極製程結構)會形成如第1圖所示之U形剖面高介電常數介電層110、U形剖面功函數金屬層120，以及在每層之間所形成之多個阻障層130。這些多層U形剖面結構，在凹槽140頂部產生懸凸結構150，促使凹槽140開口縮小。當半導體元件的尺寸越做越小時，俾使後續形成之主閘極電極(未繪示)，一般為鋁電極，填入困難。此外，後閘極製程中的U形剖面高介電常數介電層110，亦會增加半導體元件100的邊緣電容，降低元件的電性品質。

本發明提出一種半導體元件及其製造方法，其可解決上述主閘極電極填入不易以及半導體元件的邊緣電容增加的問題。

本發明提供一種半導體元件，包含一基底、一層間介電層、一凹槽以及一U形剖面高介電常數介電層。層間介電層形成於基底上。凹槽形成於層間介電層中。U形剖面高介電常數介電層位於凹槽中，其中U形剖面高介電常數介電層暴露出凹槽側壁的一上半部。

本發明提供一種半導體元件的製造方法。首先，形成一層間介電層於一基底上。形成一凹槽於層間介電層中。而後，形成一U形剖面高介電常數介電層於該凹槽中。接著，蝕刻U形剖面高介電常數介電層以暴露出凹槽的側壁的一上半部。

本發明提供一種半導體元件的製造方法。首先，形成一層間介電層於一基底上。形成一凹槽於層間介電層中。繼續，形成一U形剖面高介電常數介電層於凹槽中。而後，形成一U形剖面功函數金屬層於U形剖面高介電常數介電層上。其後，填入一填充材料於凹槽中。然後，回蝕刻填充材料以暴露出U形剖面功函數金屬層的U形剖面端部以及位於其下的U形剖面高介電常數介電層的U形剖面端部。之後，還原U形剖面高介電常數介電層的二U形剖面端部以轉化成一金屬層。再者，移除U形剖面功函數金屬層的U形剖面端部以及金屬層。最後，移除填充材料。

基於上述，本發明提出一種半導體元件及其製造方法，其在U形剖面高介電常數介電層形成之後，利用填充材料作為遮罩，還原U形剖面高介電常數介電層的部分二U形端部，使其轉化成金屬層，而後再單獨移除金屬層或者一起移除金屬層以及形成於U形剖面高介電常數介電層上之功函數金屬層的部分二U形端部。如此，俾使凹槽的頂端，不因沉積太多層U形材料層而導致後續之材料層，例如主閘極電極金屬層，填入困難。此外，由於本發明去除了大部分之U形剖面高介電常數介電層的U形端部，是以本發明之半導體元件具有較低之邊緣電容。

第2圖所繪示為本發明一實施例之半導體元件之剖面示意圖。如第2圖所示，半導體元件200包含一基底210、一層間介電層220、一凹槽240以及一U形剖面高介電常數介電層230。層間介電層220位於基底210上。凹槽240位於層間介電層中。U形剖面高介電常數介電層230則位於凹槽240中並暴露出凹槽240側壁的一上半部240a。更進一步而言，凹槽240可包含以下述方式形成：例如，形成一閘極結構(未繪示)於一基底210上，其中閘極結構包含一閘極介電層以及位於閘極介電層上之一犧牲閘極。閘極結構的形成方法為本領域所熟知故不再此贅述。接續，於閘極結構的側邊形成層間介電層220，其可包含一間隙壁220a。之後，進行一蝕刻製程以移除閘極結構而形成一凹槽240。

基底210例如是一矽基底、一含矽基底或一矽覆絕緣(silicon-on-insulator,SOI)基底等半導體基底。間隙壁220a例如是以氮化矽或氧化矽等材質所組成之單層或多層複合結構。U形剖面高介電常數介電層230例如為一含金屬介電層，其可包含有鉿(Hafnium)氧化物、鋯(Zirconium)氧化物，但本發明不以此為限。更進一步而言，U形剖面高介電常數介電層230係可選自氧化鉿(hafnium oxide,HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al₂O₃)、氧化鑭(lanthanum oxide,La₂O₃)、氧化鉭(tantalum oxide,Ta₂O₅)、氧化釔(yttrium oxide,Y₂O₃)、氧化鋯(zirconium oxide,ZrO₂)、鈦酸鍶(strontium titanate oxide,SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide,ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide,HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)與鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)所組成之群組。

詳細而言，本實施例中U形剖面高介電常數介電層230為一含金屬介電層，而此U形剖面高介電常數介電層230包含一金屬層232，位於U形剖面高介電常數介電層230的二U形剖面端部，其中金屬層232係由例如U形剖面高介電常數介電層230還原而來。換言之，U形剖面高介電常數介電層230是為金屬層232的化合物。

再者，在本實施例中半導體元件200更包含一閘極金屬層250，位於U形剖面高介電常數介電層230上，其中閘極金屬層250包含一功函數金屬層252以及一填入金屬層254，位於功函數金屬層252上。功函數金屬層252亦為一U形剖面結構層，位於U形剖面高介電常數介電層230上，且在一較佳實施態樣下功函數金屬層252之二U形端部係與高介電常數介電層230切齊，但本發明不以此為限，在其他實施例中，功函數金屬層252的U形端面的高度可不受限於U形剖面高介電常數介電層230的高度。功函數金屬層252例如為鋁化鈦金屬層、一氮化鈦金屬層或其他金屬層，其材質之選用係由半導體元件200的特性決定。舉例來說，當半導體元件200為一PMOS電晶體則功函數金屬層252可為一氮化鈦金屬層；而當半導體元件200為一NMOS電晶體則功函數金屬層252可為一鋁化鈦金屬層。填入金屬層254則包含由鋁金屬所形成，但本發明不以此為限。

此外，在基底210與U形剖面高介電常數介電層230之間亦可包含一介質層(buffer layer)(未繪示)，用以作為基底210與U形剖面高介電常數介電層230的緩衝層，而此介質層例如可以二氧化矽所組成，但發明不以此為限。再者，半導體元件200更包含至少一阻障層(未繪示)，位於U形剖面高介電常數介電層230上。舉例來說，在U形剖面高介電常數介電層230與功函數金屬層252之間以及功函數金屬層252與填入金屬層254之間亦可分別形成有至少一阻障層(未繪示)來防止各材料層之間因材質中的成分擴散而相互污染。在一實施例中，阻障層(未繪示)例如為一氮化鈦層、一氮化鉭層或由氮化鈦層及氮化鉭層所組成之複合結構層，但本發明不以此為限。此外，可例如以間隙壁220a作為遮罩自動對準並定義出輕摻雜源/汲極區(未繪示)或者源/汲極區260等。

承上，U形剖面高介電常數介電層230，甚至功函數金屬層252，係為U形剖面結構，其暴露出凹槽240側壁的上半部240a，是以本發明之半導體元件200，其凹槽240頂端的側壁上所堆疊的填充材料層較少，故可解決習知中之懸凸結構所造成之凹槽240頂端太厚，而導致後續填入之填充材料，例如填入金屬層，填入困難的問題。再者，由於本發明之U形剖面高介電常數介電層230暴露出凹槽240側壁的上半部240a，故本發明之半導體元件200可具有相較於習知之半導體元件100更小之邊緣電容，進而增加半導體元件200的電性品質。

第3A-3F圖所繪示為第2圖之半導體元件之製造方法之剖面示意圖。請參考第3A-3F圖，首先，如第3A圖所示，提供一基底210。接著，例如可如前述作法，形成一層間介電層220，其可包含一間隙壁220a，於基底210上。形成一凹槽240於層間介電層220中。接續，形成一U形剖面高介電常數介電層230於一凹槽240中。而後，可選擇性地於U形剖面高介電常數介電層230上形成一阻障層(未繪示)，此阻障層可包含一氮化鈦層、一氮化鉭層或氮化鈦層及氮化鉭層所組成之複合層等，以在後續製程中避免U形剖面高介電常數介電層230受到損害。

如第3B圖所示，填入一填充材料270，例如一光阻材料、一抗反射底層(bottom anti-reflection coating,BARC)(organic dielectric layer,ODL)或一光吸收含矽聚合物(light absorbing Si-content polymer,DUO)等填充材料，於凹槽240中，並再以例如乾蝕刻或濕蝕刻等方法回蝕刻填充材料270以暴露出U形剖面高介電常數介電層230的二U形剖面端部230a。

如第3B’圖所示，可直接進行一蝕刻製程，例如一乾蝕刻製程或一濕蝕刻製程，以移除暴露出的U形剖面高介電常數介電層230的二U形剖面端部230a。

或者，如第3C圖所示，還原暴露出的二U形剖面端部230a以轉化成一金屬層232，其中還原包含進行一含氫的還原製程或一含氫電漿的還原製程等，且此還原製程無法通過用以阻擋其成分通過的填充材料270而還原到U形剖面高介電常數介電層的底部230b。

如第3D圖所示，移除部份之金屬層232後，再移除剩餘之填充材料270，而形成一暴露出凹槽240側壁的上半部240a的U形剖面高介電常數介電層230。此時，仍然可能有部分之金屬層232殘留。當然，可再依序填入功函數金屬層、阻障層或填入金屬層等，而形成一電晶體結構(如圖3D’所示)。如此一來，此半導體元件200的側壁頂端即不含有U形剖面高介電常數介電層230，而可避免後續填入之功函數金屬層、阻障層或填入金屬層等填入困難的問題，且此時的半導體元件200具有相較於習知之半導體元件100更小的邊緣電容。

再者，在形成完暴露出凹槽240側壁的上半部240a的U形剖面高介電常數介電層230之後，亦可將其後填入之功函數金屬層(未繪示)(亦具有一U形剖面結構)再回蝕刻，以移除功函數金屬層之部分二U形端部以再次暴露出凹槽240側壁的上半部240a。在一較佳的實施例中，可使功函數金屬層的U形端部與U形剖面高介電常數介電層230的U形端部切齊。如此一來，可使形成於功函數金屬層後之填入金屬層更容易填入，俾使半導體元件200能發展至更小尺寸。

此外，可在完成第3C圖(還原暴露出的二U形剖面端部230a以轉化成一金屬層232)後改為第3E-3F圖的步驟。如第3E圖所示，在還原暴露出的二U形剖面端部230a以轉化成一金屬層232之後，先移除填充材料270，接著沉積一功函數金屬層252。之後，如第3F圖所示，填入並回蝕刻而形成一填充材料270’，然後以填充材料270’為遮罩依序移除暴露之功函數金屬層252的U形端部及金屬層232。最後，再將剩餘之填充材料270’移除即可。在一較佳實施例中，在沉積功函數金屬層252之後，可再形成一阻障層(未繪示)以進一步避免功函數金屬層252在移除填充材料270’時受到損害。

本發明之精神係為以填充材料及還原製程將U形剖面高介電常數介電層230的二U形剖面端部230a轉化成一金屬層232，之後再移除至少部分金屬層232以暴露出凹槽240側壁的上半部240a。因此，以各種製程步驟達成此目的者，皆可視為本發明所揭露之範圍，以下再揭露另一種製程方式。

第4A-4C圖所繪示為第2圖之半導體元件之另一製造方法之剖面示意圖。如第4A圖所示，依序提供一基底210、形成一層間介電層220，其可包含一間隙壁220a，於基底210上。形成一凹槽240於層間介電層220中。，其製程與上述第3A圖相同且為本領域所熟知故不再贅述。接著，形成一U形剖面高介電常數介電層230於凹槽240中。而後，形成一U形剖面功函數金屬層252於U形剖面高介電常數介電層230上。在一較佳實施例中，可選擇性地在U形剖面高介電常數介電層230與U形剖面功函數金屬層252之間形成一阻障層(未繪示)以防止二者成分相互污染，此外可再形成一阻障層(未繪示)於U形剖面功函數金屬層252上，以保護U形剖面功函數金屬層252在後續製程中受到損害。另外，在基底210與U形剖面高介電常數介電層230之間亦可包含一介質層(buffer layer)(未繪示)，用以作為基底210與U形剖面高介電常數介電層230的緩衝層。

如第4B圖所示，填入填充材料270於凹槽240中並回蝕刻填充材料270以暴露出U形剖面功函數金屬層252的U形剖面端部252a以及位於其下的U形剖面高介電常數介電層230的U形剖面端部230a。繼之，還原U形剖面高介電常數介電層230的二U形剖面230a端部以轉化成一金屬層232，其中還原製程可為一含氫的還原製程或一含氫電漿的還原製程。由於U形剖面功函數金屬層252的厚度夠小，以致於還原製程可在不移除功函數金屬層252的情形下，直接還原U形剖面高介電常數介電層230的二U形剖面230a，但此還原製程無法通過用以阻擋其成分通過的填充材料270而還原到U形剖面高介電常數介電層的底部230b。

如第4C圖所示，移除至少部分的U形剖面功函數金屬層252的U形剖面端部252a以及金屬層232。最後，再移除填充材料270。並且，可再形成一阻障層(未繪示)與一填入金屬層以填滿凹槽240，即可完成第2圖之半導體元件結構。

承上，第3A-3F圖以及第4A-4C圖所繪示的半導體元件之製造方法皆可包含後閘極(gate-last)製程，特別是後置高介電常數介電層(high-k last)之後閘極(gate-last)製程。然而，搭配後閘極製程僅為本發明之一例，非用以限制本發明，本發明之利用填充材料為遮罩來還原並移除材料層側壁之方法亦可適用於其他半導體製程。

另外，第3A-3F圖以及第4A-4C圖所繪示係以單一MOS電晶體為例，然本發明亦可適用於CMOS電晶體。當本發明之半導體元件之製造方法應用於CMOS電晶體時，除了可如操作上述單一MOS電晶體的方式各別還原位於CMOS兩側之PMOS電晶體及NMOS電晶體之U形剖面高介電常數介電層的U形端部以及各別移除U形剖面高介電常數介電層及功函數金屬層的U形端部之外，亦可選擇同時還原及移除位於CMOS兩側之PMOS電晶體及NMOS電晶體之U形剖面高介電常數介電層以及功函數金屬層的U形端部。

綜上所述，本發明提出一種半導體元件及其製造方法，其在U形剖面高介電常數介電層形成之後，或者在功函數金屬層形成之後，利用光阻材料、抗反射底層或光吸收氧化層等填充材料作為遮罩，還原U形剖面高介電常數介電層的二U形端部，使其轉化成金屬層，而後再單獨移除至少部分金屬層或者一起移除至少部分金屬層以及功函數金屬層的部分二U形端部。如此，俾使凹槽的頂端，不因沉積太多U形剖面材料層而導致後續之材料層，例如阻障層、填入金屬層等，填入困難。此外，由於本發明去除了至少部分之U形剖面高介電常數介電層的U形端部，是以利用本發明所形成之半導體元件具有較低之邊緣電容。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100、200．．．半導體元件

110、230．．．U形剖面高介電常數介電層

120．．．U形剖面功函數金屬層

130．．．阻障層

140、240．．．凹槽

150．．．懸凸結構

210．．．基底

220．．．層間介電層

220a．．．間隙壁

232．．．金屬層

230a．．．U形剖面端部

230b．．．底部

240a．．．上半部

250．．．閘極金屬層

252．．．功函數金屬層

254．．．填入金屬層

260．．．源/汲極區

270、270’．．．填充材料

第1圖所繪示為習知中半導體元件之剖面示意圖。

第2圖所繪示為本發明一實施例之半導體元件之剖面示意圖。

第3A圖所繪示為第2圖之半導體元件之製造方法之剖面示意圖。

第3B圖所繪示為第2圖之半導體元件之製造方法之剖面示意圖。

第3B’圖所繪示為第2圖之半導體元件之製造方法之剖面示意圖。

第3C圖所繪示為第2圖之半導體元件之製造方法之剖面示意圖。

第3D圖所繪示為第2圖之半導體元件之製造方法之剖面示意圖。

第3D’圖所繪示為第2圖之半導體元件之製造方法之剖面示意圖。

第3E圖所繪示為第2圖之半導體元件之製造方法之剖面示意圖。

第3F圖所繪示為第2圖之半導體元件之製造方法之剖面示意圖。

第4A圖所繪示為第2圖之半導體元件之另一製造方法之剖面示意圖。

第4B圖所繪示為第2圖之半導體元件之另一製造方法之剖面示意圖。

第4C圖所繪示為第2圖之半導體元件之另一製造方法之剖面示意圖。

200．．．半導體元件

210．．．基底

220．．．層間介電層

220a．．．間隙壁

230．．．U形剖面高介電常數介電層

232．．．金屬層

240．．．凹槽

240a．．．上半部

250．．．閘極金屬層

252．．．功函數金屬層

254．．．填入金屬層

260．．．源/汲極區

Claims (19)

1. 一種半導體元件，包含：一基底；一層間介電層形成於該基底上；一凹槽形成於該層間介電層中；一U形剖面高介電常數介電層，位於該凹槽中，其中該U形剖面高介電常數介電層暴露出該凹槽側壁的一上半部；以及一功函數金屬層，位於該U形剖面高介電常數介電層上，其中該功函數金屬層覆蓋該凹槽側壁的該上半部。
2. 如申請專利範圍第1項所述之半導體元件，其中該U形剖面高介電常數介電層包含一含金屬介電層。
3. 如申請專利範圍第2項所述之半導體元件，其中該U形剖面高介電常數介電層包含一金屬層，位於該U形剖面高介電常數介電層的二U形剖面端部。
4. 如申請專利範圍第3項所述之半導體元件，其中該含金屬介電層為該金屬層的化合物。
5. 如申請專利範圍第1項所述之半導體元件，其中該功函數金屬層與該U形剖面高介電常數介電層的頂端切齊。
6. 一種半導體元件的製造方法，包含：形成一層間介電層於一基底上；形成一凹槽於該層間介電層中；形成一U形剖面高介電常數介電層於該凹槽中；以及形成該U形剖面高介電常數介電層之後，立即蝕刻該U形剖面高介電常數介電層以暴露出該凹槽的側壁的一上半部。
7. 如申請專利範圍第6項所述之半導體元件的製造方法，其中蝕刻該U形剖面高介電常數介電層，更包含：填入一填充材料於該凹槽中；以及回蝕刻該填充材料以暴露出該U形剖面高介電常數介電層的二U形剖面端部。
8. 如申請專利範圍第7項所述之半導體元件的製造方法，在回蝕刻該填充材料之後，更包含：轉化暴露出的該二U形剖面端部以轉化成一金屬層，其中該轉化步驟係為一還原步驟。
9. 如申請專利範圍第8項所述之半導體元件的製造方法，在轉化暴露出的該二U形剖面端部以轉化成該金屬層之後，更包含移除部份之該金屬層。
10. 如申請專利範圍第6項所述之半導體元件的製造方法，在形成該U形剖面高介電常數介電層於該凹槽中之後，更包含形成一阻障層於該U形剖面高介電常數介電層上。
11. 如申請專利範圍第7項所述之半導體元件的製造方法，其中該填充材料包含一光阻材料、一抗反射底層(bottom anti-reflection coating,BARC)或一光吸收含矽聚合物(light absorbing Si-content polymer,DUO)。
12. 如申請專利範圍第8項所述之半導體元件的製造方法，在轉化暴露出的該二U形剖面端部以轉化成該金屬層之後，更包含移除部份之該金屬層；以及移除該填充材料。
13. 如申請專利範圍第12項所述之半導體元件的製造方法，在移除該填充材料之後，更包含形成一功函數金屬層於該U形剖面高介電常數介電層上。
14. 如申請專利範圍第12項所述之半導體元件的製造方法，在轉化暴露出的該二U形剖面端部以轉化成該金屬層之後，更包含：形成一功函數金屬層於該U形剖面高介電常數介電層上；以及移除部分該功函數金屬層以暴露該金屬層。
15. 如申請專利範圍第14項所述之半導體元件的製造方法，其中移除部分該功函數金屬層以暴露該金屬層以及移除該金屬層包含在同一移除製程完成。
16. 一種半導體元件的製造方法，包含：形成一層間介電層於一基底上；形成一凹槽於該層間介電層中；形成一U形剖面高介電常數介電層於該凹槽中；形成一U形剖面功函數金屬層於該U形剖面高介電常數介電層上；填入一填充材料於該凹槽中；回蝕刻該填充材料以暴露出該U形剖面功函數金屬層的U形剖面端部以及位於其下的該U形剖面高介電常數介電層的U形剖面端部；還原該U形剖面高介電常數介電層的二U形剖面端部以轉化成一金屬層；移除該U形剖面功函數金屬層的U形剖面端部以及該金屬層；移除該填充材料；以及移除該填充材料之後，立即以一金屬層填滿該凹槽。
17. 如申請專利範圍第16項所述之半導體元件的製造方法，其中該U形剖面功函數金屬層包含一氮化鈦金屬層。
18. 如申請專利範圍第16項所述之半導體元件的製造方法，其中該U形剖面功函數金屬層包含一鋁化鈦金屬層或一氮化鈦金屬層。
19. 如申請專利範圍第16項所述之半導體元件的製造方法，其中在移除該填充材料之後，更包含形成一填入金屬層於該U形剖面功函數金屬層上。