TWI524394B - 具有金屬閘極之半導體元件之製作方法 - Google Patents

Description

具有金屬閘極之半導體元件之製作方法

本發明係有關於一種具有金屬閘極(metal gate)之半導體元件之製作方法，尤指一種實施後閘極(gate last)製程與後閘極介電層(high-k last)之具有金屬閘極之半導體元件之製作方法。

隨著半導體元件持續地微縮，功函數金屬(work function metal)係用以取代傳統多晶矽作為匹配高介電常數(high dielectric constant，以下簡稱為high-k)介電層的控制電極。而雙功能函數金屬閘極之製作方法係可概分為前閘極(gate first)與後閘極(gate last)製程兩大類，其中後閘極製程又因可避免源極/汲極超淺接面活化回火以及金屬矽化物等高熱預算製程，而具有較寬的材料選擇，故漸漸地取代前閘極製程。

而習知後閘極製程中，係先形成一虛置閘極(dummy gate)或取代閘極(replacement gate)，並在完成一般MOS電晶體的製作後，將虛置/取代閘極移除而形成一閘極溝渠(gate trench)，再依電性需求於閘極溝渠內填入不同的金屬。然而，隨著電晶體元件線寬持續微縮的趨勢，閘極溝渠的深寬比(aspect ratio)成為金屬膜層是否能順利填入閘極溝渠的一大挑戰。簡單地說，隨著電晶體元件線寬縮小，閘極溝渠的開口寬度也隨之縮小，造成金屬膜層不易填入閘極溝渠的問題，甚至發生無法填入閘極溝渠形成空隙、影響電晶體元件的電性表現等問題。

由此可知，後閘極製程雖可避免源極/汲極超淺接面活化回火以及形成金屬矽化物等高熱預算製程，而具有較寬廣的材料選擇，但仍面臨複雜製程的整合性以及閘極溝渠填補能力等可靠度問題。

因此，本發明之一目的係在於提供一種具有金屬閘極之半導體元件之製作方法，用以改善閘極溝渠填補能力。

本發明係提供一種具有金屬閘極之半導體元件之製作方法，該製作方法首先提供一基底，該基底表面形成有一第一半導體元件與一第二半導體元件，且該第一半導體元件與該第二半導體元件內分別形成有一第一閘極溝渠(gate trench)與一第二閘極溝渠。接下來，於該基底上依序形成一high-k閘極介電層與一複合金屬層(multiple metal layer)。隨後於該第一閘極溝渠內形成一第一功函數金屬(work function metal)層，且該複合金屬層係暴露於該第二閘極溝渠內。在形成該第一功函數金屬層之後，係進行一第一回拉(pull back)步驟，以移除該第一閘極溝渠內的部分該第一功函數金屬層。而在該第一回拉步驟之後，係於該第一閘極溝渠與該第二閘極溝渠內形成一第二功函數金屬層。最後進行一第二回拉步驟，用以移除該第一閘極溝渠內與該第二閘極溝渠內之部分該第二功函數金屬層。

本發明另提供一種具有金屬閘極之半導體元件，該半導體元件包含有一基底，該基底表面形成有一第一半導體元件與一第二半導體元件，且該第一半導體元件與該第二半導體元件內分別形成有一第一閘極溝渠與一第二閘極溝渠；一閘極介電層，分別設置於該第一閘極溝渠與該第二閘極溝渠內；一第一U形金屬層，設置於該第一閘極溝渠與該第二閘極溝渠內，且該第一U形金屬層之最高點係低於該第一閘極溝渠與該第二閘極溝渠之開口；一第二U形金屬層，設置於該第一閘極溝渠與該第二閘極溝渠內之第一U形金屬層上，該第二U形金屬層之最高點係低於該第一閘極溝渠與該第二閘極溝渠之開口，且第二U形金屬層之最高點與該第一U形金屬層之最高點不共平面；以及一第三U形金屬層，設置於該第一閘極溝渠內之該第一U形金屬層與該第二U型金屬層之間，且第三U形金屬層之最高點與該第二U形金屬層之最高點不共平面。

根據本發明所提供之具有金屬閘極之半導體元件之製作方法，係於形成該第一功函數金屬層之後對該第一閘極溝渠，且較佳為同時對該第一閘極溝渠與該第二閘極溝渠，進行該第一回拉步驟，用以移除該第一閘極溝渠內的部分第一功函數金屬層，使得該第一閘極溝渠享有較寬的開口，而有利於後續第二功函數金屬層的填入。而在形成該第二功函數金屬層之後，更藉由該第二回拉步驟移除該第一閘極溝渠與該第二閘極溝渠內的部分第二功函數金屬層，使該第一功函數金屬層與該第二功函數金屬層之最高部分皆低於閘極溝渠之開口，並分別具有U形的形狀特徵。因此，後續欲填入的膜層如填充金屬層係可順利地填入閘極溝渠內，而可避免空隙的形成，並避免空隙對半導體元件電性的負面影響。

請參閱第1圖至第7圖，第1圖至第7圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第一較佳實施例之示意圖。如第1圖所示，本較佳實施例首先提供一基底100，例如一矽基底、含矽基底、或矽覆絕緣(silicon-on-insulator，SOI)基底。基底100上形成有一第一半導體元件110與一第二半導體元件112，而第一半導體元件110與第二半導體元件112之間的基底100內係形成有提供電性隔離的淺溝隔離(shallow trench isolation，STI) 102。第一半導體元件110具有一第一導電型式，而第二半導體元件112具有一第二導電型式，且第一導電型式與第二導電型式互補(complementary)。在本較佳實施例中，第一半導體元件110係為一p型半導體元件；而第二半導體元件112則為一n型半導體元件。

請繼續參閱第1圖。第一半導體元件110與第二半導體元件112各包含一介電層(圖未示)與一虛置閘極(圖未示)。虛置閘極可為一多晶矽層，而介電層則可為一傳統二氧化矽層。第一半導體元件110與第二半導體元件112分別包含一第一輕摻雜汲極(light doped drain，LDD) 120與一第二LDD 122、一側壁子124、與一第一源極/汲極130與一第二源極/汲極132。另外，第一源極/汲極130與第二源極/汲極132之表面係分別包含有一金屬矽化物(圖未示)。而在第一半導體元件110與第二半導體元件112上，係依序形成一接觸洞蝕刻停止層(contact etch stop layer，CESL) 140與一內層介電(inter-layer dielectric，ILD)層142。上述元件之製作步驟以及材料選擇，甚至是半導體業界中為提供應力作用更改善電性表現而實施選擇性磊晶成長(selective epitaxial growth，SEG)方法形成源極/汲極130、132等，皆為該領域之人士所熟知，故於此皆不再贅述。

請仍然參閱第1圖。在形成CESL 140與ILD層142後，係藉由一平坦化製程移除部分的ILD層142與CESL 140，直至暴露出第一半導體元件110與第二半導體元件112之虛置閘極。隨後利用一適合之蝕刻製程移除第一半導體元件110與第二半導體元件112之虛置閘極，而同時於第一半導體元件110與第二半導體元件112內分別形成一第一閘極溝渠150與一第二閘極溝渠152，並暴露出介電層或基底100。

隨後，係如第1圖所示，於基底100上依序形成一high-k閘極介電層104、一底部阻障層106a、與一蝕刻停止層106b。值得注意的是，由於本較佳實施例係與後閘極介電層(high-k last)製程整合，因此暴露於閘極溝渠150/152底部的介電層係可作為一介面層(interfacial layer)。High-k閘極介電層104可以是一金屬氧化物層，例如一稀土金屬氧化物層。High-k閘極介電層104係可選自氧化鉿(hafnium oxide，HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al₂O₃)、氧化鑭(lanthanum oxide，La₂O₃)、氧化鉭(tantalum oxide，Ta₂O₅)、氧化釔(yttrium oxide，Y₂O₃)、氧化鋯(zirconium oxide，ZrO₂)、釱酸鍶(strontium titanate oxide，SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide，HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)與鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)所組成之群組。底部阻障層106a可包含氮化鈦(titanium nitride，TiN)；而蝕刻停止層106b可包含氮化鉭(tantalum nitride，TaN)，但皆不限於此。在本較佳實施例中，底部阻障層106a與蝕刻停止層106b係可視為一不影響金屬閘極功函數的複合金屬層106。

請再次參閱第1圖。在形成蝕刻停止層106b後，係進行一化學氣相沈積(chemical vapor deposition，CVD)製程、一物理氣相沈積(physical vapor deposition，PVD)製程、或一原子層沉積(atomic layer deposition，ALD)製程，於第一閘極溝渠150與第二閘極溝渠152內形成一第一功函數金屬層160。第一功函數金屬層160可為一具有p型導電型式的p型功函數金屬層，例如氮化鈦(titanium nitride，TiN)、碳化鈦(titanium carbide，TiC)、氮化鉭(tantalum nitride，TaN)、碳化鉭(tantalum carbide，TaC)、碳化鎢(tungsten carbide，WC)、或氮化鋁鈦(aluminum titanium nitride，TiAlN)，但不限於此。此外，第一功函數金屬層160可為一單層結構或一複合層結構。而在形成第一功函數金屬層160之後，係於基底100上形成一圖案化遮罩170，例如一圖案化光阻，但不限於此。圖案化遮罩170係用以遮蓋第一半導體元件110，並暴露出第二半導體元件112，尤其暴露出第二閘極溝渠152內之第一功函數金屬層160。

請參閱第2圖。接下來隨後利用一合適之蝕刻劑移除第二閘極溝渠152內暴露之第一功函數金屬層160，使得蝕刻停止層106b重新暴露於第二閘極溝渠152之內。在移除第一功函數金屬層160時，蝕刻停止層106b係可保護其下方的底部阻障層106a、high-k閘極介電層104、與ILD層142。在蝕刻暴露之第一功函數金屬層160之後，第一功函數金屬層160係如第2圖所示，僅存留於第一閘極溝渠150以及第一半導體元件110處，而複合金屬層106則暴露於第二閘極溝渠152內。

請繼續參閱第2圖。接下來，係移除圖案化遮罩170，隨後進行一第一回拉步驟。根據本較佳實施例，第一回拉步驟首先於第一閘極溝渠150與第二閘極溝渠152內分別形成另一圖案化遮罩172。圖案化遮罩172之材質較佳可為一填洞能力良好的膜層，例如可用旋轉塗佈方式形成的一光阻材料、一介電抗反射底層(dielectric anti-reflection coating，DARC)、一光吸收氧化層(light absorbing oxide，DUO)、一底部抗反射(bottom anti-reflective coating，BARC)層、一犧牲吸光材料(sacrificial light absorbing material，SLAM)層等，但不限於此。值得注意的是，圖案化遮罩172之表面係如第2圖所示，低於第一閘極溝渠150與第二閘極溝渠152之開口。因此，可暴露出第一閘極溝渠150開口處的第一功函數金屬層160與第二閘極溝渠152開口處的複合金屬層106。

請參閱第3圖。接下來第一回拉步驟係進行一蝕刻製程，用以同時移除第一閘極溝渠150內暴露出的部分第一功函數金屬層160以及暴露出的部分的複合金屬層106，且蝕刻製程同時移除第二閘極溝渠152內暴露出的部分複合金屬層106。因此，在第一回拉步驟之後，係於第一閘極溝渠150內形成一U形第一功函數金屬層160a與一U形複合金屬層106c，同時於第二閘極溝渠152內形成一U形複合金屬層106c。值得注意的是，第一閘極溝渠150內U形第一功函數金屬層160a之最高部分與第一閘極溝渠150和第二閘極溝渠152內的U形複合金屬層106c之最高部分係如第3圖所示，低於第一閘極溝渠150之開口與第二閘極溝渠152之開口，且第一閘極溝渠150內的U形第一功函數金屬層160a之最高部分與第一閘極溝渠150和第二閘極溝渠152內的U形複合金屬層106c之最高部分係共平面。換句話說，在第一回拉步驟之後，high-k閘極介電層104係暴露於基底100上，尤其是ILD層142上。High-k閘極介電層104更是如第3圖所示，暴露於第一閘極溝渠150之開口與第二閘極溝渠152之開口。

請參閱第4圖。在完成第一回拉步驟之後，係移除圖案化遮罩172。隨後進行另一CVD製程或PVD製程，於基底100上形成一第二功函數金屬層162。第二功函數金屬層162可為一具有n型導電型式之n型功函數金屬層，例如鋁化鈦(titanium aluminide，TiAl)層、鋁化鋯(zirconium aluminide，ZrAl)層、鋁化鎢(tungsten aluminide，WAl)層、鋁化鉭(tantalum aluminide，TaAl)層或鋁化鉿(hafnium aluminide，HfAl)層，但不限於此。此外，第二功函數金屬層162可為一單層結構或一複合層結構。

請繼續參閱第4圖。在形成第二功函數金屬層162之後，係進行一第二回拉步驟。在本較佳實施例中，第二回拉步驟首先於第二功函數金屬層162上形成一圖案化遮罩174，例如一圖案化光阻，但不限於此。此外值得注意的是，圖案化遮罩174之表面係如第4圖所示，低於第一閘極溝渠150與第二閘極溝渠152之開口。另外，圖案化遮罩174之材質如前所述，較佳可為一填洞能力良好的膜層。

請參閱第4圖與第5圖。接下來，第二回拉步驟係進行一蝕刻步驟，用以同時移除第一閘極溝渠150與第二閘極溝渠152內暴露出來的第二功函數金屬層162。因此，在第二回拉步驟之後，係同時於第一閘極溝渠150與第二閘極溝渠152內分別形成一U形第二功函數金屬層162a。值得注意的是，U形第二功函數金屬層162a之最高部分係如第5圖所示，分別低於第一閘極溝渠150之開口與第二閘極溝渠152之開口，且與U形第一功函數金屬層160a之最高部分與U形複合金屬層106c之最高部分共平面。換句話說，在第二回拉步驟之後，high-k閘極介電層104重新暴露於基底100上，尤其是ILD層142上。High-k閘極介電層104更是如第5圖所示，暴露於第一閘極溝渠150之開口與第二閘極溝渠152之開口。

此外，本發明係可藉由調整第一閘極溝渠150與第二閘極溝渠152內之圖案化遮罩174的厚度決定U形第二功函數金屬層162a的最高部分的位置。舉例來說，在本較佳實施例中U形第二功函數金屬層162a的最高部分、U形第一功函數金屬層160a的最高部分以及U形複合金屬層106c最高部分皆共平面。然而，在本較佳實施例之一變化型中，U形第二功函數金屬層162a的最高部分與U形第一功函數金屬層160a的最高部分以及U形複合金屬層106c最高部分可不共平面。舉例來說，U形第二功函數金屬層162a的最高部分可如第6圖所示，覆蓋U形第一功函數金屬層160a的最高部分以及U形複合金屬層106c的最高部分。

請參閱第7圖。接下來，係於第一閘極溝渠150與第二閘極溝渠152內形成一填充金屬層164。此外U形第二功函數金屬層162a與填充金屬層164之間較佳可設置一頂部阻障層(圖未示)，而頂部阻障層可包含TiN，但不限於此。填充金屬層164係用以填滿第一閘極溝渠150與第二閘極溝渠152，並可選擇具有優良填充能力與較低阻值的金屬或金屬氧化物，例如鋁(aluminum，Al)、鋁化鈦(titanium aluminide，TiAl)或氧化鋁鈦(titanium aluminum oxide，TiAlO)，但不限於此。

最後，進行一平坦化製程，例如一CMP製程，用以移除多餘的填充金屬層164，甚至是ILD層142上多餘的high-k閘極介電層104，而完成一第一金屬閘極與一第二金屬閘極之製作。此外，本實施例亦可再選擇性去除ILD層142與CESL 140等，然後重新形成CESL與介電層，以有效提升半導體元件的電性表現。由於上述CMP製程等步驟係為該技術領域中具通常知識者所知，故於此係不再贅述與繪示。

根據本較佳實施例所提供之具有金屬閘極之半導體元件之製作方法，係在形成第一功函數金屬層160後，尤其是移除第二閘極溝渠152內的第一功函數金屬層160之後，藉由第一回拉步驟移除第一閘極溝渠150內的部分第一功函數金屬層160與第二閘極溝渠152內的部分複合金屬層106，而於第一閘極溝渠150與第二閘極溝渠152的開口處暴露出high-k閘極介電層104。因此，第一閘極溝渠150與第二閘極溝渠152可不受複合金屬層106與第一功函數金屬層160厚度的影響，獲得一較寬的開口，使後續形成的第二功函數金屬層162得以順利填入第一閘極溝渠150與第二閘極溝渠152內。同理，本較佳實施例係於形成第二功函數金屬層162之後，藉由第二回拉步驟移除第一閘極溝渠150與第二閘極溝渠152內的部分第二功函數金屬層162，使得第一閘極溝渠150與第二閘極溝渠152可不受第二功函數金屬層162厚度的影響，獲得一較寬的開口，改善後續填充金屬層164的填充結果，並得以避免填補第一閘極溝渠150與第二閘極溝渠152時發生縫隙(seam)，確保第一半導體元件110與第二半導體元件112的可靠度。

請參閱第8圖至第13圖，第8圖至第13圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第二較佳實施例之示意圖。首先注意的是，在第二較佳實施例中，與第一較佳實施例相同之元件的材料選擇係於此不再贅述。如第8圖所示，本較佳實施例首先提供一基底200，基底200上形成有一第一半導體元件210與一第二半導體元件212，而第一半導體元件210與第二半導體元件212之間的基底200內係形成有提供電性隔離的STI 202。在本較佳實施例中，第一半導體元件210為一p型半導體元件；第二半導體元件212則為一n型半導體元件。

請繼續參閱第8圖。第一半導體元件210與第二半導體元件212各包含一介電層(圖未示)與一虛置閘極(圖未示)。此外第一半導體元件210與第二半導體元件212分別包含一第一LDD 220與一第二LDD 222、一側壁子224、與一第一源極/汲極230與一第二源極/汲極232。另外，第一源極/汲極230與第二源極/汲極232之表面係分別包含有一金屬矽化物(圖未示)。而在第一半導體元件210與第二半導體元件212上，係依序形成一CESL 240與一ILD層242。

請仍然參閱第8圖。之後藉由一平坦化製程移除部分的ILD層242與CESL 240，並利用一適合之蝕刻製程移除第一半導體元件210與第二半導體元件212之虛置閘極，而同時於第一半導體元件210與第二半導體元件212內分別形成一第一閘極溝渠250與一第二閘極溝渠252，並暴露出介電層或基底200。

隨後，係如第8圖所示，於基底200上依序形成一high-k閘極介電層204、一底部阻障層206a、與一蝕刻停止層206b。值得注意的是，本較佳實施例亦與後閘極介電層製程整合，因此，因此暴露於閘極溝渠250/252底部的介電層係可作為一介面層。另外如前所述，底部阻障層206a與蝕刻停止層206b係可視為一複合金屬層206。

請繼續參閱第8圖。在形成蝕刻停止層206b後，係進行一CVD製程、一PVD製程、或一ALD製程，於第一閘極溝渠250與第二閘極溝渠252內形成一第一功函數金屬層260，第一功函數金屬層260可為一具有p型導電型式的p型功函數金屬層。此外，第一功函數金屬層260可為一單層結構或一複合層結構。而在形成第一功函數金屬層260之後，係於基底200上形成一圖案化遮罩270，例如一圖案化光阻，但不限於此。圖案化遮罩270係用以遮蓋第一半導體元件210，並暴露出第二半導體元件212處，尤其暴露出第二閘極溝渠252內之第一功函數金屬層260。

請參閱第9圖。接下來隨後利用一合適之蝕刻劑移除第二閘極溝渠252內暴露之第一功函數金屬層260，使得蝕刻停止層206b重新暴露於第二閘極溝渠252之內。在移除第一功函數金屬層260時，蝕刻停止層206b係可保護其下方的底部阻障層206a、high-k閘極介電層204、與ILD層242。在蝕刻暴露之第一功函數金屬層260之後，第一功函數金屬層260係如第9圖所示，僅存留於第一閘極溝渠250以及第一半導體元件210處，而複合金屬層206則暴露於第二閘極溝渠252內。

請參閱第9圖。接下來，係移除圖案化遮罩270，隨後進行一第一回拉步驟。根據本較佳實施例，第一回拉步驟首先於基底200上形成另一圖案化遮罩272，且圖案化遮罩272之材質較佳可為一填洞能力良好的膜層。值得注意的是，圖案化遮罩272係完全覆蓋第二半導體元件212處，尤其填滿第二閘極溝渠252，此外圖案化遮罩272係填入第一閘極溝渠250內。然而需注意的是，第一閘極溝渠250內的圖案化遮罩272係如第9圖所示，其表面低於第一閘極溝渠250之開口。因此，可暴露出第一閘極溝渠250開口處的第一功函數金屬層260。

請參閱第9圖與第10圖。接下來第一回拉步驟係進行一蝕刻製程，用以移除第一閘極溝渠250內暴露出的部分第一功函數金屬層260以及暴露出的部分複合金屬層206。因此，在第一回拉步驟之後，係於第一閘極溝渠250內形成一如第10圖所示之U形第一功函數金屬層260a與一U形複合金屬層206c。此時第二閘極溝渠252內的複合金屬層206係到圖案化遮罩272的保護，因此在第一回拉步驟中並未受到影響。值得注意的是，第一閘極溝渠250內的U形第一功函數金屬層260a之最高部分與U形複合金屬層206c之最高部分係如第10圖所示，皆低於第一閘極溝渠250之開口，且U形第一功函數金屬層260a之最高部分與U形複合金屬層206c之最高部分係共平面。換句話說，在第一回拉步驟之後，high-k閘極介電層204係暴露於第一閘極溝渠250之開口。

請參閱第11圖。在完成第一回拉步驟之後，係移除圖案化遮罩272。隨後進行另一CVD製程或PVD製程，於基底200上形成一第二功函數金屬層262，第二功函數金屬層262可為一具有n型導電型式之n型功函數金屬層。此外，第二功函數金屬層262可為一單層結構或一複合層結構。

請繼續參閱第11圖。在形成第二功函數金屬層262之後，係進行一第二回拉步驟。在本較佳實施例中，第二回拉步驟首先於第二功函數金屬層262上形成一圖案化遮罩274，例如一圖案化光阻，但不限於此。此外值得注意的是，圖案化遮罩274之表面係如第11圖所示，低於第一閘極溝渠250與第二閘極溝渠252之開口。另外，圖案化遮罩274之材質係如前所述，可為一填洞能力良好的膜層。

請參閱第11圖與第12圖。接下來，第二回拉步驟係進行一蝕刻步驟，用以同時移除第一閘極溝渠250與第二閘極溝渠252內暴露出來的第二功函數金屬層262。因此，在第二回拉步驟之後，係同時於第一閘極溝渠250與第二閘極溝渠252內分別形成一U形第二功函數金屬層262a，同時更於第二閘極溝渠252內形成一U形複合金屬層206d。U形第二功函數金屬層262a與U形複合金屬層206d之最高部分係如第11圖所示，低於第一閘極溝渠250之開口與第二閘極溝渠252之開口。但值得注意的是，在本較佳實施例中，U形第二功函數金屬層262a以及U形複合金屬層206d的最高部分與U形第一功函數金屬層260a以及U形複合金屬層206c之最高部分不共平面。如第12圖所示，第二閘極溝渠252內的U形第二功函數金屬層262a以及U形複合金屬層206d的最高部分，係高於第一閘極溝渠250內的U形第一功函數金屬層260a與U形複合金屬層206c之最高部分；且第一閘極溝渠250內的U形第二功函數金屬層262a係覆蓋U形第一功函數金屬層260a與U形複合金屬層206c。在第二回拉步驟之後，high-k閘極介電層204重新暴露於基底200上，尤其是ILD層242上。此外High-k閘極介電層204更是如第12圖所示，重新暴露於第一閘極溝渠250之開口與第二閘極溝渠252之開口。

此外，本發明亦可藉由調整第一閘極溝渠250與第二閘極溝渠252內之圖案化遮罩274的厚度決定U形第二功函數金屬層262a的最高部分的位置。舉例來說，在本較佳實施例中U形第二功函數金屬層262a與U形複合金屬層206d的最高部分與U形第一功函數金屬層260與U形複合金屬層206c的最高部分不共平面，且第一閘極溝渠250內的U形第二功函數金屬層262a更是覆蓋U形第一功函數金屬層260的最高部分。然而，在本較佳實施例之一變化型中，U形第二功函數金屬層262a與U形複合金屬層206d的最高部分亦可與U形第一功函數金屬層260與U形複合金屬層206c的最高部分共平面。

請參閱第13圖。接下來，係於第一閘極溝渠250與第二閘極溝渠252內形成一填充金屬層264。此外U形第二功函數金屬層262a與填充金屬層264之間較佳可設置一頂部阻障層。最後，進行一平坦化製程，例如一CMP製程，用以移除多餘的填充金屬層264，甚至是ILD層242上多餘的high-k閘極介電層204，而完成一第一金屬閘極與一第二金屬閘極之製作。

根據本較佳實施例所提供之具有金屬閘極之半導體元件之製作方法，係在形成第一功函數金屬層260之後，尤其是移除第二閘極溝渠252內的第一功函數金屬層260之後，藉由第一回拉步驟單獨移除第一閘極溝渠250內的部分第一功函數金屬層260與部分複合金屬層206，而於第一閘極溝渠250的開口處暴露出high-k閘極介電層204。因此，第一閘極溝渠250可不受複合金屬層206與第一功函數金屬層260厚度的影響，獲得一較寬的開口，使後續形成的第二功函數金屬層262得以順利填入第一閘極溝渠250與第二閘極溝渠252內。同理，本較佳實施例係於形成第二功函數金屬層262之後，藉由第二回拉步驟移除第一閘極溝渠250與第二閘極溝渠252內的部分第二功函數金屬層260，使得第一閘極溝渠250與第二閘極溝渠252可不受第二功函數金屬層262厚度的影響，獲得一較寬的開口，改善後續填充金屬層264的填充結果，並得以避免填補第一閘極溝渠250與第二閘極溝渠252時發生縫隙，確保第一半導體元件210與第二半導體元件212的可靠度。

綜上所述，本發明所提供之具有金屬閘極之半導體元件之製作方法，係於形成該第一功函數金屬層之後對該第一閘極溝渠，且較佳為同時對該第一閘極溝渠與該第二閘極溝渠，進行該第一回拉步驟，用以移除該第一閘極溝渠內的部分第一功函數金屬層，使得該第一閘極溝渠享有較寬的開口，而有利於後續第二功函數金屬層的填入。而在形成該第二功函數金屬層之後，更藉由該第二回拉步驟移除該第一閘極溝渠與該第二閘極溝渠內的部分第二功函數金屬層，使該第一功函數金屬層與該第二功函數金屬層之最高部分皆低於閘極溝渠之開口，並分別具有U形的形狀特徵。因此，後續欲填入的膜層如填充金屬層係可順利地填入閘極溝渠內，而可避免空隙的形成，並避免空隙對半導體元件電性的負面影響。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100、200．．．基底

102、202．．．淺溝隔離

104、204．．．高介電常數閘極介電層

106、206．．．複合金屬層

106a、206a．．．底部阻障層

106b、206b．．．蝕刻停止層

106c、206c、206d．．．U形複合金屬層

110、210．．．第一半導體元件

112、212．．．第二半導體元件

120、220．．．第一輕摻雜汲極

122、222．．．第二輕摻雜汲極

124、224．．．側壁子

130、230．．．第一源極/汲極

132、232．．．第二源極/汲極

140、240．．．接觸洞蝕刻停止層

142、242．．．內層介電層

150、250．．．第一閘極溝渠

152、252．．．第二閘極溝渠

160、260．．．第一功函數金屬層

160a、260a．．．U形第一功函數金屬層

162、262．．．第二功函數金屬層

162a、262a．．．U形第二功函數金屬層

164、264．．．填充金屬層

170、172、174、270、272、274．．．圖案化遮罩

第1圖至第7圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第一較佳實施例之示意圖。

第8圖至第13圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第二較佳實施例之示意圖。

100．．．基底

102．．．淺溝隔離

104．．．高介電常數閘極介電層

106．．．複合金屬層

106a．．．底部阻障層

106b．．．蝕刻停止層

110．．．第一半導體元件

112．．．第二半導體元件

120．．．第一輕摻雜汲極

122．．．第二輕摻雜汲極

124．．．側壁子

130．．．第一源極/汲極

132．．．第二源極/汲極

140．．．接觸洞蝕刻停止層

142．．．內層介電層

150．．．第一閘極溝渠

152．．．第二閘極溝渠

160．．．第一功函數金屬層

172．．．圖案化遮罩

Claims (27)

1. 一種具有金屬閘極之半導體元件之製作方法，包含有：提供一基底，該基底表面形成有一第一半導體元件與一第二半導體元件，該第一半導體元件與該第二半導體元件內分別形成有一第一閘極溝渠(gate trench)與一第二閘極溝渠；於該基底上依序形成一高介電常數閘極介電層與一複合金屬層(multiple metal layer)；於該第一閘極溝渠內形成一第一功函數金屬(work function metal)層，且該複合金屬層係暴露於該第二閘極溝渠內；進行一第一回拉(pull back)步驟，以移除該第一閘極溝渠內的部分該第一功函數金屬層；於該第一閘極溝渠與該第二閘極溝渠內形成一第二功函數金屬層；以及進行一第二回拉步驟，用以移除該第一閘極溝渠內與該第二閘極溝渠內之部分該第二功函數金屬層。
2. 如申請專利範圍第1項所述之製作方法，其中該第一半導體元件具有一第一導電型式，該第二半導體元件具有一第二導電型式，且該第一導電型式與該第二導電型式互補(complementary)。
3. 如申請專利範圍第1項所述之製作方法，其中該複合金屬層至少包含一底部阻障(bottom barrier)層與一蝕刻停止層。
4. 如申請專利範圍第1項所述之製作方法，其中於該第一閘極溝渠內形成該第一功函數金屬層之步驟更包含：於該基底上形成該第一功函數金屬層；於該基底上形成一第一圖案化遮罩，且該第一圖案化遮罩至少暴露出該第二閘極溝渠內之該第一功函數金屬層；以及移除暴露之該第一功函數金屬層。
5. 如申請專利範圍第1項所述之製作方法，其中該第一回拉步驟更包含：於該第一閘極溝渠與該第二閘極溝渠內分別形成一第二圖案化遮罩，且該第二圖案化遮罩之表面係低於該第一閘極溝渠與該第二閘極溝渠之開口；以及同時移除該第一閘極溝渠內暴露之該第一功函數金屬層與該第二閘極溝渠內暴露之該複合金屬層。
6. 如申請專利範圍第5項所述之製作方法，其中該第一回拉步驟之後，係於該第一閘極溝渠與該第二閘極溝渠內分別形成一U形第一功函數金屬層與一U形複合金屬層。
7. 如申請專利範圍第6項所述之製作方法，其中該U形第一功函數金屬層之最高部分與該U形複合金屬層之最高部分分別低於該第一閘極溝渠之開口與該第二閘極溝渠之開口。
8. 如申請專利範圍第7項所述之製作方法，其中該高介電常數介電層係於進行第一回拉步驟之後，暴露於該基底上、該第一閘極溝渠之開口、與該第二閘極溝渠之開口。
9. 如申請專利範圍第1項所述之製作方法，其中該第一回拉步驟更包含：於該基底上形成一第二圖案化遮罩，該第二圖案化遮罩係填滿該第二閘極溝渠，且該第二圖案化遮罩之表面係低於該第一閘極溝渠之開口；以及移除該第一閘極溝渠內暴露出之該第一功函數金屬層。
10. 如申請專利範圍第9項所述之製作方法，其中該第二閘極溝渠內之該複合金屬層係被該第二圖案化遮罩保護。
11. 如申請專利範圍第9項所述之製作方法，其中該第一回拉步驟之後，係於該第一閘極溝渠內形成一U形第一功函數金屬層。
12. 如申請專利範圍第11項所述之製作方法，其中該U形第一功函數金屬層之最高部分係低於該第一閘極溝渠之開口。
13. 如申請專利範圍第12項所述之製作方法，其中該高介電常數介電層係於進行第一回拉步驟之後，暴露於該第一閘極溝渠之開口。
14. 如申請專利範圍第1項所述之製作方法，其中該第二回拉步驟更包含：於該第一閘極溝渠與該第二閘極溝渠內分別形成一第三圖案化遮罩，且該第三圖案化遮罩之表面係低於該第一閘極溝渠與該第二閘極溝渠之開口；以及同時移除該第一閘極溝渠內與該第二閘極溝渠內暴露出之該第二功函數金屬層。
15. 如申請專利範圍第14項所述之製作方法，其中該第二回拉步驟之後，係於該第一閘極溝渠與該第二閘極溝渠內分別形成一U形第二功函數金屬層。
16. 如申請專利範圍第15項所述之製作方法，其中該第一閘極溝渠與該第二閘極溝渠內之該等U形第二功函數金屬層之最高部分分別低於該第一閘極溝渠之開口與該第二閘極溝渠之開口。
17. 如申請專利範圍第1項所述之製作方法，其中進行該第二回拉步驟之後，該第二功函數金屬層之最高部分係與該第一功函數金屬層之最高部分與該複合金屬層之最高部分共平面。
18. 如申請專利範圍第1項所述之製作方法，其中進行該第二回拉步驟之後，該第二功函數金屬層之最高部分係與該第一功函數金屬層之最高部分不共平面。
19. 如申請專利範圍第18項所述之製作方法，其中該第一閘極溝渠內之該第一功函數金屬層之最高部分係與該複合金屬層之最高部分共平面，而該第二閘極溝渠內之該第二功函數金屬層之最高部分係與該複合金屬層之最高部分共平面。
20. 如申請專利範圍第1項所述之製作方法，更包含於該第一閘極溝渠與該第二閘極溝渠內分別形成一填充金屬(filling metal)層之步驟，進行於該第二回拉步驟之後。
21. 一種具有金屬閘極之半導體元件，包含有：一基底，該基底表面形成有一第一半導體元件與一第二半導體元件，且該第一半導體元件與該第二半導體元件內分別形成有一第一閘極溝渠與一第二閘極溝渠；一閘極介電層，分別設置於該第一閘極溝渠與該第二閘極溝渠內；一第一U形金屬層，設置於該第一閘極溝渠與該第二閘極溝渠內，且該第一U形金屬層之最高點係低於該第一閘極溝渠與該第二閘極溝渠之開口；一第二U形金屬層，設置於該第一閘極溝渠與該第二閘極溝渠內之第一U形金屬層上，該第二U形金屬層之最高點係低於該第一閘極溝渠與該第二閘極溝渠之開口，且第二U形金屬層之最高點與該第一U形金屬層之最高點不共平面；以及一第三U形金屬層，設置於該第一閘極溝渠內之該第一U形金屬層與該第二U型金屬層之間，且第三U形金屬層之最高點與該第二U形金屬層之最高點不共平面。
22. 如申請專利範圍第21項所述之半導體元件，其中該閘極介電層係一高介電常數(high-K)閘極介電層。
23. 如申請專利範圍第22項所述之半導體元件，其中該高介電常數閘極介電層覆蓋該第一閘極溝渠與該第二閘極溝渠之側壁與底部。
24. 如申請專利範圍第21項所述之半導體元件，其中該第一U形金屬層至少包含一底部阻障層與一蝕刻停止層。
25. 如申請專利範圍第21項所述之半導體元件，其中該第二U形金屬層包含一第一功函數金屬層，該第三U形金屬層包含一第二功函數金屬層，且第一功函數金屬層與該第二功函數金屬層互補。
26. 如申請專利範圍第21項所述之半導體元件，其中該第一U形金屬層之最高點與該第三U形金屬層之最高點係共平面。
27. 如申請專利範圍第21項所述之半導體元件，更包含一填充金屬層，覆蓋該第二U形金屬層，且填滿該第一閘極溝渠與該第二閘極溝渠。