TWI533360B - 具有金屬閘極之半導體元件及其製作方法 - Google Patents

Description

具有金屬閘極之半導體元件及其製作方法

本發明係有關於一種具有金屬閘極(metal gate)之半導體元件及其製作方法，尤指一種實施後閘極(gate last)製程之具有金屬閘極之半導體元件及其製作方法。

隨著半導體元件持續地微縮，功函數金屬(work function metal)係用以取代傳統多晶矽作為匹配高介電常數(high-K)介電層的控制電極。而雙功能函數金屬閘極之製作方法係可概分為前閘極(gate first)與後閘極(gate last)製程兩大類，其中後閘極製程又因可避免源極/汲極超淺接面活化回火以及金屬矽化物等高熱預算製程，而具有較寬的材料選擇，故漸漸地取代前閘極製程。

而習知後閘極製程中，係先形成一虛置閘極(dummy gate)或取代閘極(replacement gate)，並在完成一般MOS電晶體的製作後，將虛置/取代閘極移除而形成一閘極溝渠(gate trench)，再依電性需求於閘極溝渠內填入不同的金屬。然而，後閘極製程仍面對許多製程整合度與膜層成膜結果的要求。舉例來說，在移除不需要的互補功函數金屬層以及移除閘極溝渠開口處的懸突部時，多次的蝕刻製程常造成基底上的介電材料，尤其是內層介電(inter layer dielectric，ILD)層的耗損，甚至於ILD層內形成凹槽或縫隙，而後續填入的金屬層則因為填入該等縫隙且無法被平坦化製程移除，而存留於ILD層內，且該等金屬殘餘問題在互補的功函數金屬層交界處更形嚴重。

由此可知，後閘極製程雖可避免源極/汲極超淺接面活化回火以及形成金屬矽化物等高熱預算製程，而具有較寬廣的材料選擇，但仍面臨複雜製程的整合性以及金屬殘餘物缺陷等可靠度問題。

因此，本發明之一目的係在於提供一種具有金屬閘極之半導體元件及其製作方法，可避免金屬殘餘物缺陷及其所造成的可靠度問題。

本發明係提供一種具有金屬閘極之半導體元件之製作方法，該製作方法首先提供一基底，該基底表面形成有一第一半導體元件、一第二半導體元件、以及一覆蓋該第一半導體元件與該第二半導體元件之第一絕緣層，且該第一半導體元件與該第二半導體元件分別包含一虛置閘極。隨後進行一蝕刻製程，用以移除部分該第一絕緣層，並暴露出部分該第一半導體元件與該第二半導體元件。而在該濕蝕刻製程之後，於該基底上形成一第二絕緣層，該第二絕緣層係覆蓋該第一半導體元件與該第二半導體元件。之後進行一第一平坦化製程，用以移除部分該第二絕緣層，以暴露出該第一半導體元件與該第二半導體元件之該虛置閘極。移除該等虛置閘極，而於該第一半導體元件與該第二半導體元件內分別形成一第一閘極溝渠與一第二閘極溝渠。而在形成該第一閘極溝渠與該第二閘極溝渠之後，係於該第一閘極溝渠與該第二閘極溝渠內分別形成一第一金屬閘極與一第二金屬閘極。

本發明另提供一種具有金屬閘極之半導體元件，該半導體元件包含有一基底，該基底表面形成有一第一半導體元件與一第二半導體元件，且該第一半導體元件與該第二半導體元件內分別內形成有一第一金屬閘極與一第二金屬閘極。該半導體元件更包含有一層間介電(inter layer dielectric，ILD)層，至少設置於該第一半導體元件與該第二半導體元件之間；以及一保護層，設置於該層間介電層表面。

根據本發明所提供之具有金屬閘極之半導體元件及其製作方法，係於ILD層上形成第二絕緣層作為一保護層。由於第二絕緣層係為一蝕刻率不同於ILD層，且為一較ILD層更緻密的強韌膜層，因此可在後續製程中保護ILD層。尤其是在移除不必要的功函數金屬層以及移除閘極溝渠開口處的懸突部時，更可保護互補功函數金屬層交界處下方的ILD層，以避免ILD層在蝕刻製程中受損。是以，可進一步避免金屬形成於ILD層內及其帶來的金屬殘餘問題。

請參閱第1圖至第10圖，第1圖至第10圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第一較佳實施例之示意圖。如第1圖所示，本較佳實施例首先提供一基底100，例如一矽基底、含矽基底、或矽覆絕緣(silicon-on-insulator，SOI)基底。基底100上形成有一第一半導體元件110與一第二半導體元件112，而第一半導體元件110與第二半導體元件112之間的基底100內係形成有提供電性隔離的淺溝隔離(shallow trench isolation，STI) 102。第一半導體元件110具有一第一導電型式，而第二半導體元件112具有一第二導電型式，且第一導電型式與第二導電型式互補(complementary)。在本較佳實施例中，第一半導體元件110係為一p型半導體元件；而第二半導體元件112係為一n型半導體元件。

請繼續參閱第1圖。第一半導體元件110與第二半導體元件112各包含一閘極介電層104、一底部阻障層(圖未示)、一虛置閘極106如一多晶矽層、以及一用以定義虛置閘極106之圖案化硬遮罩108。底部阻障層包含氮化鈦(titanium nitride，TiN)；圖案化硬遮罩108則可包含氮化矽(silicon nitride，SiN)，但皆不限於此。此外第一半導體元件110與第二半導體元件112分別包含一第一輕摻雜汲極(light doped drain，LDD)120與一第二LDD 122、一側壁子124、與一第一源極/汲極130與一第二源極/汲極132。另外，第一源極/汲極130與第二源極/汲極132之表面係分別包含有一金屬矽化物(圖未示)。而在第一半導體元件110與第二半導體元件112上，係依序形成一接觸洞蝕刻停止層(contact etch stop layer，CESL)140與一第一絕緣層142，例如一包含氧化矽之內層介電(inter-layer dielectric，ILD)層。此外如第1圖所示，第一絕緣層142係完全覆蓋第一半導體元件110與第二半導體元件112。上述元件之製作步驟以及材料選擇，甚至是半導體業界中為提供應力作用更改善電性表現而實施選擇性磊晶成長(selective epitaxial growth，SEG)方法形成源極/汲極130、132等皆為該領域之人士所熟知，故於此皆不再贅述。

此外，閘極介電層104可為一傳統二氧化矽層或一高介電常數閘極介電層或其組合。值得注意的是，本較佳實施例係可與先閘極介電層(high-k first)製程整合，此時閘極介電層104包含一高介電常數(high dielectric constant，high-k)閘極介電層，其可以是一金屬氧化物層，例如一稀土金屬氧化物層。High-k閘極介電層104係可選自氧化鉿(hafnium oxide，HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al₂O₃)、氧化鑭(lanthanum oxide，La₂O₃)、氧化鉭(tantalum oxide，Ta₂O₅)、氧化釔(yttrium oxide，Y₂O₃)、氧化鋯(zirconium oxide，ZrO₂)、鈦酸鍶(strontium titanate oxide，SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide，HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)與鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)所組成之群組。另外，在high-k閘極介電層104與基底100之間，係可設置於一介面層(interfacial layer)(圖未示)。

請參閱第2圖。在形成CESL 140與第一絕緣層142後，係藉由一平坦化製程150，例如一化學機械研磨(chemical mechanical polishing，CMP)移除部分的第一絕緣層142。值得注意的是，在平坦化製程150之後，第一絕緣層142仍然完全覆蓋第一半導體元件110與第二半導體元件112。換句話說，平坦化製程150僅用以降低第一絕緣層142之厚度，舉例來說，在平坦化製程150之前第一絕緣層142之厚度為300埃(angstrom)至500埃；而在平坦化製程150之後，第一絕緣層142之厚度約為250埃，但不限於此，第一絕緣層142之厚度以仍覆蓋第一半導體元件110與第二半導體元件112為主。因此，平坦化製程150之後，第一半導體元件110與第二半導體元件112如第2圖所示，並未暴露於基底100上。

請參閱第3圖。接下來，進行一蝕刻製程，例如利用稀釋氫氟酸(diluted hydrofluoric acid，DHF)進行一濕蝕刻製程152，用以移除部分第一絕緣層142，並暴露出部分第一半導體元件110與第二半導體元件112。由於第一絕緣層142與CESL 140以及圖案化硬遮罩108之材料不同，因此在進行蝕刻製程152移除部分第一絕緣層142時，CESL 140與圖案化硬遮罩108可用以保護第一半導體元件110與第二半導體元件112。

請參閱第4圖。在蝕刻製程152之後，係於基底100上形成一第二絕緣層144，且第二絕緣層144係完全覆蓋第一半導體元件110與第二半導體元件112。值得注意的是，第二絕緣層144之蝕刻率不同於第一絕緣層142之蝕刻率。舉例來說，當第一絕緣層142包含氧化矽時，第二絕緣層144包含氮化矽。此外，第二絕緣層144具有一厚度，且該厚度介於150埃至200埃。如第4圖所示，第二絕緣層144係一共形(conformal)膜層。

請參閱第5圖。在形成第二絕緣層144之後，再進行一平坦化製程154，如一CMP製程，用以移除部分第二絕緣層144，以暴露出第一半導體元件110與第二半導體元件112之虛置閘極106。值得注意的是，平坦化製程154係同時移除部分第二絕緣層144、部分CESL 140、以及圖案化硬遮罩108，因此平坦化製程154之後第一半導體元件110與第二半導體元件112之虛置閘極106係如第5圖所示暴露於基底100上。

請參閱第6圖。在平坦化製程154之後，利用一合適之蝕刻劑移除第一半導體元件110與第二半導體元件112之虛置閘極106，而於第一半導體元件110與第二半導體元件112內分別形成一第一閘極溝渠160與一第二閘極溝渠162。而在形成第一閘極溝渠160與第二閘極溝渠162後，係可於第一閘極溝渠160與第二閘極溝渠162內的底部阻障層上形成一蝕刻停止層(etch stop layer)(圖未示)，蝕刻停止層可包含氮化鉭(tantalum nitride，TaN)，但不限於此。

另外值得注意的是，本較佳實施例亦可與後閘極介電層(high-k last)製程整合，此時閘極介電層可先為一傳統的二氧化矽層。而在移除虛置閘極106形成第一閘極溝渠160與第二閘極溝渠162之後，暴露於第一閘極溝渠160與第二閘極溝渠162底部的閘極介電層可作為一介面層(圖未示)。隨後於基底100上形成一high-k閘極介電層104，其可包含前述材料。並且在形成high-k閘極介電層104後，亦可再於其上形成前述之蝕刻停止層。

請繼續參閱第6圖。在形成蝕刻停止層後，係進行一化學氣相沈積(chemical vapor deposition，CVD)製程或一物理氣相沈積(physical vapor deposition，PVD)製程，於第一閘極溝渠160與第二閘極溝渠162內形成一第一功函數金屬層170。第一功函數金屬層170可為一具有p型導電型式的p型功函數金屬層，例如包含氮化鈦(titanium nitride，TiN)、碳化鈦(titanium carbide，TiC)、氮化鉭(tantalum nitride，TaN)、碳化鉭(tantalum carbide，TaC)、碳化鎢(tungsten carbide，WC)、或氮化鋁鈦(aluminum titanium nitride，TiAlN)，但不限於此。此外，第一功函數金屬層170可為一單層結構或一複合層結構。

請參閱第7圖。在形成第一功函數金屬層170之後，係於基底100上形成一圖案化遮罩層(圖未示)。圖案化遮罩層係覆蓋第一半導體元件110，而暴露出第二半導體元件112處之第一功函數金屬層170。隨後利用一合適之蝕刻劑移除第二閘極溝渠162內之第一功函數金屬層170。值得注意的是，在移除第二閘極溝渠162內之第一功函數金屬層170時，基底100上較為疏鬆的ILD材料(即第一絕緣層142)係由蝕刻停止層(圖未示)保護，且更由材質更為緻密強韌的第二絕緣層144保護。

請繼續參閱第7圖與第8圖。為了改善後續金屬膜層的填入結果，去除第二閘極溝渠162內之第一功函數金屬層170後，可於基底100上另形成一犧牲層180，且犧牲層180係填滿第一閘極溝渠160與第二閘極溝渠162。隨後於犧牲層180上形成一圖案化光阻182，圖案化光阻182係暴露出第一半導體元件160處的犧牲層180。隨後如第8圖所示，進行一回蝕刻製程，以回蝕刻第一閘極溝渠160內的犧牲層180，使犧牲層180之表面低於第一閘極溝渠160之開口。隨後再進行一蝕刻製程，移除第一閘極溝渠160內之部分第一功函數金屬層170，使第一功函數金屬層170僅存留於第一閘極溝渠160內，尤其是第一閘極溝渠160之底部與側壁，使得第一閘極溝渠160側壁之第一功函數金屬層170的高度小於第一閘極溝渠160的深度，進而增加後續金屬膜層的填入能力。值得注意的是，在移除第一閘極溝渠160內之第一功函數金屬層170時，基底100上第一半導體元件110與第二半導體元件112之交界處，如圓圈184所圈示處，係經歷上述多次的蝕刻製程，因此蝕刻停止層(圖未示)甚至無法有效抵擋前述的蝕刻製程。是以，本較佳實施例係更藉由材質更為緻密強韌的第二絕緣層144保護下方質地較為鬆散的ILD層142。因此，可有效避免基底100上第一半導體元件110與第二半導體元件112交界處184的ILD層142產生縫隙，進一步更可避免交界處184的ILD層142於後續步驟中填入金屬及其產生的金屬殘餘物問題。

請參閱第9圖。在移除第一閘極溝渠160內的部分第一功函數金屬層170與犧牲層180後，係進行一CVD製程或PVD製程，於基底100上形成一第二功函數金屬層172。第二功函數金屬層172可為一具有n型導電型式之n型功函數金屬層，例如鋁化鈦(titanium aluminide，TiAl)層、鋁化鋯(zirconium aluminide，ZrAl)層、鋁化鎢(tungsten aluminide，WAl)層、鋁化鉭(tantalum aluminide，TaAl)層或鋁化鉿(hafnium aluminide，HfAl)層，但不限於此。此外，第二功函數金屬層172亦可為一單層結構或一複合層結構。

請參閱第10圖。接下來，係於第一閘極溝渠160與第二閘極溝渠162內的第二功函數金屬層172上形成一填充金屬層174。此外第二功函數金屬層172與填充金屬層174之間較佳可設置一頂部阻障層(圖未示)，頂部阻障層可包含TiN，但不限於此。填充金屬層174係用以填滿第一閘極溝渠160與第二閘極溝渠162，並可選擇具有優良填充能力與較低阻值的金屬或金屬氧化物，例如鋁(aluminum，Al)、鋁化鈦(titanium aluminide，TiAl)或氧化鋁鈦(titanium aluminum oxide，TiAlO)，但不限於此。最後，進行一平坦化製程156，例如一CMP製程，用以移除多餘的填充金屬層174與第二功函數金屬層172，而於第一閘極溝渠160與第二閘極溝渠162之內分別形成一第一金屬閘極190與一第二金屬閘極190。如第10圖所示，第一金屬閘極190與第二金屬閘極192係與第二絕緣層144共平面。需注意的是，在進行平坦化製程156時，第二絕緣層144亦用以作為一保護層，因此當平坦化製程156移除多餘的填充金屬層174與第二功函數金屬層172時，第二絕緣層144可確保下方較為鬆散的ILD層142不會受到平坦化製程156的影響產生淺碟(dishing)等問題。

根據本第一較佳實施例所提供之具有金屬閘極之半導體元件及其製作方法，係利用形成於ILD層142上、材質較為堅韌緻密的第二絕緣層144作為一保護層，用以保護下方的第一絕緣層/ILD層142。因此，後續進行移除不必要的互補功函數金屬層以及閘極溝渠開口處的懸突部時，第二絕緣層144可避免ILD層142產生縫隙，並進而避免縫隙中產生的金屬殘餘物問題。此外，第二絕緣層144更可避免平坦化製程中常發生的淺碟問題，故可更增加具有金屬閘極之半導體元件之可靠度。

請參閱第11圖。第11圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第二較佳實施例之示意圖。首先注意的是，在第二較佳實施例中，與第一較佳實施例相同之元件係沿用相同的符號說明，因此其材料選擇及形成步驟係於此不再贅述。第二較佳實施例與第一較佳實施例不同之處為：在形成第二絕緣層144之後，更直接於第二絕緣層144上形成一第三絕緣層146。第三絕緣層146之蝕刻率不同於第二絕緣層144之蝕刻率，舉例來說，當第二絕緣層144包含氮化矽時，第三絕緣層146可包含未摻雜矽玻璃(undoped silicate glass，USG)，但不限於此。第三絕緣層146具有一厚度，且該厚度大於2000埃。值得注意的是，第二絕緣層144係為一共形的膜層，因此第二絕緣層係沿ILD層142、第一半導體元件110與第二半導體元件112表面而具有一高低不平的輪廓。但厚度較厚的第三絕緣層146係於基底100形成一如第11圖所示之約略平坦的表面。隨後，係進行如前述第5圖所示平坦化製程154，而第三絕緣層146係如第5圖所示，於平坦化製程154中完全移除。之後係進行前述第6圖至第10圖所述步驟，以形成具有金屬閘極之半導體元件。值得注意的是，由於第三絕緣層146係於基底100表面形成一約略平坦的表面，因此第三絕緣層146更有利於平坦化製程154的進行。

綜上所述，根據本發明所提供之具有金屬閘極之半導體元件及其製作方法，係於ILD層上形成第二絕緣層作為一保護層。由於第二絕緣層係為一蝕刻率不同於ILD層，且為一較ILD層更緻密的強韌膜層，因此可在後續製程中保護ILD層，尤其是在移除不必要的功函數金屬層以及移除閘極溝渠開口處的懸突部時，更可保護互補功函數金屬層交界處下方的ILD層，以避免ILD層在蝕刻製程中受損。是以可進一步避免金屬形成於ILD層內及其帶來的金屬殘餘問題。此外，第二絕緣層更可避免平坦化製程中常發生的淺碟問題，故可更增加具有金屬閘極之半導體元件之可靠度。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．基底

102．．．淺溝隔離

104．．．閘極介電層

106．．．虛置閘極

108．．．圖案化硬遮罩

110．．．第一半導體元件

112．．．第二半導體元件

120．．．第一輕摻雜汲極

122．．．第二輕摻雜汲極

124．．．側壁子

130．．．第一源極/汲極

132．．．第二源極/汲極

140．．．接觸洞蝕刻停止層

142．．．第一絕緣層/內層介電層

144．．．第二絕緣層

146．．．第三絕緣層

150．．．平坦化製程

152．．．濕蝕刻製程

154．．．平坦化製程

156．．．平坦化製程

160．．．第一閘極溝渠

162．．．第二閘極溝渠

170．．．第一功函數金屬層

172．．．第二功函數金屬層

174．．．填充金屬層

180．．．犧牲層

182．．．圖案化光阻

184．．．交界處

190．．．第一金屬閘極

192．．．第二金屬閘極

第1圖至第10圖為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第一較佳實施例之示意圖。

第11圖為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第二較佳實施例之示意圖。

100．．．基底

102．．．淺溝隔離

104．．．閘極介電層

106．．．虛置閘極

108．．．圖案化硬遮罩

110．．．第一半導體元件

112．．．第二半導體元件

120．．．第一輕摻雜汲極

122．．．第二輕摻雜汲極

124．．．側壁子

130．．．第一源極/汲極

132．．．第二源極/汲極

140．．．接觸洞蝕刻停止層

142．．．第一絕緣層/內層介電層

144．．．第二絕緣層

Claims (13)

1. 一種具有金屬閘極之半導體元件之製作方法，包含有：提供一基底，該基底表面形成有一第一半導體元件、一第二半導體元件、以及一覆蓋該第一半導體元件與該第二半導體元件之第一絕緣層，該第一半導體元件與該第二半導體元件分別包含一虛置閘極；進行一蝕刻製程，用以移除部分該第一絕緣層，並暴露出部分該第一半導體元件與該第二半導體元件；於該基底上形成一第二絕緣層，該第二絕緣層係覆蓋該第一半導體元件與該第二半導體元件；進行一第一平坦化製程，用以移除部分該第二絕緣層，以暴露出該第一半導體元件與該第二半導體元件之該虛置閘極；移除該等虛置閘極，而於該第一半導體元件與該第二半導體元件內分別形成一第一閘極溝渠與一第二閘極溝渠；以及於該第一閘極溝渠與該第二閘極溝渠內分別形成一第一金屬閘極與一第二金屬閘極。
2. 如申請專利範圍第1項所述之製作方法，更包含一第二平坦化製程，進行於該蝕刻製程之前，用以移除部分該第一絕緣層。
3. 如申請專利範圍第2項所述之製作方法，其中進行該第二平坦化製程之後，該第一絕緣層仍然覆蓋該第一半導體元件與該第二半導體元件。
4. 如申請專利範圍第1項所述之製作方法，其中該第二絕緣層之蝕刻率不同於該第一絕緣層之蝕刻率。
5. 如申請專利範圍第4項所述之製作方法，其中該第一絕緣層包含氧化矽，該第二絕緣層包含氮化矽。
6. 如申請專利範圍第1項所述之製作方法，其中該第二絕緣層具有一厚度，且該厚度介於150埃-200埃(angstrom)。
7. 如申請專利範圍第1項所述之製作方法，其中該第一半導體元件與該第二半導體元件更分別包含一圖案化硬遮罩。
8. 如申請專利範圍第7項所述之製作方法，其中該第一平坦化製程係移除該圖案化硬遮罩。
9. 如申請專利範圍第1項所述之製作方法，更包含於該第二絕緣層上形成一第三絕緣層之步驟，且第三絕緣層之蝕刻率不同於該第二絕緣層之蝕刻率。
10. 如申請專利範圍第9項所述之製作方法，其中該第三絕緣層係於該基底上形成一約略平坦之表面。
11. 如申請專利範圍第9項所述之製作方法，其中該第三絕緣層具有一厚度，且該厚度大於2000埃。
12. 如申請專利範圍第9項所述之製作方法，其中該第一平坦化製程係完全移除該第三絕緣層。
13. 如申請專利範圍第1項所述之製作方法，其中於該第一閘極溝渠與該第二閘極溝渠內分別形成一第一金屬閘極與一第二金屬閘極之步驟更包含：於該第一閘極溝渠與該第二閘極溝渠內形成一第一功函數金屬層；移除該第二閘極溝渠內之該第一功函數金屬層；於該第一閘極溝渠與該第二閘極溝渠內形成一第二功函數金屬層；於該第一閘極溝渠與該第二閘極溝渠內形成一填充金屬層；以及進行一第三平坦化製程，移除部分該填充金屬層與該第二功函數金屬層，形成該第一金屬閘極與該第二金屬閘極。