TWI591730B - 半導體元件與製作方法 - Google Patents

Description

半導體元件與製作方法

本發明係有關於一種半導體裝置及其製作方法，尤指一種於取代閘極製程完成前於層間介電層形成接觸孔之半導體裝置製作方法及其半導體裝置。

於習知半導體產業中，多晶矽被廣泛地應用於半導體元件例如金氧半導體(metal-oxide-semiconductor，MOS)電晶體中，成為一標準的閘極填充材料。然而，隨著MOS電晶體尺寸持續地縮小化，傳統多晶矽閘極因硼穿透(boron penetration)效應導致元件效能降低，及其難以避免的空乏效應(depletion effect)等問題，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。因此，半導體業界更嘗試以新的閘極填充材料，例如利用功函數(work function)金屬來取代傳統的多晶矽閘極，用以作為匹配高介電常數(High-K)閘極介電層的控制電極。

在互補式金氧半導體(complementary metal-oxide semiconductor，CMOS)元件中，雙功函數金屬閘極一需與NMOS元件搭配，一則需與PMOS元件搭配，因此使得相關元件的整合技術以及製程控制更形複雜，且各填充材料的厚度與成分控制要求亦更形嚴苛。雙功函數金屬閘極之製作方法係可概分為前閘極(gate first)製程及後閘極(gate last)製程兩大類。其中前閘極製程會在形成金屬閘極後始進行源極/汲極超淺接面活化回火以及形成金屬矽化物等高熱預算製程，因此使得填充材料的選擇與調整面對較多的挑戰。為避免上述高熱預算環境並獲得較寬的填充材料選擇，業界係提出以後閘極製程取代前閘極製程之方法。

習知之後閘極製程中，係先形成一犧牲閘極(sacrifice gate)或取代閘極(replacement gate)，並在完成一般MOS電晶體的製作後，將犧牲/取代閘極移除而形成一閘極溝渠(gate recess)，再依電性需求於閘極溝渠內填入不同的金屬，例如填入並形成功函數金屬層、阻障層以及主導電層。上述於閘極溝渠內填入不同的金屬之製程一般係稱之為取代閘極(replacement metal gate,RMG)製程。此外，於習知製程中，一般係於完成取代閘極製程以及層間介電層(inter-layer dielectric,ILD)之後再於汲極/源極等之摻雜區上形成接觸插塞(contact plug)。而由於接觸插塞必須貫穿相當厚的層間介電層，使得蝕刻製程之控制面臨相當大的挑戰。

本發明之目的之一在於提供一種於取代閘極製程完成前於層間介電層形成接觸孔之半導體裝置製作方法及其半導體裝置，以達到改善製程以及提升元件效能之目的。

本發明之一較佳實施例提供一種半導體裝置的製作方法，包括下列步驟。首先，提供一基底，基底上形成有至少一犧牲閘極結構及至少一第一層間介電層。接著，於犧牲閘極結構中形成一閘極溝渠。接續，於閘極溝渠內形成一第一金屬層。之後，於第一層間介電層中形成一第一接觸孔，後續同時於閘極溝渠與第一接觸孔內形成一第二金屬層。

本發明之另一較佳實施例提供一種半導體裝置的製作方法，包括下列步驟。首先，提供一基底，基底上形成有至少一第一半導體元件、至少一第二半導體元件以及一第一層間介電層，其中第一半導體元件包括一第一犧牲閘極結構，第二半導體元件包括一第二犧牲閘極結構，且第一層間介電層係覆蓋基板。接著，於第一犧牲閘極結構與第二犧牲閘極結構中分別形成一第一閘極溝渠與一第二閘極溝渠。之後，於第一閘極溝渠、第二閘極溝渠內形成一第一金屬層。然後，於第一層間介電層中形成複數個第一接觸孔。再於第一閘極溝渠、第二閘極溝渠以及第一接觸孔內同時形成一第二金屬層。

本發明之另一較佳實施例提供一種半導體裝置，其包括一基底、一第一半導體元件、一第二半導體元件、一第一層間介電層以及複數個第一接觸孔。第一半導體元件與第二半導體元件係設置於基底上。第一半導體元件包括一第一金屬閘極。第二半導體元件包括一第二金屬閘極。第一層間介電層係設置於金屬閘極兩側之基板上，且第一層間介電層具有複數個第一接觸孔分別置於第一金屬閘極與第二金屬閘極至少一側。第一金屬閘極、第二金屬閘極均包括一第一功函數金屬層與一主導電層，第一接觸孔包含主導電層，且主導電層直接接觸該第一接觸孔之側壁。

在本發明中，藉由於取代閘極製程完成之前，先於層間介電層形成接觸孔，避免在形成接觸孔時對金屬閘極造成破壞，此外亦可藉此減少接觸插塞的蝕刻深度，改善接觸孔蝕刻製程的製程窗口，達到良率提升與元件品質改善的效果，此外由於製程步驟減少，故對製程成本的降低有相當大的幫助。

請參考第1圖至第4圖。第1圖至第4圖繪示了本發明之第一較佳實施例之半導體裝置的製作方法示意圖。為了方便說明，本發明之各圖式僅為示意以更容易了解本發明，其詳細的比例可依照設計的需求進行調整。如第1圖至第4圖所示，本發明之第一較佳實施例提供一種半導體裝置的製作方法，包括下列步驟。首先，如第1圖所示，提供一基底110，基底110上形成有一犧牲閘極結構121、一摻雜區112位於犧牲閘極結構121之至少一側的基底110中以及一平坦之第一層間介電層151覆蓋摻雜區112。本實施例之犧牲閘極結構121可包括一高介電常數介電層124以及一犧牲閘極材料層126例如多晶矽層，且高介電常數介電層124可設置於基底110與犧牲閘極材料層126之間。此外，在本實施例中，犧牲閘極結構121之兩側可形成有側壁子140，第一層間介電層151與摻雜區112之間可另形成一接觸蝕刻停止層(contact etch stop layer,CESL)153，犧牲閘極材料層126與高介電常數介電層124之間可另形成一阻障層125，且高介電常數介電層124與基底110之間可形成有一緩衝層123，各摻雜區112包含習知之LDD(輕摻雜汲極)區與源/汲極區域，另外摻雜區112上可形成有金屬矽化物層(圖未示)，但並不以此為限。

接著，如第2圖所示，將犧牲閘極材料層126移除以於犧牲閘極結構121中形成一閘極溝渠127。之後，至少於閘極溝渠127內形成一功函數金屬層133，然後，如第3圖所示，可藉由一黃光蝕刻製程(photo-etching process)，先形成一圖案化之光阻層170，再於功函數金屬層133、第一層間介電層151以及接觸蝕刻停止層153中蝕刻形成至少一第一接觸孔191，以至少部分暴露各摻雜區112。值得說明的是，在形成功函數金屬層133之前，可先選擇性形成一底阻障層139覆蓋閘極溝渠127，但並不限於此。在去除光阻層170之後，如第4圖所示，再同時於閘極溝渠127與各第一接觸孔191內同時形成一主導電層135。

本實施例之功函數金屬層133可包括一功函數金屬，主導電層135可為一複合材料層，包含一低阻值導電材料與一阻障材料。換句話說，閘極溝渠127以及第一接觸孔191內之主導電層135係由相同材質所形成，但並不以此為限，而可以不同材質形成閘極溝渠127以及第一接觸孔191內主導電層135。

接著，如第5圖所示，進行一或多道平坦化製程，例如化學機械研磨(chemical mechanical polishing,CMP)研磨製程，移除多餘的主導電層135、功函數金屬層133、底阻障層139直至第一層間介電層151表面，使閘極溝渠127以及各第一接觸孔191各自形成金屬閘極131以及摻雜接觸插塞161。然後，形成一第二層間介電層152覆蓋基底110與主導電層135，也可說是使第二層間介電層152覆蓋金屬閘極131與摻雜接觸插塞161。此外，在本實施例中，亦可視需要於第二層間介電層152形成之前先形成一摻雜氮之碳化介電層154，但並不以此為限。接著，於第二層間介電層152與摻雜氮之碳化介電層154中形成一閘極接觸孔195以及至少一第二接觸孔193，其中閘極接觸孔195至少部分暴露閘極溝渠127中之主導電層135，且第二接觸孔93至少部分暴露第一接觸孔191中之主導電層135。此外，本實施例之半導體裝置的製作方法可另包括於閘極接觸孔195以及第二接觸孔193中填入一導電材料160，例如鋁(aluminum,Al)、鎢(tungsten,W)、銅(copper,Cu)、鋁化鈦(titanium aluminide,TiAl)、鈦(titanium,Ti)、氮化鈦(titanium nitride,TiN)、鉭(tantalum,Ta)、氮化鉭(Tantalum nitride,TaN)或氧化鋁鈦(titanium aluminum oxide,TiAlO)等，但不限於此，最後再平坦化導電材料160，以形成一閘極接觸插塞163與至少一第二摻雜接觸插塞162。藉由上述製程方法，即可得到如第5圖所示之半導體裝置101。也就是說，在半導體裝置101中，金屬閘極131包括功函數金屬層133與主導電層135，而摻雜接觸插塞161包含主導電層135。

由於本較佳實施例係在閘極溝渠127中形成功函數金屬層133之後，才同時於閘極溝渠127與第一接觸孔191中完成主導電層135的沉積製程，故用以形成第一接觸孔191之方式例如一蝕刻製程並不會對金屬閘極131造成破壞，而且第一接觸孔191也不會有過大之深寬比(aspect ratio)以及過多的薄膜層而導致懸突(overhang)的狀況。此外，在半導體裝置101中，第二層間介電層152係設置於金屬閘極131與摻雜接觸插塞161上，因此，在於第二層間介電層152中形成閘極接觸孔195以至少部分暴露金屬閘極131時，以及於第二層間介電層152中形成各第二接觸孔193以至少部分暴露摻雜接觸插塞161時，都僅需蝕刻第二層間介電層152與摻雜氮之碳化介電層154而停止於主導電層135表面，而且深寬比相同，故蝕刻製程控制較容易。第二層間介電層152中形成有閘極接觸插塞163與第二摻雜接觸插塞162，其中閘極接觸插塞163與金屬閘極131電性連結，而第二摻雜接觸插塞162與摻雜接觸插塞161電性連結，本實施例所形成之半導體裝置101可用於具有金屬閘極的半導體元件，例如靜態隨機存取記憶體(SRAM)，但並不以此為限。

在本實施例中，基底110例如是一矽基底、一含矽基底或一矽覆絕緣(silicon-on-insulator,SOI)基底等半導體基底。高介電常數介電層124可選自氧化鉿(hafnium oxide,HfO2)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al2O3)、氧化鑭(lanthanum oxide,La2O3)、氧化鉭(tantalum oxide,Ta2O5)、氧化釔(yttrium oxide,Y2O3)、氧化鋯(zirconium oxide,ZrO2)、鈦酸鍶(strontium titanate oxide,SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO4)、鋯酸鉿(hafnium zirconium oxide，HfZrO4)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO3,PZT)與鈦酸鋇鍶(barium strontium titanate,BaxSrl-xTiO3,BST)所組成之群組。功函數金屬層133可具有一預設功函數，即功函數金屬層133可為一具有P型導電型式的P型功函數金屬層或一具有N型導電型式的N型功函數金屬層或可同時包含P型功函數金屬層與N型功函數金屬層，以分別調整金屬閘極131至期望之功函數(例如NMOS為3.9至4.3 eV；PMOS為4.8至5.2 eV)，例如功函數金屬層133可選自包含氮化鈦(titanium nitride,TiN)、碳化鈦(titanium carbide,TiC)、氮化鉭(tantalum nitride,TaN)、碳化鉭(tantalum carbide,TaC)、碳化鎢(tungsten carbide,WC)、鋁化鈦(titanium aluminide,TiAl)或氮化鋁鈦(aluminum titanium nitride,TiAlN)所組成之群組，但不限於此。此外，功函數金屬層133可為一單層結構或一複合層結構。第一層間介電層151與第二層間介電層152可為例如一氧化矽層。側壁子140可為例如一以氮化矽或氧化矽等材質所組成之單層或多層複合結構。阻障層125可在移除犧牲閘極材料層126時用於保護高介電常數介電層124，可包含例如鈦、氮化鈦、鉭、氮化鉭等材料。主導電層135可為一複合材料層，包括一低電阻值的導電材料，例如鋁(aluminum,Al)、鎢(tungsten,W)、銅(copper,Cu)、鋁化鈦(titanium aluminide,TiAl)或氧化鋁鈦(titanium aluminum oxide,TiAlO)，以及一阻障材料，如鈦、氮化鈦、鉭、氮化鉭等，但不限於此。此外，摻雜區112可包括一磊晶層例如鍺化矽磊晶層或碳化矽磊晶層，且摻雜區112上可另形成一金屬矽化物層(圖未示)，但並不以此為限。

請參考第6圖至第10圖。第6圖至第10圖繪示了本發明之第二較佳實施例之半導體裝置的製作方法示意圖。本發明之第二較佳實施例提供一種半導體裝置的製作方法，包括下列步驟。首先，如第6圖所示，提供一基底210，基底210上形成有一第一半導體元件281、一第二半導體元件282以及一第一層間介電層251。基底210中可於一第一半導體元件281與一第二半導體元件282之間形成有一淺溝絕緣211。第一半導體元件281包括一第一犧牲閘極結構221與二第一摻雜區212位於第一犧牲閘極結構221之兩側的基底210中。第二半導體元件282包括一第二犧牲閘極結構222與二第二摻雜區213位於第二犧牲閘極結構222之兩側的基底210中。一平坦之第一層間介電層251係覆蓋各第一摻雜區212與各第二摻雜區213。第一犧牲閘極結構221與第二犧牲閘極結構322可包括一高介電常數介電層224以及一犧牲閘極材料層226，且高介電常數介電層224係設置於基底210與犧牲閘極材料層226之間。此外，在本實施例中，犧牲閘極結構221與犧牲閘極結構222之兩側可分別形成有側壁子240，第一摻雜區與第二摻雜區可包括LDD(輕摻雜汲極)區與源/汲極區，第一層間介電層251與第一摻雜區212/第二摻雜區213之間可另形成一接觸蝕刻停止層253，犧牲閘極材料層226與高介電常數介電層224之間可另形成一阻障層225，且高介電常數介電層224與基底210之間可形成有一緩衝層223，但並不以此為限。

接著，如第7圖所示，去除各犧牲閘極材料層226，以於第一犧牲閘極結構221與第二犧牲閘極結構222中分別形成一第一閘極溝渠227與一第二閘極溝渠228。並且於第一閘極溝渠227與第二閘極溝渠228內形成一第一功函數金屬層234。值得說明的是，在形成第一功函數金屬層234之前，可先選擇性地形成一底阻障層239覆蓋第一閘極溝渠227與第二閘極溝渠228，但本發明並不以此為限。

隨後藉由一黃光蝕刻製程去除位於第一閘極溝渠227中的第一功函數金屬層234，而僅剩第二半導體元件282中保存有第一功函數金屬層234，之後再於第一閘極溝渠227與第二閘極溝渠228內分別形成一第二功函數金屬層233。然後，如第8圖所示，可藉由一黃光蝕刻製程，先形成一圖案化之光阻層270，再於第二功函數金屬層233、第一功函數金屬層234、底阻障層239、第一層間介電層251以及接觸蝕刻停止層253中形成複數個第一接觸孔291，以分別至少部分暴露各第一摻雜區212或各第二摻雜區213。

在去除光阻層270之後，如第9圖所示，再於第一閘極溝渠227、第二閘極溝渠228以及各第一接觸孔291內同時形成一主導電層235，而第一閘極溝渠227、第二閘極溝渠228以及各第一接觸孔291內之主導電層235係由同一成膜製程同時形成，但並不以此為限。此外，在形成主導電層之前，可先選擇性形成一頂阻障層(圖未示)覆蓋第一閘極溝渠227、第二閘極溝渠228以及各第一接觸孔291。而本實施例之主導電層可為一複合材料層，包括一低電阻值的導電材料，例如鋁(aluminum,Al)、鎢(tungsten,W)、銅(copper,Cu)、鋁化鈦(titanium aluminide,TiAl)或氧化鋁鈦(titanium aluminum oxide,TiAlO)等，以及一阻障材料，例如鈦、氮化鈦、鉭、氮化鉭等。

接著，如第10圖所示，可藉由一或多道平坦化製程例如化學機械研磨製程移除多餘的主導電層235、第一功函數金屬層234以及第二功函數金屬層233直至第一層間介電層251表面，使第一閘極溝渠227、第二閘極溝渠228以及第一接觸孔291內的主導電層235、第一功函數金屬層234以及第二功函數金屬層233互相分離，而各自形成第一金屬閘極231、第二金屬閘極232以及複數個摻雜接觸插塞261。然後，形成一第二層間介電層252覆蓋基底210與主導電層235，也可說是使第二層間介電層252覆蓋第一金屬閘極231、第二金屬閘極232以及摻雜接觸插塞261。此外，在本實施例中，亦可視需要於第二層間介電層252形成之前先形成一摻雜氮之碳化介電層254，但並不以此為限。接著，於第二層間介電層252與摻雜氮之碳化介電層254中形成二閘極接觸孔295以及複數個第二接觸孔293，閘極接觸孔295至少部分暴露第一閘極溝渠227中之主導電層235或至少部分暴露第二閘極溝渠228中之主導電層235，且各第二接觸孔293至少部分暴露各第一接觸孔291中之主導電層235。此外，本實施例之半導體裝置的製作方法可另包括於閘極接觸孔295以及第二接觸孔293中填入一導電材料260，最後再平坦化導電材料260，以形成第二摻雜接觸插塞262與閘極接觸插塞263。藉由上述製程方法，即可得到如第10圖所示之半導體裝置201。本實施例之各部件材料特性與上述第二較佳實施例相似，在此並不再贅述。

值得說明的是，本實施例之第一功函數金屬層234以及第二功函數金屬層233可視第二半導體元件282與第一半導體元件281之導電型式的不同而進行調整與搭配。而在本實施例中，第一半導體元件281可具有一N型導電型式，而第二半導體元件282可具有一P型導電型式，但並不限於此。

此外，在本實施例之半導體裝置201中，第一金屬閘極231以及第二金屬閘極232均包括第二功函數金屬層233與主導電層235，第一金屬閘極231、第二金屬閘極232以及摻雜接觸插塞261均包括主導電層235。另外第二金屬閘極232則多包括一第一功函數金屬層234設置於第二功函數金屬層233與基板210之間。

由於本較佳實施例係在第一閘極溝渠227、第二閘極溝渠228中形成第一功函數金屬層234以及第二功函數金屬層233之後，才同時於第一閘極溝渠227、第二閘極溝渠228與第一接觸孔291完成主導電層235的沉積製程，故用以形成各第一接觸孔291之方式例如一蝕刻製程並不會對第一金屬閘極231與第二金屬閘極232造成破壞，而且各第一接觸孔291也不會有過大之深寬比(aspect ratio)以及過多的薄膜層而導致懸突(overhang)的狀況。此外，在半導體裝置201中，第二層間介電層252係設置於第一金屬閘極231、第二金屬閘極232以及摻雜接觸插塞261上，因此，在於第二層間介電層252中形成複數個閘極接觸孔295以至少部分暴露第一金屬閘極231或至少部分暴露第二金屬閘極232時，以及於第二層間介電層252中形成第二接觸孔293以至少部分暴露摻雜接觸插塞261時，都僅需蝕刻第二層間介電層252與摻雜氮之碳化介電層254而停止於主導電層235表面，而且深寬比相同且蝕刻深度較傳統製程短，蝕刻製程控制容易。此外，第二層間介電層252中形成有複數個閘極接觸孔插塞263以及複數個第二接觸孔插塞262，其中各閘極接觸插塞263與第一金屬閘極231或第二金屬閘極232電性連結，且各第二摻雜接觸插塞262與各摻雜接觸插塞261電性連結。

本發明之第二較佳實施例之另一實施樣態之半導體裝置的製作方法可另包括第一金屬閘極231與第二金屬閘極232係於不同時間完成，換句話說，可於第一金屬閘極231與摻雜接觸插塞261完成後，方進行第二金屬閘極232的形成。另外也可包括於第二金屬閘極232與摻雜接觸插塞261完成後，方進行第一金屬閘極231的形成。但並不以此為限，且同樣的，此二實施樣態的摻雜接觸插塞261中均不含功函數金屬層。

值得說明的是，在上述各較佳實施例中係以前置高介電常數介電層之後閘極製程(gate-last for high-k first)為例，故各高介電常數介電層具有一字形剖面結構，但本發明並不以此為限，而可視需要採用後置高介電常數介電層(high-k last)，例如在閘極溝渠中依序形成高介電常數介電層與功函數金屬層之後，再於功函數金屬層、高介電常數介電層、層間介電層以及接觸蝕刻停止層中蝕刻形成至少一接觸孔，以部分暴露各摻雜區，最後再同時於閘極溝渠與接觸孔內完成主導電層的沉積製程，故各金屬閘極中的高介電常數介電層與功函數金屬層可具有U字形剖面結構，而摻雜接觸插塞中不含功函數金屬層。

綜上所述，本發明所提供之半導體裝置的製作方法，係藉由於取代閘極製程完成之前，較佳於形成功函數金屬層之後，先於層間介電層中形成接觸孔，故可避免在形成接觸孔時對已形成之金屬閘極造成破壞，並有效減少接觸孔內過多的薄膜層而導致懸突(overhang)的狀況。而相對地，於摻雜區上形成接觸孔之蝕刻製程的製程窗口與製程限制可因此得到改善，連帶地使整體的製程良率提升並同時可使半導體裝置的元件品質得到改善。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

101．．．半導體裝置

110．．．基底

112．．．摻雜區

121．．．犧牲閘極結構

123．．．緩衝層

124．．．高介電常數介電層

125．．．阻障層

126．．．犧牲閘極材料層

127．．．閘極溝渠

131．．．金屬閘極

133．．．功函數金屬層

135．．．主導電層

139．．．底阻障層

140．．．側壁子

151．．．第一層間介電層

152．．．第二層間介電層

153．．．接觸蝕刻停止層

154．．．摻雜氮之碳化介電層

160．．．導電材料

161．．．摻雜接觸插塞

162．．．第二摻雜接觸插塞

163．．．閘極接觸插塞

170．．．光阻層

191．．．第一接觸孔

192．．．第二接觸孔

201．．．半導體裝置

195．．．閘極接觸孔

210．．．基底

202．．．半導體裝置

212．．．第一摻雜區

211．．．淺溝絕緣

213．．．第二摻雜區

221．．．第一犧牲閘極結構

223．．．緩衝層

222．．．第二犧牲閘極結構

225．．．阻障層

224．．．高介電常數介電層

226．．．犧牲閘極材料層

227．．．第一閘極溝渠

228．．．第二閘極溝渠

232．．．第二金屬閘極

233．．．第二功函數金屬層

231．．．第一金屬閘極

239．．．底阻障層

234．．．第一功函數金屬層

251．．．第一層間介電層

235．．．主導電層

253．．．接觸蝕刻停止層

240．．．側壁子

260．．．導電材料

252．．．第二層間介電層

262．．．第二摻雜接觸插塞

254．．．摻雜氮之碳化介電層

270．．．光阻層

261．．．摻雜接觸插塞

281．．．第一半導體元件

263．．．閘極接觸插塞

291．．．第一接觸孔

282．．．第二半導體元件

293．．．第二接觸孔

295．．．閘極接觸孔

第1圖至第5圖繪示了本發明之第一較佳實施例之半導體裝置的製作方法示意圖。

第6圖與第10圖繪示了本發明之第二較佳實施例之半導體裝置的製作方法示意圖。

110．．．基底

112．．．摻雜區

123．．．緩衝層

124．．．高介電常數介電層

125．．．阻障層

127．．．閘極溝渠

133．．．功函數金屬層

135．．．主導電層

139．．．底阻障層

140．．．側壁子

151．．．第一層間介電層

153．．．接觸蝕刻停止層

191．．．第一接觸孔

Claims (19)

1. 一種半導體裝置的製作方法，包括：提供一基底，該基底上形成有至少一第一層間介電層覆蓋基底；以及形成一閘極溝渠於該第一層間介電層之中；以及形成一第一金屬層於該閘極溝渠表面；以及在該第一金屬層形成之後，形成至少一第一接觸孔於該第一金屬層與該第一層間介電層中，其中該第一接觸孔曝露一緊鄰該閘極溝渠的一摻雜區；以及同時形成一第二金屬層於該閘極溝渠與該第一接觸孔內。
2. 如請求項1所述之半導體裝置的製作方法，其中該第一金屬層包括一功函數金屬層。
3. 如請求項1所述之半導體裝置的製作方法，其中該第二金屬層包括一主導電層。
4. 如請求項1所述之半導體裝置的製作方法，其中該第一接觸孔之形成步驟係位於該第一金屬層形成步驟之後。
5. 如請求項1所述之半導體裝置的製作方法，其中該閘極溝渠包括一高介電常數介電層，且該高介電常數介電層係設置於該基底 與該第一金屬層之間。
6. 如請求項5所述之半導體裝置的製作方法，其中該高介電常數介電層剖面結構可包含”一”字型或”U”字型。
7. 一種半導體裝置的製作方法，包括：提供一基底，該基底上形成有至少一第一半導體元件、至少一第二半導體元件以及一第一層間介電層，其中該第一半導體元件包括一第一犧牲閘極結構，該第二半導體元件包括一第二犧牲閘極結構，且該第一層間介電層係覆蓋基底上；分別形成一第一閘極溝渠與一第二閘極溝渠於該第一犧牲閘極結構與該第二犧牲閘極結構中；形成一第一金屬層於該第一閘極溝渠與該第二閘極溝渠表面，其中該第一犧牲閘極結構與該第二犧牲閘極結構包括一高介電常數介電層，且該高介電常數介電層係設置於該基底與該第一金屬層之間；形成複數個第一接觸孔於該第一金屬層與該第一層間介電層中；以及同時形成一第二金屬層於該第一閘極溝渠、該第二閘極溝渠與各該第一接觸孔內。
8. 如請求項7所述之半導體裝置的製作方法，其中該第一半導體元件具有一N型導電型式，且該第二半導體元件具有一P型導電型式。
9. 如請求項7所述之半導體裝置的製作方法，其中該第一金屬層包括一第二功函數金屬層。
10. 如請求項7所述之半導體裝置的製作方法，其中該第二金屬層包括一主導電層。
11. 如請求項7所述之半導體裝置的製作方法，另包括在該第一金屬層形成之前，於該第二閘極溝渠中形成一第一功函數金屬層。
12. 如請求項9所述之半導體裝置的製作方法，其中該第一接觸孔形成步驟可位於該第二功函數金屬層形成步驟之後。
13. 如請求項11所述之半導體裝置的製作方法，其中該第一接觸孔形成步驟可位於該第一功函數金屬層形成步驟之後。
14. 如請求項7所述之半導體裝置的製作方法，其中該高介電常數介電層剖面結構可包含”一”字型或”U”字型。
15. 一種半導體裝置，包括：一基底；一第一半導體元件以及一第二半導體元件，設置於該基底上，其中該第一半導體元件包括一第一金屬閘極，該第二半導體元 件包括一第二金屬閘極；一第一側壁子與一第二側壁子，位於該第一金屬閘極與該第二金屬閘極旁，並分別接觸該第一金屬閘極與該第二金屬閘極；一第一摻雜區與一第二摻雜區，位於該基底中，其中該第一摻雜區與該第一側壁子直接接觸，該第二摻雜區與該第二側壁子直接接觸；一第一層間介電層，設置於該基板之上；以及複數個接觸孔，設置於該第一層間介電層中，並且接觸該第一摻雜區或該第二摻雜區，其中該第一金屬閘極與該第二金屬閘極均包括一第二功函數金屬層與一主導電層，其中該第二功函數金屬層的一頂面與該主導電層的一底面直接接觸，而該接觸孔包含該主導電層，且該主導電層直接接觸該接觸孔之內部側壁，此外該第一金屬閘極內的該主導電層的一頂端、該第二金屬閘極內的該主導電層的一頂端、該接觸孔的該主導電層的一頂端與該第一層間介電層的一頂端切齊。
16. 如請求項15所述之半導體裝置，其中該接觸孔不包含該第二功函數金屬層。
17. 如請求項15所述之半導體裝置，其中該第二金屬閘極另包括一第一功函數金屬層設置於該第二功函數金屬層與該基板之間。
18. 如請求項15所述之半導體裝置，其中該第一半導體元件具一N 型導電型式，且該第二半導體元件具有一P型導電型式。
19. 如請求項15所述之半導體裝置，其中該第一半導體元件與該第二半導體元件分別更包括一高介電常數介電層，其中該高介電常數介電層介於該第一金屬層與該基板之間。