TW201312691A - 半導體裝置及其製作方法 - Google Patents

Abstract

一種半導體裝置的製作方法，包括下列步驟。首先，提供一基底，基底上形成有至少一犧牲閘極結構、至少一擴散區位於犧牲閘極結構之兩側的基底中以及一第一層間介電層覆蓋擴散區。接著，於犧牲閘極結構中形成一閘極溝渠。接續，於第一層間介電層中形成一第一擴散接觸孔，以至少部分暴露擴散區。之後，於閘極溝渠以及第一擴散接觸孔內形成一金屬層。

Description

半導體裝置及其製作方法

本發明係有關於一種半導體裝置及其製作方法，尤指一種於取代閘極製程前於擴散區形成接觸孔之半導體裝置製作方法及其半導體裝置。

於習知半導體產業中，多晶矽被廣泛地應用於半導體元件例如金氧半導體(metal-oxide-semiconductor，MOS)電晶體中，成為一標準的閘極填充材料。然而，隨著MOS電晶體尺寸持續地縮小化，傳統多晶矽閘極因硼穿透(boron penetration)效應導致元件效能降低，及其難以避免的空乏效應(depletion effect)等問題，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。因此，半導體業界更嘗試以新的閘極填充材料，例如利用功函數(work function)金屬來取代傳統的多晶矽閘極，用以作為匹配高介電常數(High-K)閘極介電層的控制電極。

在互補式金氧半導體(complementary metal-oxide semiconductor，CMOS)元件中，雙功函數金屬閘極一需與NMOS元件搭配，一則需與PMOS元件搭配，因此使得相關元件的整合技術以及製程控制更形複雜，且各填充材料的厚度與成分控制要求亦更形嚴苛。雙功函數金屬閘極之製作方法係可概分為前閘極(gate first)製程及後閘極(gate last)製程兩大類。其中前閘極製程會在形成金屬閘極後始進行源極/汲極超淺接面活化回火以及形成金屬矽化物等高熱預算製程，因此使得填充材料的選擇與調整面對較多的挑戰。為避免上述高熱預算環境並獲得較寬的填充材料選擇，業界係提出以後閘極製程取代前閘極製程之方法。

習知之後閘極製程中，係先形成一犧牲閘極(sacrifice gate)或取代閘極(replacement gate)，並在完成一般MOS電晶體的製作後，將犧牲/取代閘極移除而形成一閘極溝渠(gate recess)，再依電性需求於閘極溝渠內填入不同的金屬，例如填入並形成功函數金屬層、阻障層以及主導電層。上述於閘極溝渠內填入不同的金屬之製程一般係稱之為取代閘極(replacement metal gate,RMG)製程。此外，於習知製程中，一般係於完成取代閘極製程以及層間介電層(inter-layer dielectric,ILD)之後再於汲極/源極等之擴散區上形成接觸插塞(contact plug)。而由於接觸插塞必須貫穿相當厚的層間介電層，使得蝕刻製程之控制面臨相當大的挑戰。

本發明之目的之一在於提供一種於取代閘極製程完成前於擴散區形成接觸孔之半導體裝置製作方法及其半導體裝置，以達到改善製程以及提升元件效能之目的。

本發明之一較佳實施例提供一種半導體裝置的製作方法，包括下列步驟。首先，提供一基底，基底上形成有至少一犧牲閘極結構、至少一擴散區位於犧牲閘極結構之兩側的基底中以及一第一層間介電層覆蓋擴散區。接著，於犧牲閘極結構中形成一閘極溝渠。接續，於第一層間介電層中形成一第一擴散接觸孔，以至少部分暴露擴散區。之後，於閘極溝渠以及第一擴散接觸孔內形成一金屬層。

本發明之另一較佳實施例提供一種半導體裝置的製作方法，包括下列步驟。首先，提供一基底，基底上形成有至少一第一半導體元件、至少一第二半導體元件以及一第一層間介電層，其中第一半導體元件包括一第一犧牲閘極結構與至少一第一擴散區位於第一犧牲閘極結構之兩側的基底中，第二半導體元件包括一第二犧牲閘極結構與至少一第二擴散區位於第二犧牲閘極結構之兩側的基底中，且第一層間介電層係覆蓋第一擴散區與第二擴散區。接著，於第一犧牲閘極結構與第二犧牲閘極結構中分別形成一第一閘極溝渠與一第二閘極溝渠。然後，於第一層間介電層中形成複數個第一擴散接觸孔，以分別部分暴露第一擴散區或第二擴散區。之後，於第一閘極溝渠、第二閘極溝渠以及第一擴散接觸孔內形成金屬層。

本發明之一較佳實施例提供一種半導體裝置，其包括一基底、一高介電常數閘極介電層、一金屬閘極、一擴散區、一第一層間介電層以及一第一擴散接觸插塞。高介電常數閘極介電層係設置於基底上。金屬閘極係設置於高介電常數閘極介電層上。擴散區係設置於金屬閘極之兩側的基底中。第一層間介電層係設置於擴散區上，且第一層間介電層具有一第一擴散接觸孔至少部分暴露擴散區。第一擴散接觸插塞係設置於第一擴散接觸孔中，且金屬閘極與第一擴散接觸插塞均包括一功函數金屬層與一主導電層。

本發明之另一較佳實施例提供一種半導體裝置，其包括一基底、一第一半導體元件、一第二半導體元件、一第一層間介電層以及複數個第一擴散接觸插塞。第一半導體元件與第二半導體元件係設置於基底上。第一半導體元件包括一第一金屬閘極以及至少一第一擴散區設置於第一金屬閘極之兩側的基底中。第二半導體元件包括一第二金屬閘極以及至少一第二擴散區設置於第二金屬閘極之兩側的基底中。第一層間介電層係設置於第一擴散區與第二擴散區上，且第一層間介電層具有複數個第一擴散接觸孔分別部分暴露第一擴散區或第二擴散區。第一擴散接觸插塞係設置於第一擴散接觸孔中，且第一金屬閘極、第二金屬閘極以及第一擴散接觸插塞均包括一第一功函數金屬層與一主導電層。

在本發明中，藉由於取代閘極製程完成之前於擴散區形成接觸孔，避免在形成接觸孔時對金屬閘極造成破壞，此外亦可藉此改善接觸孔蝕刻製程的製程窗口，達到良率提升與元件品質改善的效果。

請參考第1圖與第2圖。第1圖與第2圖繪示了本發明之第一較佳實施例之半導體裝置的製作方法示意圖。為了方便說明，本發明之各圖式僅為示意以更容易了解本發明，其詳細的比例可依照設計的需求進行調整。本發明之第一較佳實施例提供一種半導體裝置的製作方法，包括下列步驟。首先，如第1圖所示，提供一基底110，基底110上形成有複數個金屬閘極130、複數個用來當作汲極/源極的擴散區112分別形成於各金屬閘極130之兩側的基底110中、複數個側壁子140分別形成於各金屬閘極130之兩側、複數個閘極介電層120分別設置於基底110與金屬閘極130之間、一第一層間介電層151覆蓋各擴散區112以及一第二層間介電層152覆蓋各金屬閘極130與各擴散區112。此外，在本實施例中，基底110內可形成有複數個用以提供電性隔離的淺溝絕緣(shallow trench isolation,STI) 111，第一層間介電層151與擴散區112之間可另形成一接觸蝕刻停止層(contact etch stop layer,CESL) 153，第二層間介電層152與金屬閘極130之間可另形成一摻雜氮之碳化介電層(nitrogen doped carbide,NDC) 154，且各擴散區112上可形成有金屬矽化物層(圖未示)，但並不以此為限。

接著，如第2圖所示，可藉由一黃光蝕刻製程(photo-etching process)來形成擴散接觸孔191以及擴散接觸孔192，而形成一半導體裝置100。擴散接觸孔191係至少部分暴露擴散區112，而擴散接觸孔192係至少部分暴露擴散區112且至少部分暴露金屬閘極130。之後，可於擴散接觸孔191與擴散接觸孔192內填入一導電材料(圖未示)，各擴散接觸孔192中的金屬閘極130與擴散區112可藉由上述填入之導電材料形成電性連結。本實施例所形成之半導體裝置100可用於例如靜態隨機存取記憶體(SRAM)，但並不以此為限。值得說明的是，在形成擴散接觸孔192時，由於需以蝕刻方式移除部份擴散區112上方之第二層間介電層152、摻雜氮之碳化介電層154、CESL 153以及第一層間介電層151以暴露擴散區112，因此需謹慎控制此蝕刻製程的選擇比或過蝕刻(ove-etch)程度，以避免金屬閘極130發生被蝕刻製程破壞之現象。

請參考第3圖至第7圖。第3圖至第7圖繪示了本發明之第二較佳實施例之半導體裝置的製作方法示意圖。如第3圖至第6圖所示，本發明之第二較佳實施例提供一種半導體裝置的製作方法，包括下列步驟。首先，如第3圖所示，提供一基底210，基底210上形成有一犧牲閘極結構221、一擴散區212位於犧牲閘極結構221之兩側的基底210中以及一第一層間介電層251覆蓋擴散區212。本實施例之犧牲閘極結構221可包括一高介電常數閘極介電層224以及一犧牲閘極材料層226例如多晶矽層，且高介電常數閘極介電層224係設置於基底210與犧牲閘極材料層226之間。此外，在本實施例中，犧牲閘極結構221之兩側可形成有側壁子240，第一層間介電層251與擴散區212之間可另形成一接觸蝕刻停止層253，犧牲閘極材料層226與高介電常數閘極介電層224之間可另形成一阻障層225，且高介電常數閘極介電層224與基底210之間可形成有一緩衝層223，但並不以此為限。接著，如第4圖所示，將犧牲閘極材料層226移除以於犧牲閘極結構221中形成一閘極溝渠227。然後，可藉由一黃光蝕刻製程於第一層間介電層251以及接觸蝕刻停止層253中形成一第一擴散接觸孔291，以至少部分暴露擴散區212。值得說明的是，在形成第一擴散接觸孔291之前，可先選擇性形成一阻障層239覆蓋閘極溝渠227，但並不限於此。

之後，如第5圖所示，至少於閘極溝渠227以及各第一擴散接觸孔291內形成一金屬層230，而閘極溝渠227以及第一擴散接觸孔291內之金屬層230可由同一成膜製程同時形成，但並不以此為限。而本實施例之金屬層230可包括一功函數金屬層233以及一主導電層235。換句話說，閘極溝渠227以及第一擴散接觸孔291內之功函數金屬層233可由相同材質所形成，閘極溝渠227以及第一擴散接觸孔291內之主導電層235可由相同材質所形成，但並不以此為限而可以不同材質形成閘極溝渠227以及第一擴散接觸孔291內之功函數金屬層233與主導電層235。接著，如第6圖所示，可藉由一平坦化製程例如化學機械研磨(chemical mechanical polishing,CMP)研磨製程移除多餘的主導電層235與功函數金屬層233，使閘極溝渠227以及各第一擴散接觸孔291內的主導電層235與功函數金屬層233互相分離，而各自形成金屬閘極231以及擴散接觸插塞261。然後，形成一第二層間介電層252覆蓋基底210與主導電層235，也可說是使第二層間介電層252覆蓋金屬閘極231與擴散接觸插塞261。此外，在本實施例中，亦可視需要於第二層間介電層252形成之前先形成一摻雜氮之碳化介電層254，但並不以此為限。接著，於第二層間介電層252與摻雜氮之碳化介電層254中形成一閘極接觸孔295以及一第二擴散接觸孔293，閘極接觸孔295至少部分暴露閘極溝渠227中之主導電層235，且第二擴散接觸孔293至少部分暴露第一擴散接觸孔291中之主導電層235。此外，本實施例之半導體裝置的製作方法可另包括於閘極接觸孔295以及第二擴散接觸孔293中填入一導電材料260，例如鋁(aluminum,Al)、鎢(tungsten,W)、銅(copper,Cu)、鋁化鈦(titanium aluminide,TiAl)、鈦(titanium,Ti)、氮化鈦(titanium nitride,TiN)、鉭(tantalum,Ta)、氮化鉭(Tantalum nitride,TaN)或氧化鋁鈦(titanium aluminum oxide,TiAlO)等，但不限於此，最後再平坦化導電材料260，以形成第二擴散接觸插塞262與閘極接觸插塞263。藉由上述製程方法，即可得到如第6圖所示之半導體裝置201。也就是說，在半導體裝置201中，金屬閘極231以及擴散接觸插塞261均包括功函數金屬層233與主導電層235，而由於金屬閘極231係於第一擴散接觸孔291形成之後才完成，故用以形成第一擴散接觸孔291之方式例如一蝕刻製程並不會對金屬閘極231造成破壞。此外，在半導體裝置201中，第二層間介電層252係設置於金屬閘極231與擴散接觸插塞261上，因此，在於第二層間介電層252中形成閘極接觸孔295以至少部分暴露金屬閘極231時，以及於第二層間介電層252中形成第二擴散接觸孔293以至少部分暴露擴散接觸插塞261時，都僅需蝕刻第二層間介電層252與摻雜氮之碳化介電層254而停止於主導電層235表面，而且深寬比相同，故蝕刻製程控制較容易。第二層間介電層252中形成有閘極接觸插塞263與第二擴散接觸插塞262，其中閘極接觸插塞263與金屬閘極231電性連結，而第二擴散接觸插塞262與擴散接觸插塞261電性連結。

在本實施例中，基底210例如是一矽基底、一含矽基底或一矽覆絕緣(silicon-on-insulator,SOI)基底等半導體基底。高介電常數閘極介電層224可選自氧化鉿(hafnium oxide,HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al₂O₃)、氧化鑭(lanthanum oxide,La₂O₃)、氧化鉭(tantalum oxide,TA₂O₅)、氧化釔(yttrium oxide,Y₂O₃)、氧化鋯(zirconium oxide,ZrO₂)、鈦酸鍶(strontium titanate oxide,SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide,HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)與鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)所組成之群組。功函數金屬層233可具有一預設功函數，即功函數金屬層233可為一具有P型導電型式的P型功函數金屬層或一具有N型導電型式的N型功函數金屬層或可同時包含P型功函數金屬層與N型功函數金屬層，以分別調整金屬閘極231至期望之功函數(例如NMOS為3.9至4.3 eV；PMOS為4.8至5.2 eV)，例如功函數金屬層233可包含氮化鈦(titanium nitride,TiN)、碳化鈦(titanium carbide,TiC)、氮化鉭(tantalum nitride,TaN)、碳化鉭(tantalum carbide,TaC)、碳化鎢(tungsten carbide,WC)、三鋁化鈦(titanium tri-aluminide,TiAl₃)或氮化鋁鈦(aluminum titanium nitride,TiAlN)，但不限於此。此外，功函數金屬層233可為一單層結構或一複合層結構。第一層間介電層251與第二層間介電層252可為例如一氧化矽層。側壁子240可為例如一以氮化矽或氧化矽等材質所組成之單層或多層複合結構。阻障層225可在移除犧牲閘極材料層226時用於保護高介電常數閘極介電層224，可包含例如鈦、氮化鈦、鉭、氮化鉭等材料。主導電層235可包括一導電材料例如鋁(aluminum,Al)、鎢(tungsten,W)、銅(copper,Cu)、鋁化鈦(titanium aluminide,TiAl)或氧化鋁鈦(titanium aluminum oxide,TiAlO)，但不限於此。此外，擴散區212可包括一磊晶層例如鍺化矽磊晶層或碳化矽磊晶層，且擴散區212上可另形成一金屬矽化物層(圖未示)，但並不以此為限。

如第7圖所示，本發明之第二較佳實施例之另一實施樣態之半導體裝置的製作方法可另包括於主導電層235形成之步驟進行前，對閘極溝渠227與第一擴散接觸孔291內之功函數金屬層233進行一蝕刻製程以移除閘極溝渠227與第一擴散接觸孔291內之部分功函數金屬層233，也就是說可使閘極溝渠227與第一擴散接觸孔291之部分側壁暴露出來而改善後續之主導電層235的填入效果。例如，本實施樣態之製作方法可藉由於閘極溝渠227與第一擴散接觸孔291內先部份填入一犧牲材料(圖未示)再進行一蝕刻製程以移除閘極溝渠227內未被此犧牲材料遮蔽之部分功函數金屬層233。上述之犧牲材料可包含一非光敏材料，其例如為一光阻材料、一介電抗反射底層(dielectric anti-reflection coating,DARC)、一光吸收氧化層(light absorbing oxide,DUO)或一旋塗式玻璃(spin on glass,SOG)等，但本發明不以此為限。換句話說，在本實施例之半導體裝置202中，閘極溝渠227與第一擴散接觸孔291內之功函數金屬層233的高度可低於主導電層235的高度。

請參考第8圖至第12圖。第8圖至第12圖繪示了本發明之第三較佳實施例之半導體裝置的製作方法示意圖。本發明之第三較佳實施例提供一種半導體裝置的製作方法，包括下列步驟。首先，如第8圖所示，提供一基底310，基底310上形成有一第一半導體元件381、一第二半導體元件382以及一第一層間介電層351。基底310中可於一第一半導體元件381與一第二半導體元件382之間形成有一淺溝絕緣311。第一半導體元件381包括一第一犧牲閘極結構321與二第一擴散區312位於第一犧牲閘極結構321之兩側的基底310中。第二半導體元件382包括一第二犧牲閘極結構322與二第二擴散區313位於第二犧牲閘極結構322之兩側的基底310中。第一層間介電層351係覆蓋第一擴散區312與第二擴散區313。第一犧牲閘極結構321與第二犧牲閘極結構322可包括一高介電常數閘極介電層324以及一犧牲閘極材料層326，且高介電常數閘極介電層324係設置於基底310與犧牲閘極材料層326之間。此外，在本實施例中，犧牲閘極結構321與犧牲閘極結構322之兩側可形成有側壁子340，第一層間介電層351與第一擴散區312/第二擴散區313之間可另形成一接觸蝕刻停止層353，犧牲閘極材料層326與高介電常數閘極介電層324之間可另形成一阻障層325，且高介電常數閘極介電層324與基底310之間可形成有一緩衝層323，但並不以此為限。在本實施例中，第一半導體元件381可具有一N型導電型式，而第二半導體元件382可具有一P型導電型式，但並不限於此。

接著，如第9圖所示，去除犧牲閘極材料層326，以於第一犧牲閘極結構321與第二犧牲閘極結構322中分別形成一第一閘極溝渠327與一第二閘極溝渠328。然後，可藉由一黃光蝕刻製程於第一層間介電層351以及接觸蝕刻停止層353中形成複數個第一擴散接觸孔391，以分別至少部分暴露第一擴散區312或第二擴散區313。值得說明的是，在形成第一擴散接觸孔391之前，可先依序形成一阻障層339以及一第二功函數金屬層334覆蓋第一閘極溝渠327與第二閘極溝渠328，但本發明並不以此為限。

之後，如第10圖所示，可於形成第一擴散接觸孔391之後，去除第一閘極溝渠327內的第二功函數金屬層334。然後，可於第一閘極溝渠327、第二閘極溝渠328以及第一擴散接觸孔391內形成一金屬層330，而第一閘極溝渠327、第二閘極溝渠328以及第一擴散接觸孔391內之金屬層330可由同一成膜製程同時形成，但並不以此為限。而本實施例之金屬層330可包括一第一功函數金屬層333以及一主導電層335。換句話說，第一閘極溝渠327、第二閘極溝渠328以及第一擴散接觸孔391內之第一功函數金屬層333可由相同材質所形成，第一閘極溝渠327、第二閘極溝渠328以及第一擴散接觸孔391內之主導電層335可由相同材質所形成，但本發明並不以此為限而可以使用不同材料來形成第一閘極溝渠327、第二閘極溝渠328以及第一擴散接觸孔391內之第一功函數金屬層333與主導電層335。接著，如第11圖所示，可藉由一平坦化製程例如化學機械研磨製程移除多餘的主導電層335、第一功函數金屬層333以及第二功函數金屬層334，使第一閘極溝渠327、第二閘極溝渠328以及第一擴散接觸孔391內的主導電層235、第一功函數金屬層333以及第二功函數金屬層334互相分離，而各自形成第一金屬閘極331、第二金屬閘極332以及擴散接觸插塞361。然後，形成一第二層間介電層352覆蓋基底310與主導電層335，也可說是使第二層間介電層352覆蓋第一金屬閘極331、第二金屬閘極332以及擴散接觸插塞361。此外，在本實施例中，亦可視需要於第二層間介電層352形成之前先形成一摻雜氮之碳化介電層354，但並不以此為限。接著，於第二層間介電層352與摻雜氮之碳化介電層354中形成一閘極接觸孔395以及一第二擴散接觸孔393，閘極接觸孔395至少部分暴露第一閘極溝渠327中之主導電層335或至少部分暴露第二閘極溝渠328中之主導電層335，且第二擴散接觸孔393至少部分暴露第一擴散接觸孔391中之主導電層335。此外，本實施例之半導體裝置的製作方法可另包括於閘極接觸孔395以及第二擴散接觸孔393中填入一導電材料360，最後再平坦化導電材料360，以形成第二擴散接觸插塞362與閘極接觸插塞363。藉由上述製程方法，即可得到如第11圖所示之半導體裝置301。本實施例之各部件材料特性與上述第二較佳實施例相似，在此並不再贅述。值得說明的是，本實施例之第一功函數金屬層333以及第二功函數金屬層334可視第一半導體元件381與一第二半導體元件382導電型式的不同而進行調整與搭配。

此外，在本實施例之半導體裝置301中，第一金屬閘極331、第二金屬閘極332以及擴散接觸插塞361均包括第一功函數金屬層333與主導電層335，而第二金屬閘極332可另包括第二功函數金屬層334設置於第一功函數金屬層333與基板310之間。由於第一金屬閘極331與第二金屬閘極332係於第一擴散接觸孔391形成之後才完成，故用以形成第一擴散接觸孔391之方式例如一蝕刻製程並不會對第一金屬閘極331與第二金屬閘極332造成破壞。此外，在半導體裝置301中，第二層間介電層352係設置於第一金屬閘極331、第二金屬閘極332以及擴散接觸插塞361上，因此，在於第二層間介電層352中形成複數個閘極接觸孔395以至少部分暴露第一金屬閘極331或至少部分暴露第二金屬閘極332時，以及於第二層間介電層352中形成包括第二擴散接觸孔393以至少部分暴露擴散接觸插塞361時，都僅需蝕刻第二層間介電層352與摻雜氮之碳化介電層354而停止於主導電層335表面，而且深寬比相同，蝕刻製程控制容易。此外，第二層間介電層352中形成有複數個閘極接觸孔插塞363以及複數個第二擴散接觸孔插塞362，其中各閘極接觸插塞363與第一金屬閘極331或該第二金屬閘極332電性連結，且各第二擴散接觸插塞362與各擴散接觸插塞361電性連結。值得說明的是，由於本實施例之第一半導體元件381可具有一N型導電型式，且第二半導體元件382可具有一P型導電型式，故本實施例之半導體裝置301可應用於例如CMOS之結構，但並不以此為限。

如第12圖所示，本發明之第三較佳實施例之另一實施樣態之半導體裝置的製作方法可另包括於主導電層335形成之步驟進行前，對第一功函數金屬層333與第二功函數金屬334層進行一蝕刻製程以移除部分之第一功函數金屬層333與部分之第二功函數金屬層334。此部分的製作方式與上述第二較佳實施例相似，在此並不再贅述。換句話說，在本實施例之半導體裝置302中，第一功函數金屬層與第二功函數金屬層334的高度可低於主導電層335的高度。

請參考第13圖至第16圖。第13圖至第16圖繪示了本發明之第四較佳實施例之半導體裝置的製作方法示意圖。本發明之第四較佳實施例提供一種半導體裝置的製作方法，包括下列步驟。首先，如第13圖所示，提供一基底410，基底410上形成有複數個第一犧牲閘極結構421、複數個第二犧牲閘極結構422、一第一層間介電層451以及複數個擴散區412位於第一犧牲閘極結構421與第二犧牲閘極結構422之兩側的基底410中。此外，基底410中可形成有一淺溝絕緣411，而第二犧牲閘極結構422可部分形成於淺溝絕緣411之上，但並不以此為限。第一層間介電層451係覆蓋各擴散區412。第一犧牲閘極結構421與第二犧牲閘極結構422可包括一高介電常數閘極介電層424以及一犧牲閘極材料層426。此外，在本實施例中，犧牲閘極結構421與犧牲閘極結構422之兩側可形成有側壁子440，第一層間介電層451與擴散區412之間可另形成一接觸蝕刻停止層453，犧牲閘極材料層426與高介電常數閘極介電層424之間可另形成一阻障層425，且高介電常數閘極介電層424與基底410之間可形成有一緩衝層423，但並不以此為限。

接著，如第14圖所示，於各第一犧牲閘極結構421與各第二犧牲閘極結構422中分別形成一第一閘極溝渠427與一第二閘極溝渠428。然後，可於各第一閘極溝渠427與各第二閘極溝渠428中依序形成一阻障層439以及功函數金屬層433。然後，如第15圖所示，可於各第一閘極溝渠427與各第二閘極溝渠428中填入一犧牲材料471，並利用一光阻層472進行一蝕刻製程以形成擴散接觸孔491與擴散接觸孔492。值得說明的是，擴散接觸孔491可僅暴露擴散區412，而擴散接觸孔492可部分暴露擴散區412以及部分暴露第二閘極溝渠428中的犧牲材料471。接著，如第16圖所示，可將光阻層472與犧牲材料471移除以形成半導體裝置401。另請注意，本實施例之半導體裝置401係為一半成品，可在於半導體裝置401之擴散接觸孔491與擴散接觸孔492中視需要選擇形成其他功函數金屬層與主導電層，以形成擴散接觸插塞與金屬閘極，而擴散接觸孔492中的擴散接觸插塞與金屬閘極將一並形成電性連結，故本實施例所形成之半導體裝置401可用於例如靜態隨機存取記憶體之結構，但並不以此為限。

值得說明的是，在上述各較佳實施例中係以前置高介電常數介電層之後閘極製程(gate-last for high-k first)為例，故各高介電常數閘極介電層具有一字形剖面結構，但本發明並不以此為限而可視需要採用後置高介電常數介電層(high-k last)，故各高介電常數閘極介電層亦可具有U字形剖面結構。

綜上所述，本發明所提供之半導體裝置的製作方法，係藉由於取代閘極製程完成之前，先於擴散區形成接觸孔，故可避免在形成接觸孔時對已形成之金屬閘極造成破壞。而相對地，於擴散區上形成接觸孔之蝕刻製程的製程窗口與製程限制可因此得到改善，連帶地使整體的製程良率提升並同時可使半導體裝置的元件品質得到改善。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．半導體裝置

110．．．基底

111．．．淺溝絕緣

112．．．擴散區

120．．．閘極介電層

130．．．金屬閘極

140．．．側壁子

151．．．第一層間介電層

152．．．第二層間介電層

153．．．接觸蝕刻停止層

154．．．摻雜氮之碳化介電層

191．．．擴散接觸孔

192．．．擴散接觸孔

201．．．半導體裝置

202．．．半導體裝置

210．．．基底

212．．．擴散區

221．．．犧牲閘極結構

223．．．緩衝層

224．．．高介電常數閘極介電層

225．．．阻障層

226．．．犧牲閘極材料層

227．．．閘極溝渠

230．．．金屬層

231．．．金屬閘極

233．．．功函數金屬層

235．．．主導電層

239．．．阻障層

240．．．側壁子

251．．．第一層間介電層

252．．．第二層間介電層

253．．．接觸蝕刻停止層

254．．．摻雜氮之碳化介電層

260．．．導電材料

261．．．擴散接觸插塞

262．．．第二擴散接觸插塞

263．．．閘極接觸插塞

291．．．第一擴散接觸孔

292．．．第二擴散接觸孔

295．．．閘極接觸孔

301．．．半導體裝置

302．．．半導體裝置

310．．．基底

311．．．淺溝絕緣

312．．．第一擴散區

313．．．第二擴散區

321．．．第一犧牲閘極結構

322．．．第二犧牲閘極結構

323．．．緩衝層

324．．．高介電常數閘極介電層

325．．．阻障層

326．．．犧牲閘極材料層

327．．．第一閘極溝渠

328．．．第二閘極溝渠

330．．．金屬層

331．．．第一金屬閘極

332．．．第二金屬閘極

333．．．第一功函數金屬層

334．．．第二功函數金屬層

335．．．主導電層

339．．．阻障層

340．．．側壁子

351．．．第一層間介電層

352．．．第二層間介電層

353．．．接觸蝕刻停止層

354．．．摻雜氮之碳化介電層

360．．．導電材料

361．．．擴散接觸插塞

362．．．第二擴散接觸插塞

363．．．閘極接觸插塞

381．．．第一半導體元件

382．．．第二半導體元件

391．．．第一擴散接觸孔

393．．．第二擴散接觸孔

395．．．閘極接觸孔

401．．．半導體裝置

410．．．基底

411．．．淺溝絕緣

412．．．擴散區

421．．．第一犧牲閘極結構

422．．．第二犧牲閘極結構

423．．．緩衝層

424．．．高介電常數閘極介電層

425．．．阻障層

426．．．犧牲閘極材料層

427．．．第一閘極溝渠

428．．．第二閘極溝渠

433．．．功函數金屬層

439．．．阻障層

451．．．層間介電層

453．．．接觸蝕刻停止層

471．．．犧牲材料

472．．．光阻層

491．．．擴散接觸孔

492．．．擴散接觸孔

第1圖與第2圖繪示了本發明之第一較佳實施例之半導體裝置的製作方法示意圖。

第3圖至第7圖繪示了本發明之第二較佳實施例之半導體裝置的製作方法示意圖。

第8圖與第12圖繪示了本發明之第三較佳實施例之半導體裝置的製作方法示意圖。

第13圖與第16圖繪示了本發明之第四較佳實施例之半導體裝置的製作方法示意圖。

301．．．半導體裝置

302．．．半導體裝置

310．．．基底

311．．．淺溝絕緣

312．．．第一擴散區

313．．．第二擴散區

323．．．緩衝層

324．．．高介電常數閘極介電層

325．．．阻障層

330．．．金屬層

331．．．第一金屬閘極

332．．．第二金屬閘極

333．．．第一功函數金屬層

334．．．第二功函數金屬層

335．．．主導電層

339．．．阻障層

340．．．側壁子

351．．．第一層間介電層

352．．．第二層間介電層

353．．．接觸蝕刻停止層

354．．．摻雜氮之碳化介電層

360．．．導電材料

361．．．擴散接觸插塞

362．．．第二擴散接觸插塞

363．．．閘極接觸插塞

381．．．第一半導體元件

382．．．第二半導體元件

393．．．第二擴散接觸孔

395．．．閘極接觸孔

Claims (20)

1. 一種半導體裝置的製作方法，包括：提供一基底，該基底上形成有至少一犧牲閘極結構、至少一擴散區位於該犧牲閘極結構之兩側的該基底中以及一第一層間介電層覆蓋該擴散區；於該犧牲閘極結構中形成一閘極溝渠；於該第一層間介電層中形成一第一擴散接觸孔，以至少部分暴露該擴散區；以及於該閘極溝渠以及該第一擴散接觸孔內形成一金屬層。
2. 如請求項1所述之半導體裝置的製作方法，其中該金屬層包括一功函數金屬層以及一主導電層。
3. 如請求項2所述之半導體裝置的製作方法，更包括：進行一平坦化製程，以移除部份之該功函數金屬層與部分之該主導電層；形成一第二層間介電層覆蓋該基底以及該主導電層；以及於該第二層間介電層中形成一閘極接觸孔以及一第二擴散接觸孔，其中該閘極接觸孔至少部分暴露該閘極溝渠中之該主導電層，且該第二擴散接觸孔至少部分暴露該第一擴散接觸孔中之該主導電層。
4. 如請求項2所述之半導體裝置的製作方法，另包括於該主導電層形成之步驟進行前，對該閘極溝渠內之該功函數金屬層進行一蝕刻製程以移除該閘極溝渠內之部分該功函數金屬層。
5. 如請求項1所述之半導體裝置的製作方法，其中該犧牲閘極結構包括一高介電常數閘極介電層以及一犧牲閘極材料層，且該高介電常數閘極介電層係設置於該基底與該犧牲閘極材料層之間。
6. 一種半導體裝置的製作方法，包括：提供一基底，該基底上形成有至少一第一半導體元件、至少一第二半導體元件以及一第一層間介電層，其中該第一半導體元件包括一第一犧牲閘極結構與至少一第一擴散區位於該第一犧牲閘極結構之兩側的該基底中，該第二半導體元件包括一第二犧牲閘極結構與至少一第二擴散區位於該第二犧牲閘極結構之兩側的該基底中，且該第一層間介電層係覆蓋該第一擴散區與該第二擴散區；於該第一犧牲閘極結構與該第二犧牲閘極結構中分別形成一第一閘極溝渠與一第二閘極溝渠；於該第一層間介電層中形成複數個第一擴散接觸孔，以分別至少部分暴露該第一擴散區或該第二擴散區；以及於該第一閘極溝渠、該第二閘極溝渠以及該等第一擴散接觸孔內形成一金屬層。
7. 如請求項6所述之半導體裝置的製作方法，其中該金屬層包括一第一功函數金屬層以及一主導電層。
8. 如請求項6所述之半導體裝置的製作方法，另包括在該第一功函數金屬層形成之前，於該第二閘極溝渠中形成一第二功函數金屬層。
9. 如請求項7所述之半導體裝置的製作方法，更包括：進行一平坦化製程，以移除部份之該第一功函數金屬層以及部分之該主導電層；形成一第二層間介電層覆蓋該基底以及該主導電層；以及於該第二層間介電層中形成複數個閘極接觸孔以及複數個第二擴散接觸孔，其中該等閘極接觸孔係分別至少部分暴露該第一閘極溝渠中之該主導電層或至少部分暴露該第二閘極溝渠中之該主導電層，且各該第二擴散接觸孔至少部分暴露各該第一擴散接觸孔中之該主導電層。
10. 如請求項8所述之半導體裝置的製作方法，另包括對該第一功函數金屬層與該第二功函數金屬層進行一蝕刻製程以移除部份之該第一功函數金屬層與部分之該第二功函數金屬層。
11. 如請求項6所述之半導體裝置的製作方法，其中該第一犧牲閘極結構與該第二犧牲閘極結構包括一高介電常數閘極介電層以及一犧牲閘極材料層，且該高介電常數閘極介電層係設置於該基底與該犧牲閘極材料層之間。
12. 如請求項6所述之半導體裝置的製作方法，其中該第一半導體元件具有一N型導電型式，且該第二半導體元件具有一P型導電型式。
13. 如請求項6所述之半導體裝置的製作方法，更包括：於該第一閘極溝渠與該第二閘極溝渠中填入一犧牲材料；以及於該等第一擴散接觸孔形成之後，將該犧牲材料移除；其中，至少部分之該等第一擴散接觸孔係部分暴露該犧牲材料。
14. 一種半導體裝置，包括：一基底；一高介電常數閘極介電層，設置於該基底上；一金屬閘極，設置於該高介電常數閘極介電層上；一擴散區，設置於該金屬閘極之兩側的該基底中；一第一層間介電層，設置於該擴散區上，且該第一層間介電層具有一第一擴散接觸孔至少部分暴露該擴散區；以及一擴散接觸插塞，設置於該第一擴散接觸孔中，其中該金屬閘極與該擴散接觸插塞均包括一功函數金屬層與一主導電層。
15. 如請求項14所述之半導體裝置，更包括一第二層間介電層設置於該金屬閘極與該擴散接觸插塞上，且該第二層間介電層包括一閘極接觸插塞以及一第二擴散接觸插塞，其中該閘極接觸插塞與該金屬閘極電性連結，且該第二擴散接觸插塞與該擴散接觸插塞電性連結。
16. 一種半導體裝置，包括：一基底；一第一半導體元件以及一第二半導體元件，設置於該基底上，該第一半導體元件包括一第一金屬閘極以及至少一第一擴散區設置於該第一金屬閘極之兩側的該基底中，且該第二半導體元件包括一第二金屬閘極以及至少一第二擴散區設置於該第二金屬閘極之兩側的該基底中；一第一層間介電層，設置於該第一擴散區與該第二擴散區上，且該第一層間介電層具有複數個第一擴散接觸孔分別部分暴露該第一擴散區或該第二擴散區；以及複數個擴散接觸插塞，設置於該等第一擴散接觸孔中，其中該第一金屬閘極、該第二金屬閘極以及該擴散接觸插塞均包括一第一功函數金屬層與一主導電層。
17. 如請求項16所述之半導體裝置，其中該第二金屬閘極另包括一第二功函數金屬層設置於該第一功函數金屬層與該基板之間。
18. 如請求項16所述之半導體裝置，更包括一第二層間介電層設置於該第一金屬閘極、該第二金屬閘極以及該等擴散接觸插塞上，且該第二層間介電層包括複數個閘極接觸插塞以及複數個第二擴散接觸插塞，其中各該閘極接觸插塞與各該第一金屬閘極或該第二金屬閘極電性連結，且各該第二擴散接觸插塞與各該擴散接觸插塞電性連結。
19. 如請求項16所述之半導體裝置，其中該第一半導體元件具有一N型導電型式，且該第二半導體元件具有一P型導電型式。
20. 如請求項16所述之半導體裝置，其中該第一半導體元件與該第二半導體元件分別更包括一高介電常數閘極介電層。